JP7334869B2 - 窒化物半導体基板及びその製造方法 - Google Patents

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Description

本発明は、窒化物半導体基板及びその製造方法に関する。
半導体薄膜製造方法のひとつであるＭＯＣＶＤ法は、大口径化や量産性に優れており、均質な薄膜結晶を成膜できるため、広く用いられている。また、ＧａＮに代表される窒化物半導体はＳｉの材料としての限界を超える次世代の半導体材料として期待されている。
ＧａＮは飽和電子速度が大きいという特性から高周波動作可能なデバイスの作製が可能であり、また絶縁破壊電界も大きいことから、高出力での動作が可能である。また、軽量化や小型化、低消費電力化も見込める。
近年、５Ｇ等に代表されるような通信速度の高速化、またそれ伴う高出力化の要求により、高周波、且つ高出力で動作可能なＧａＮ ＨＥＭＴが注目されている。
ＧａＮデバイスを作製するためのＧａＮエピタキシャルウェーハに用いられる基板としては、Ｓｉ基板が最も安価であり且つ大口径化に有利である。また、熱伝導率が高く放熱性が良いことから、ＳｉＣ基板も用いられている。しかしこれらの基板は、ＧａＮとの熱膨張係数が異なるため、エピタキシャル成膜後の冷却工程で応力が印加され、クラックが発生しやすい。また、厚いＧａＮを成膜する事が不可能であり、エピタキシャル層内に複雑な応力緩和層を成膜してもクラックフリーではせいぜい５μｍ程度が限界である。
ＧａＮ基板はＧａＮエピタキシャル成長層と同じ（または非常に近い）熱膨張係数を有する為、上記のような問題は発生しにくいが、自立ＧａＮ基板は作製が困難であるだけでなく、極めて高価であり口径の大きい基板が作製できない事から、量産化には不適切である。
そのため、大口径で且つＧａＮと熱膨張係数が近いＧａＮエピタキシャル成長用の大口径基板（以下、ＧａＮ成膜用基板）が開発されている。
ＧａＮ成膜用基板の例を図７に示す。この例のＧａＮ成膜用基板１０は、図７に示すように、多結晶セラミックコア１と、前記多結晶セラミックコア１の全体に結合された第１の接着層２と、前記第１の接着層２全体に結合された導電層３と、前記導電層３全体に結合された第２の接着層４と、前記第２の接着層４全体に結合されたバリア層（例えば窒化ケイ素層）５とを含む複合基板１１と、前記複合基板１１の片面のみに結合された平坦化層６と、前記平坦化層６に結合された単結晶シリコン層７とにより構成される。
このようなＧａＮ成膜用基板１０を用いることで、大口径で且つエピタキシャル層（窒化物半導体薄膜）が厚く、且つクラックの発生しないＧａＮエピタキシャル基板（窒化物半導体基板）を作製できる。また、このようなＧａＮ成膜用基板１０は、ＧａＮと熱膨張係数差が極めて小さい事から、ＧａＮ成長中や冷却中に反りが発生しにくいため、成膜後の基板の反りを小さく制御できるだけでなく、エピタキシャル層中に複雑な応力緩和層を設ける必要が無いため、エピタキシャル成膜時間が短くなり、エピタキシャル成長のコストを大幅に削減できる。さらに、ＧａＮ成膜用基板は大部分がセラミックスであるため、基板自体が非常に硬く塑性変形しにくいだけでなく、口径の大きいＧａＮ／Ｓｉで解決されていないウェーハ割れが発生しない。
ＧａＮエピタキシャルウェーハでは、ＧａＮを厚く成膜することで絶縁領域が広くなり、高耐圧化や、高周波特性が向上する事が知られている。上記ＧａＮ成膜用基板はＧａＮを厚く成膜できるため、これらの特性向上に非常に有利である。
特許文献１には、ＧａＮと熱膨張係数が近い、貼り合わせ基板（ＧａＮ成長用複合基板）の技術が公開されているが、不純物ドープ等による高周波信号損失の低減に関する技術は公開されていない。
特許文献２には、７×１０１９／ｃｍ３の炭素濃度のＧａＮ層を有するバッファ層を含んだ窒化物半導体基板が開示されているが、複数の層が結合された複合基板を含んだ成膜用基板を具備した貼り合わせ基板は開示されていない。なお、特許文献２では、炭素ドープしたＧａＮ層は１０００ｎｍ程度と薄く、またＦｅドープ等については言及されていない。
特許文献３には、Ｃ（炭素）やＦｅ（鉄）をドープする事で横方向のリーク電流を低減させる技術が公開されているが、貼り合わせ基板ではない上、高周波特性の改善や基板の抵抗率については言及されていない。
ＧａＮ成膜用基板上の窒化物半導体薄膜の成膜における高周波特性向上に関する技術を公開している文献はこれまでにない。
特表２０１９－５２３９９４号公報 特開２０１３－８０７７６号公報 国際公開第ＷＯ２０１７／００２３１７号パンフレット
上記のようにＧａＮ成膜用基板上にＧａＮを成膜した場合、厚いＧａＮ層の成膜が可能である。また、複雑なバッファ構造を必要としない為、二次元電子ガス（２ＤＥＧ）が発生しにくい構造で成膜可能であり、高周波特性が向上される。
しかしながら、前述したように、５Ｇ等による通信速度の高速化や、今後の更なる通信速度の高速化に向け、更なる高周波特性の向上が必要となるため、現状の特性では対応できない可能性が考えられる。
ＧａＮ成膜用基板上にＧａＮを成膜する場合においても、成長条件を工夫しない限り、ＣやＦｅのドープ量が少なく（またはドープされておらず）、高周波特性に劇的な変化は無い。また、一般的なＧａＮ成膜用基板におけるＳｉ層は低抵抗であるため、そのＳｉ層をリークパスとして高周波特性が低減してしまうという課題もある。
本発明は上記課題を解決するためになされたもので、高周波特性を向上させた窒化物半導体基板及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、複数の層が結合された複合基板及び該複合基板上に形成された単結晶シリコン層を含む成膜用基板と、該成膜用基板上に成膜された窒化物半導体薄膜とを具備する窒化物半導体基板であって、
前記窒化物半導体薄膜はＧａＮ層を含み、該ＧａＮ層は、少なくとも、炭素が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされている及び／又は鉄が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされているものであることを特徴とする窒化物半導体基板を提供する。
このように、成膜用基板上に成膜された窒化物半導体薄膜中のＧａＮ層に、炭素若しくは鉄又はその両方が上記濃度でドープされていることで、ＧａＮ層中に深い準位が形成され、ＧａＮが高抵抗化（半絶縁化）されることにより、高周波信号がＧａＮ層内を伝わりにくく、窒化物半導体基板（貼り合わせ基板）での高周波ロスが低減するため、高周波特性を向上させることができる。
一方、炭素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以上の場合はドープ量が多すぎて、ＧａＮの特性が得られない場合があり、また、鉄濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以上の場合には合金化してしまい、ＧａＮとしての特性が得られない場合がある。
前記ＧａＮ層は、炭素及び鉄の両方がドープされている部分を少なくとも３μｍ以上有するものであることが好ましい。
このような窒化物半導体基板であれば、更に高周波ロスを低減させることができる。
前記ＧａＮ層は厚さが６μｍ以上２０μｍ以下であることが好ましい。
このような窒化物半導体基板であれば、更に高周波信号がＧａＮ層内を伝わりにくくなり、窒化物半導体基板（貼り合わせ基板）での高周波ロスが低減できる。
また、前記窒化物半導体薄膜が、前記ＧａＮ層とは別のＧａＮ層、ＡｌＮ層及びＡｌＧａＮ層からなる群より選択される少なくとも１つを更に含むものであることが好ましい。
このような材料を含む窒化物半導体薄膜を具備した窒化物半導体基板であれば、確実に高周波特性を改善することができる。
また、前記成膜用基板の前記単結晶シリコン層の抵抗率が３０００Ω・ｃｍ以上１００００Ω・ｃｍ以下であることが好ましい。
成膜用基板の単結晶シリコン層がこのように高抵抗率であれば、単結晶シリコン層をリークパスとして高周波特性が低減することもない。
また、前記成膜用基板は、
多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に必要に応じて結合された導電層と、前記導電層全体又は前記第１の接着層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む前記複合基板と、
前記複合基板の片面のみに結合された平坦化層と、
前記平坦化層に結合された前記単結晶シリコン層と
により構成されるものであることが好ましい。
このような成膜用基板を用いた窒化物半導体基板であれば、成膜後の基板の反りを小さく制御することができる。
或いは、前記成膜用基板は、
多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合されたバリア層と、前記バリア層の裏面に結合された第２の接着層と、前記第２の接着層の裏面に結合された導電層とを含む複合基板と、
前記複合基板の表面のみに結合された平坦化層と、
前記平坦化層に結合された単結晶シリコン層と
により構成されるものであることが好ましい。
このような成膜用基板を用いた窒化物半導体基板であれば、成膜用基板の表面側導電層によるリークパスが生じず、高周波特性に優れたものとすることができる。
或いは、前記成膜用基板は、
多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層の裏面に結合された導電層と、前記導電層の裏面に結合された第２の接着層と、前記第１の接着層の表面及び側面と前記導電層の側面と前記第２の接着層の側面及び裏面とに結合されたバリア層とを含む複合基板と、
前記複合基板の表面のみに結合された平坦化層と、
前記平坦化層に結合された単結晶シリコン層と
により構成されるものであることが好ましい。
このような成膜用基板を用いた窒化物半導体基板であっても、成膜用基板の表面側導電層によるリークパスが生じず、高周波特性に優れたものとすることができる。
この場合、前記多結晶セラミックコアが窒化アルミニウムを含むものであることがより好ましい。
このような成膜用基板を用いた窒化物半導体基板であれば、成膜後の基板の反りを更に小さく制御でき、厚い窒化物半導体薄膜の成膜も可能である。
また、本発明では、窒化物半導体基板の製造方法であって、
少なくとも複数の層が結合された複合基板と単結晶シリコン基板とを準備する工程、
前記複合基板と前記単結晶シリコン基板とを平坦化層を介して接合する工程、
前記単結晶シリコン基板を薄膜化し単結晶シリコン層に加工する工程、
前記単結晶シリコン層上にＡｌＮ層を成長させる工程、及び
前記ＡｌＮ層上にＧａＮ層を成長させる工程
を含み、
前記ＧａＮ層を成長させる工程において、少なくとも炭素を１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、及び／又は鉄を５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、前記ＧａＮ層を成長させることを特徴とする窒化物半導体基板の製造方法を提供する。
このような窒化物半導体基板の製造方法であれば、高周波特性が良好な窒化物半導体基板を比較的容易かつ確実に製造することができる。
また、前記複数の層が結合された複合基板として、多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に必要に応じて結合された導電層と、前記導電層全体又は前記第１の接着層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む複合基板を準備することが好ましい。
このような窒化物半導体基板の製造方法であれば、成膜後の基板の反りが小さく制御された窒化物半導体基板を簡便に製造することができる。
或いは、前記複数の層が結合された複合基板として、多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合されたバリア層と、前記バリア層の裏面に結合された第２の接着層と、前記第２の接着層の裏面に結合された導電層とを含む複合基板を準備することが好ましい。
このような窒化物半導体基板の製造方法であれば、複合基板の表面側導電層によるリークパスが生じず、高周波特性に優れた窒化物半導体基板を製造することができる。
或いは、前記複数の層が結合された複合基板として、多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層の裏面に結合された導電層と、前記導電層の裏面に結合された第２の接着層と、前記第１の接着層の表面及び側面と前記導電層の側面と前記第２の接着層の側面及び裏面とに結合されたバリア層とを含む複合基板を準備することが好ましい。
このような窒化物半導体基板の製造方法であっても、複合基板の表面側導電層によるリークパスが生じず、高周波特性に優れた窒化物半導体基板を製造することができる。
以上のように、本発明の窒化物半導体基板であれば、向上した高周波特性を示すことができる。そのため、本発明の窒化物半導体基板は、例えば、通信速度の高速化に対応することができる。
また、本発明の窒化物半導体基板の製造方法であれば、高周波特性が良好な窒化物半導体基板を比較的容易かつ確実に製造することができる。
本発明の窒化物半導体基板の一例を示す概略断面図である。 実施例及び比較例で作製したサンプルの概略構成図である。 実施例及び比較例で作製したサンプルの高調波特性を調べるのに用いたコプレーナ導波路の概略平面図である。 図３のコプレーナ導波路の概略断面図である。 実施例及び比較例で作製したサンプルの高調波特性を示すグラフである。 炭素濃度と高調波特性との関係を示すグラフである。 成膜用基板の一例を示す概略断面図である。 成膜用基板の他の一例を示す概略断面図である。 成膜用基板の更に他の一例を示す概略断面図である。
上述のように、ＧａＮ ＨＥＭＴの更なる高周波特性の向上が望まれていた。
本発明者らは、ＧａＮ ＨＥＭＴの高周波特性を向上させるため、検討を重ねたところ、複合基板及びその上に形成された単結晶シリコン層を含んだ成膜用基板とその上に成膜された窒化物半導体薄膜とを具備し、該窒化物半導体薄膜中のＧａＮ層に炭素若しくは鉄又はその両方が所定範囲内の濃度でドープされている窒化物半導体基板であれば、高周波特性が向上することを見出し、本発明を完成させた。
即ち、本発明は、複数の層が結合された複合基板及び該複合基板上に形成された単結晶シリコン層を含む成膜用基板と、該成膜用基板上に成膜された窒化物半導体薄膜とを具備する窒化物半導体基板であって、
前記窒化物半導体薄膜はＧａＮ層を含み、該ＧａＮ層は、少なくとも、炭素が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされている及び／又は鉄が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされているものであることを特徴とする窒化物半導体基板である。
また、本発明は、窒化物半導体基板の製造方法であって、
少なくとも複数の層が結合された複合基板と単結晶シリコン基板とを準備する工程、
前記複合基板と前記単結晶シリコン基板とを平坦化層を介して接合する工程、
前記単結晶シリコン基板を薄膜化し単結晶シリコン層に加工する工程、
前記単結晶シリコン層上にＡｌＮ層を成長させる工程、及び
前記ＡｌＮ層上にＧａＮ層を成長させる工程
を含み、
前記ＧａＮ層を成長させる工程において、少なくとも炭素を１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、及び／又は鉄を５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、前記ＧａＮ層を成長させることを特徴とする窒化物半導体基板の製造方法である。
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
［窒化物半導体基板］
まず、本発明の窒化物半導体基板の一例を、図１を参照しながら説明する。
図１に示す窒化物半導体基板１００は、成膜用基板１０と、この成膜用基板１０上に成膜された窒化物半導体薄膜２０とを具備する。
窒化物半導体薄膜２０は、ＧａＮ層２１を含む。ＧａＮ層２１は、少なくとも、炭素が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされている及び／又は鉄が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされている。
このような窒化物半導体基板１００は、ＧａＮ層２１中に深い準位が形成され、ＧａＮが高抵抗化（半絶縁化）されることにより、高周波信号がＧａＮ層２１内を伝わりにくく、窒化物半導体基板１００（貼り合わせ基板）での高周波ロスが低減するため高周波特性を向上させることができる。
一方、ＧａＮ層２１における炭素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以上の場合はドープ量が多すぎて、ＧａＮの特性が得られない場合があり、また、鉄濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以上の場合には合金化してしまい、ＧａＮとしての特性が得られない場合がある。また、ＧａＮ層２１における炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満であり且つ鉄濃度が５×１０１８ａｔｏｍｓ／ｃｍ３未満である場合には、高調波特性の向上を達成することができない。
ＧａＮ層２１は、炭素が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされている、及び／又は鉄が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされていることがより好ましい。
ＧａＮ層２１中の炭素ドープ量（炭素濃度）及び鉄ドープ量（鉄濃度）は、二次イオン質量分析法（ＳＩＭＳ）等により測定することができる。
ＧａＮ層２１は、炭素及び鉄の両方がドープされている部分を少なくとも３μｍ以上有するものであることが好ましい。
このような窒化物半導体基板１００であれば、更に高周波ロスを低減させることができる。
ＧａＮ層２１の炭素及び鉄の両方がドープされている部分の厚さの上限は特に限定されないが、例えば、６μｍ以下とすることができる。
ＧａＮ層２１は厚さが６μｍ以上２０μｍ以下であることが好ましい。
このような窒化物半導体基板１００であれば、更に高周波信号がＧａＮ層２１内を伝わりにくくなり、窒化物半導体基板（貼り合わせ基板）１００での高周波ロスが低減できる。
窒化物半導体薄膜２０は、ＧａＮ層２１とは別の層を含むこともできる。
窒化物半導体薄膜２０は、ＧａＮ層２１とは別のＧａＮ層、ＡｌＮ層及びＡｌＧａＮ層からなる群より選択される少なくとも１つを更に含むものであることが好ましい。
このような材料を含む窒化物半導体薄膜を具備した窒化物半導体基板であれば、確実に高周波特性を改善することができる。
例えば、図１に示す窒化物半導体薄膜２０は、ＡｌＮ層２２と、ＡｌＧａＮ層２３と、デバイス層２４とを更に含んでいる。ＡｌＮ層２２は、成膜用基板１０の単結晶シリコン層７上に形成されている。ＡｌＧａＮ層２３は、ＡｌＮ層２２とＧａＮ層２１との間に形成されている。デバイス層２４は、ＧａＮ層２１の上に形成されており、ＧａＮ層２１とは別のＧａＮ層やＡｌＧａＮ層を含んでいる。ただし、本発明の窒化物半導体基板１００の窒化物半導体薄膜２０は、図１に示す例に限定されない。例えば、ＡｌＧａＮ層２３を省略することもできる。
窒化物半導体薄膜２０は、全体として、例えば、３μｍ以上３０μｍ以下の厚さを有することができる。
窒化物半導体薄膜２０の具体例のその他の詳細は、本発明の窒化物半導体薄膜の製造方法の説明において述べる。
窒化物半導体基板１００の成膜用基板１０は、複数の層が結合された複合基板１１及びこの複合基板１１上に形成された単結晶シリコン層７を含む。
成膜用基板１０は、図１に示すように、複合基板１１と単結晶シリコン層７とを接合した平坦化層６を更に含むこともできる。
図１に示す成膜用基板１０は、図７を参照しながら先に説明したＧａＮ成膜用基板１０と同様の構成を有する。すなわち、成膜用基板１０は、図７に示すように、多結晶セラミックコア１と、前記多結晶セラミックコア１の全体に結合された第１の接着層２と、前記第１の接着層２全体に結合された導電層３と、前記導電層３全体に結合された第２の接着層４と、前記第２の接着層４全体に結合されたバリア層（例えば窒化ケイ素層）５とを含む複合基板１１と、前記複合基板１１の片面のみに結合された平坦化層６と、前記平坦化層６に結合された単結晶シリコン層７とにより構成される。
このような成膜用基板１０を用いた窒化物半導体基板１００であれば、成膜後の基板の反りを小さく制御することができる。
多結晶セラミックコア１が窒化アルミニウムを含むものであることがより好ましい。
このような成膜用基板１０を用いた窒化物半導体基板１００であれば、成膜後の基板の反りを更に小さく制御でき、厚い窒化物半導体薄膜２０の成膜も可能である。
本発明の窒化物半導体基板１００の成膜用基板１０が含む複合基板１１は、図７に示す例に限定されるものではない。例えば、導電層３は、必要に応じて第１の接着層２に結合されるものであり、必須ではない。複合基板１１が導電層３を含まない場合、第２の接着層４は、第１の接着層２全体に結合されることができる。図７に示す例以外の成膜用基板１０の具体例は、後段で説明する。
成膜用基板１０の単結晶シリコン層７の抵抗率は、３０００Ω・ｃｍ以上１００００Ω・ｃｍ以下であることが好ましい。
成膜用基板１０の単結晶シリコン層７がこのように高抵抗率であれば、単結晶シリコン層７をリークパスとして高周波特性が低減することもない。
成膜用基板１０の具体例の他の詳細は、本発明の窒化物半導体薄膜の製造方法の説明において述べる。
［窒化物半導体基板の製造方法］
次に、本発明の窒化物半導体基板の製造方法の例を、図１及び図７を再び参照しながら説明する。ただし、本発明の窒化物半導体基板の製造方法は、以下に説明する例に限定されない。
この例では、図７を参照しながら説明した成膜用基板１０、すなわち、複数の層１～５が結合された複合基板１１と、複合基板１１上に形成された平坦化層６と、平坦化層６上に形成された単結晶シリコン層７と含む成膜用基板１０を準備し、ＭＯＣＶＤ装置において、この成膜用基板１０のシリコン層７上に、ＡｌＮ、ＡｌＧａＮおよびＧａＮ等の三族窒化物半導体薄膜２０のエピタキシャル成長を行う。
図７に示した成膜用基板１０は、少なくとも複数の層１～５が結合された複合基板１１と、単結晶シリコン基板とを準備する工程と、複合基板１１と単結晶シリコン基板とを平坦化層６を介して接合する工程と、単結晶シリコン基板を薄膜化し単結晶シリコン層７に加工する工程とによって得ることができる。
ここで、複合基板１１の多結晶セラミックコア１は、例えば窒化アルミニウムを含み、焼結助剤によって例えば１８００℃の高温で焼結され、例えば約６００～１１５０μｍの厚さを有する。基本的にはＳｉ基板のＳＥＭＩ規格の厚さで形成される場合が多い。
第１の接着層２及び第２の接着層４は、例えば、テトラエチルオルトシリケート（ＴＥＯＳ）若しくは酸化ケイ素（ＳｉＯ２）、又はその両方を含む層で、ＬＰＣＶＤプロセスやＣＶＤプロセス等によって堆積され、例えばおおよそ５０～２００ｎｍの厚さを有する。
導電層３は、例えば、ポリシリコンを含み、ＬＰＣＶＤプロセス等によって堆積され、例えば約１５０～５００ｎｍの厚さを有する。これは導電性を付与するための層であり、例えばホウ素（Ｂ）やリン（Ｐ）等がドープされる。このポリシリコンを含む導電層３は、必要に応じて設けるものであって、なくても良い。
バリア層５は、例えば窒化ケイ素層であり、ＬＰＣＶＤプロセス等によって堆積され、例えば１００ｎｍ～１５００ｎｍの厚さを有する。これは高温のエピタキシャル成長プロセス中に、例えばイットリウム、酸化イットリウム、酸素、金属不純物、他の微量元素などの、多結晶セラミックコア１中に存在する元素の、半導体処理チャンバの環境への拡散やガス放出を防止するための層である。
平坦化層６は、ＬＰＣＶＤプロセス等によって堆積され、厚さは例えば５００ｎｍ～３０００ｎｍ程度である。この平坦化層６は上面の平坦化のために堆積され、ＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、あるいは酸窒化珪素（ＳｉｘＯｙＮｚ：０＜ｘ＜１、０＜ｙ＜２、０≦ｚ≦０．６）等の通常のセラミックスの膜材等が選ばれる。
単結晶シリコン層７は、例えば約１００～５００ｎｍの厚さを有する。これは、ＧａＮなどの他のエピタキシャル成長のための成長面として利用される層である。単結晶シリコン層７は、以下の手順で形成する。まず、単結晶シリコン基板を層転写プロセス等を用いて平坦化層６に接合して、複合基板１１と単結晶シリコン基板とを平坦化層６を介して接合する。次いで、単結晶シリコン基板を薄膜化することにより、単結晶シリコン層７に加工することができる。単結晶シリコン基板を薄膜化する方法は、特に限定されず、研削や研磨、エッチング、水素イオン剥離法等の従来法を適用できる。
尚、各層の厚さや製造方法、用いられる物質等は、上記の値に限定されず、必ずしもすべての層が存在するという訳ではない。図７に示す例以外の成膜用基板１０の具体例は、後段で説明する。
このような成膜用基板（ＧａＮ用支持基板）１０を用いることで、大口径で且つ窒化物半導体薄膜（エピタキシャル層）２０が厚く、且つクラックの発生しない窒化物半導体基板（ＧａＮエピタキシャル基板）１００を作製できる。また、このような成膜用基板１０はＧａＮとの熱膨張係数差が極めて小さい事から、ＧａＮ成長中や冷却中に反りが発生しにくいため、成膜後の基板の反りを小さく制御できるだけでなく、エピタキシャル層である窒化物半導体薄膜２０中に複雑な応力緩和層を設ける必要が無いため、エピタキシャル成膜時間が短くなり、エピタキシャル成長のコストを大幅に削減できる。さらに、このような成膜用基板１０は大部分がセラミックスであるため、基板自体が非常に硬く塑性変形しにくいだけでなく、口径の大きいＧａＮ／Ｓｉで解決されていないウェーハ割れが発生しない。
窒化物半導体薄膜２０の形成に際しては、成膜用基板１０をサテライトと呼ばれるウェーハポケットに載置して、単結晶シリコン層７上に窒化物半導体をエピタキシャル成長させる。窒化物半導体薄膜（エピタキシャル層）２０は成膜用基板１０側から成長方向に向かって順にＡｌＮ層２２及びＡｌＧａＮ層２３を成膜して、その後ＧａＮ層２１をエピタキシャル成長させる（単結晶シリコン層７上にＡｌＮ層２２を成長させる工程、及びＡｌＮ層２２上にＧａＮ層２１を成長させる工程）。しかし、エピタキシャル層である窒化物半導体薄膜２０の構造はこれに限らず、ＡｌＧａＮ層２３を成膜しない場合や、ＡｌＧａＮ層２３成膜後さらにＡｌＮ層を成膜する場合もある。また、Ａｌ組成を変化させたＡｌＧａＮ層２３を複数層成膜させる場合もある。
ＡｌＮ層２２の厚さは例えば５０～１５０ｎｍ、ＡｌＧａＮ層２３の厚さは例えば１００～３００ｎｍ、ＧａＮ層２１の厚さは例えば６～２０μｍとすることができる。エピタキシャル成長の際、Ａｌ源としてＴＭＡｌ、Ｇａ源としてＴＭＧａ、Ｎ源としてＮＨ３を用いることができる。また、キャリアガスは、例えば、Ｎ２及びＨ２、又はそのいずれかとすることができ、プロセス温度は例えば９００～１２００℃程度とすることができる。エピタキシャル成長のプロセスは、これに限った事では無く、他の原料や成膜温度にする事も出来る。
そして本発明では、ＧａＮ層２１を成長させる工程において、少なくとも炭素を１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、及び／又は鉄を５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、ＧａＮ層２１を成長させる。炭素源は、成膜温度を下げることでＴＭＧａに含まれる炭素を取り入れることもできる。またはアセチレン（Ｃ２Ｈ２）等を導入し、炭素ドープさせることも可能である。また、鉄源としては、フェロセン（Ｆｅ（Ｃ５Ｈ５）２／ビス（シクロペンタジエニル）鉄（ＩＩ）錯体）を用いることができる。このように炭素や鉄をドープすることでＧａＮ層２１中に深い準位が形成され、ＧａＮが高抵抗化（半絶縁化）されることにより、高周波信号がＧａＮ層２１内を伝わりにくくなるため高周波特性を向上させることができる。また、ＧａＮ層２１は、炭素及び鉄の両方が（同時に）ドープされている部分を少なくとも３μｍ以上有するように成長させることが好ましい。
ＧａＮ層２１より上側（成長方向側）には、デバイス層２４を設けることができる。デバイス層２４は、例えば、２次元電子ガスが発生する結晶性の高い層（チャネル層）を約４００ｎｍ、２次元電子ガスを発生させるための層（バリア層）を約２０ｎｍ、最表層に３ｎｍ程度のＣａｐ層を設けた構造とすることができる。
このデバイス層２４におけるバリア層は、例えば、Ａｌ組成を２０％としたＡｌＧａＮを用いることができる。また、例えばＩｎＧａＮ等も用いることができる。また、Ｃａｐ層は例えばＧａＮ層とすることができるが、例えばＳｉＮ層とすることもできる。また、これらのデバイス層２４の各層の厚さやバリア層のＡｌ組成は、デバイスの設計によって変更されるため、これに限定されない。また、窒化物半導体薄膜２０のうち、ＧａＮ層２１の厚さが６μｍ以上２０μｍ以下であることが好ましい。
先に説明した本発明の窒化物半導体基板は、例えば、ここで説明した本発明の窒化物半導体基板の製造方法によって製造することができる。ただし、本発明の窒化物半導体基板は、他の製造方法によって製造してもよい。
以下に、図７に示す例以外の、成膜用基板１０の具体例を説明する。
前記成膜用基板の別の例としては、例えば図８に示すように、多結晶セラミックコア１と、前記多結晶セラミックコア１全体に結合された第１の接着層２と、第１の接着層２全体に結合されたバリア層５と、バリア層５の裏面に結合された第２の接着層４と、第２の接着層４の裏面に結合された導電層３とを含む複合基板１１と、複合基板１１の表面のみに結合された平坦化層６と、平坦化層６に結合された単結晶シリコン層７とにより構成される成膜用基板１０を挙げることができる。
このような導電層３が裏面側にだけに成膜されている構造の成膜用基板１０を用いた窒化物半導体基板であれば、高周波デバイスを作製する場合に成膜用基板１０の表面側導電層によるリークパスが生じず、高周波特性に優れたものとすることができる。
また、成膜用基板のさらに別の例としては、例えば図９に示すように、多結晶セラミックコア１と、多結晶セラミックコア１全体に結合された第１の接着層２と、第１の接着層２の裏面に結合された導電層３と、導電層３の裏面に結合された第２の接着層４と、第１の接着層２の表面及び側面と導電層３の側面と第２の接着層４の側面及び裏面に結合されたバリア層５とを含む複合基板１１と、複合基板１１の表面のみに結合された平坦化層６と、平坦化層６に結合された単結晶シリコン層７により構成される成膜用基板１０を挙げることができる。
このような導電層３が裏面側にだけに成膜されている構造の成膜用基板１０を用いた窒化物半導体基板であっても、高周波デバイスを作製する場合に成膜用基板１０の表面側導電層によるリークパスが生じず、高周波特性に優れたものとすることができる。
図８及び図９に示す例の成膜用基板１０の各層の厚さは特に限定されないが、例えば図７を参照しながら説明した各層の厚さと同様とすることができる。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
比較例、及び実施例１～４では、図２に示す構成を有する窒化物半導体基板１００のサンプル１～５を、以下の手順でそれぞれ作製した。
ＭＯＣＶＤ装置のサテライトに、図７に示すような構成を有する直径１５０ｍｍの成長用基板１０をセットした。具体的には、成長用基板１０は、多結晶セラミックコア１と、多結晶セラミックコア１の全体に結合された第１の接着層（ＳｉＯ２）２と、第１の接着層２全体に結合された導電層（ｐｏｌｙ－Ｓｉ）３と、導電層３全体に結合された第２の接着層（ＳｉＯ２）４と、第２の接着層４全体に結合されたバリア層（Ｓｉ３Ｎ４）５とを含む複合基板１１と、この複合基板１１の片面のみに結合された平坦化層としての酸化シリコン層６と、酸化シリコン層６に結合された単結晶シリコン層７とにより構成されたものとした。
比較例、及び実施例１～４のそれぞれでは、単結晶シリコン層７として、以下及び図２に示す抵抗値のものを用いた。また、単結晶シリコン層７は、上記複合基板１１と単結晶シリコン基板を酸化シリコン層６を介して接合し、次いで、単結晶シリコン基板を薄膜化することによって得た。
次いで、成長用基板１０の単結晶シリコン層７上に、厚さ１００ｎｍのＡｌＮ層２２を成長させた。その後、ＡｌＮ層２２上に、ＡｌＧａＮ層２３を１５０ｎｍ成長させた。
その後、ＡｌＧａＮ２３層上に、厚さ８μｍのＧａＮ層２１をエピタキシャル成長させた。実施例１～４では、以下に示す濃度となるように炭素及び／又は鉄をドープしながら、厚さ８μｍのＧａＮ層２１を成長させた。炭素源としては、アセチレンガスを用いた。また、鉄源としてはフェロセンを用いた。比較例では、炭素及び鉄の何れもドープせずに、厚さ８μｍのＧａＮ層２１をエピタキシャル成長させた。
更に、ＧａＮ層２１上にデバイス層２４を形成して、ＡｌＮ層２２と、ＡｌＧａＮ層２３と、ＧａＮ層２１と、デバイス層２４とを含む窒化物半導体薄膜２０を得た。
すなわち、ここでは、成膜用基板１０の単結晶シリコン層７の抵抗率及びＧａＮ層２１中の炭素及び／又は鉄の濃度を振って、以下及び図２に示すような５種類の窒化物半導体基板１００のサンプルを作製した。
サンプル１（比較例）：成膜用基板１０の単結晶シリコン層７が低抵抗（０．０１Ω・ｃｍ）で、ＧａＮ層２１中の炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満（７．５×１０１８ａｔｏｍｓ／ｃｍ３）、鉄濃度が５×１０１８ａｔｏｍｓ／ｃｍ３未満（１．０×１０１８ａｔｏｍｓ／ｃｍ３）；
サンプル２（実施例１）：成膜用基板１０の単結晶シリコン層７が低抵抗（０．０１Ω・ｃｍ）で、ＧａＮ層２１中の炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満（２．０×１０１９ａｔｏｍｓ／ｃｍ３）、鉄濃度が５×１０１８ａｔｏｍｓ／ｃｍ３未満（１．０×１０１８ａｔｏｍｓ／ｃｍ３）；
サンプル３（実施例２）：成膜用基板１０の単結晶シリコン層７が低抵抗（０．０１Ω・ｃｍ）で、ＧａＮ層２１中の炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満（７．５×１０１８ａｔｏｍｓ／ｃｍ３）、鉄濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満（５．４×１０１８ａｔｏｍｓ／ｃｍ３）；
サンプル４（実施例３）：成膜用基板１０の単結晶シリコン層７が低抵抗（０．０１Ω・ｃｍ）で、ＧａＮ層２１中の炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満（２．０×１０１９ａｔｏｍｓ／ｃｍ３）、鉄濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満（５．４×１０１８ａｔｏｍｓ／ｃｍ３）；
サンプル５（実施例４）：成膜用基板１０の単結晶シリコン層７が高抵抗（３３００Ω・ｃｍ）で、ＧａＮ層２１中の炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満（２．０×１０１９ａｔｏｍｓ／ｃｍ３）、鉄濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満（５．４×１０１８ａｔｏｍｓ／ｃｍ３）。
エピタキシャル成長終了後、窒化物半導体薄膜２０の表面に金属電極（コプレーナ導波路）を形成し、高周波特性を評価した。電極は図３及び４に示すような形状とした。
より詳細には、形成したコプレーナ導波路５０は、金属電極５０ａを隙間を開けて並列に並べて、その隙間の中央にこれら金属電極５０ａと並列に線状の中央金属電極５０ｂを形成した構造を持ち、中央金属電極５０ｂから図４における左右両側の金属電極５０ａ及び窒化物半導体基板１００内部に向かう方向の電界５０ｃと、窒化物半導体基板１００内部において中央金属電極５０ｂを囲む方向の磁界５０ｄによって電磁波を伝送する構造とした。
そして、それぞれの窒化物体基板１００のサンプルについて高周波特性を評価した。高周波特性の評価方法としては、コプレーナ導波路５０にプローブを接触させ、片側から１ＧＨｚの信号を強度を変えて入力し、コプレーナ導波路５０の反対側から出力される二次高調波の出力強度を測定した。
その後、サンプル間の評価のため、高周波入力信号強度がＰｉｎ＝１５ｄＢｍにおける第二高調波の出力強度を比較した。結果を図５に示す。
図５から明らかなように、サンプル１（比較例）と比べて、サンプル２～５（実施例１～４）の方が、第二高調波の強度が低い。つまり、サンプル２～５では、基板側に漏れる高周波信号が少なく、電極内を伝わる信号が多いことが判った。
次に、成膜用基板の単結晶シリコン層が低抵抗（０．０１Ω・ｃｍ）で、ＧａＮ層のＦｅ濃度を１×１０１８ａｔｏｍｓ／ｃｍ３で一定でＣ濃度を振った実験を行った。その結果を図６に示す。炭素濃度が高くなるにつれて高周波特性が向上しているのが判った。また、炭素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上で、第二高調波の出力強度Ｐｏｕｔ＝－９０ｄＢｍ以下となり、極めて良い高周波特性が得られた。
また、サンプル４（実施例３）は、図６のグラフの右側に示す２サンプルよりも炭素濃度が低いにも関わらず、これらの高Ｃ濃度の２サンプルよりも高周波特性に優れていたことが判る。これは、サンプル４は、炭素が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされていることに加え、鉄が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされていたからであると考えられる。
更に、サンプル４（実施例３）は、ＧａＮ層中の鉄濃度はサンプル３（実施例２）と同じであったが、図５に示すように、サンプル３よりも高周波特性に優れていたことが判る。これは、サンプル４が、鉄が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされていることに加え、炭素が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされていたからであると考えられる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 複数の層が結合された複合基板及び該複合基板上に形成された単結晶シリコン層を含む成膜用基板と、該成膜用基板上に成膜された窒化物半導体薄膜とを具備する窒化物半導体基板であって、
    前記窒化物半導体薄膜はＧａＮ層を含み、該ＧａＮ層は、少なくとも、炭素が１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされており、鉄が５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープされているものであり、
    前記ＧａＮ層は、炭素及び鉄の両方がドープされている部分を少なくとも３μｍ以上有するものであり、
    前記ＧａＮ層は厚さが６μｍ以上２０μｍ以下であり、
    前記成膜用基板が、
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む前記複合基板と、
    前記複合基板の片面のみに結合された平坦化層と、
    前記平坦化層に結合された前記単結晶シリコン層と
    により構成されるもの、又は
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合された導電層と、前記導電層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む前記複合基板と、
    前記複合基板の片面のみに結合された平坦化層と、
    前記平坦化層に結合された前記単結晶シリコン層と
    により構成されるもの、又は
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合されたバリア層と、前記バリア層の裏面に結合された第２の接着層と、前記第２の接着層の裏面に結合された導電層とを含む複合基板と、
    前記複合基板の表面のみに結合された平坦化層と、
    前記平坦化層に結合された単結晶シリコン層と
    により構成されるもの、又は
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層の裏面に結合された導電層と、前記導電層の裏面に結合された第２の接着層と、前記第１の接着層の表面及び側面と前記導電層の側面と前記第２の接着層の側面及び裏面とに結合されたバリア層とを含む複合基板と、
    前記複合基板の表面のみに結合された平坦化層と、
    前記平坦化層に結合された単結晶シリコン層と
    により構成されるもの
    であることを特徴とする窒化物半導体基板。
  2. 前記窒化物半導体薄膜が、前記ＧａＮ層とは別のＧａＮ層、ＡｌＮ層及びＡｌＧａＮ層からなる群より選択される少なくとも１つを更に含むものであることを特徴とする請求項１に記載の窒化物半導体基板。
  3. 前記成膜用基板の前記単結晶シリコン層の抵抗率が３０００Ω・ｃｍ以上１００００Ω・ｃｍ以下であることを特徴とする請求項１又は２に記載の窒化物半導体基板。
  4. 前記多結晶セラミックコアが窒化アルミニウムを含むものであることを特徴とする請求項１から３のいずれか一項に記載の窒化物半導体基板。
  5. 窒化物半導体基板の製造方法であって、
    少なくとも複数の層が結合された複合基板と単結晶シリコン基板とを準備する工程、
    前記複合基板と前記単結晶シリコン基板とを平坦化層を介して接合する工程、
    前記単結晶シリコン基板を薄膜化し単結晶シリコン層に加工する工程、
    前記単結晶シリコン層上にＡｌＮ層を成長させる工程、及び
    前記ＡｌＮ層上にＧａＮ層を成長させる工程
    を含み、
    少なくとも複数の層が結合された複合基板と単結晶シリコン基板とを準備する工程において、前記複数の層が結合された複合基板として、
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む複合基板か、又は
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合された導電層と、前記導電層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む複合基板か、又は
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層全体に結合されたバリア層と、前記バリア層の裏面に結合された第２の接着層と、前記第２の接着層の裏面に結合された導電層とを含む複合基板か、又は
    多結晶セラミックコアと、前記多結晶セラミックコア全体に結合された第１の接着層と、前記第１の接着層の裏面に結合された導電層と、前記導電層の裏面に結合された第２の接着層と、前記第１の接着層の表面及び側面と前記導電層の側面と前記第２の接着層の側面及び裏面とに結合されたバリア層とを含む複合基板
    を準備し、
    前記ＧａＮ層を成長させる工程において、少なくとも炭素を１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、及び鉄を５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満ドープしながら、炭素及び鉄の両方がドープされている部分を少なくとも３μｍ以上有し且つ厚さが６μｍ以上２０μｍ以下である前記ＧａＮ層を成長させることを特徴とする窒化物半導体基板の製造方法。

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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008308377A (ja) 2007-06-15 2008-12-25 Sumitomo Electric Ind Ltd 窒化ガリウム基板及び窒化ガリウム層の形成方法
JP2014072430A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
WO2018051532A1 (ja) 2016-09-15 2018-03-22 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、及び、半導体デバイス用基板の製造方法
JP6419418B2 (ja) 2013-05-29 2018-11-07 三菱電機株式会社 半導体装置
JP2019523994A (ja) 2016-06-14 2019-08-29 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造
JP2020184616A (ja) 2019-05-03 2020-11-12 世界先進積體電路股▲ふん▼有限公司 基板およびその形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5912383B2 (ja) 2011-10-03 2016-04-27 クアーズテック株式会社 窒化物半導体基板
JP6539128B2 (ja) 2015-06-29 2019-07-03 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、並びに半導体デバイスの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008308377A (ja) 2007-06-15 2008-12-25 Sumitomo Electric Ind Ltd 窒化ガリウム基板及び窒化ガリウム層の形成方法
JP2014072430A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
JP6419418B2 (ja) 2013-05-29 2018-11-07 三菱電機株式会社 半導体装置
JP2019523994A (ja) 2016-06-14 2019-08-29 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造
WO2018051532A1 (ja) 2016-09-15 2018-03-22 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、及び、半導体デバイス用基板の製造方法
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