JP2020184616A - 基板およびその形成方法 - Google Patents

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Abstract

【課題】生産コストを低減し、歩留まりと信頼性を高める基板とその形成方法を提供する。【解決手段】基板はセラミックコア、第1の接着層、バリア層、および第2の接着層を含む。第1の接着層は、セラミックコアを覆い、酸窒化シリコンを含み、第1の接着層の酸窒化シリコンの酸素と窒素の原子数比が第1の比率を有する。バリア層は、第1の接着層を覆い、酸窒化シリコンを含み、バリア層の酸窒化シリコンの酸素と窒素の原子数比が第1の比率と異なる第2の比率を有する。第2の接着層は、バリア層を覆い、酸窒化シリコンを含み、第2の接着層の酸窒化シリコンの酸素と窒素の原子数比が第2の比率と異なる第3の比率を有する。【選択図】図2

Description

本出願は、2019年5月3日に出願された台湾特許出願番号第108115312号についての優先権を主張するものであり、これらの全ては引用によって本願に援用される。
本発明は、半導体製造に関するものであり、特に、半導体デバイスおよびその形成方法に関するものである。
半導体構造は、基板、および基板上のエピタキシャル層を含む。エピタキシャル層および基板は異なる材料を含むため、エピタキシャル層の形成は、異種(heterogeneous)エピタキシャル成長プロセスを用いる。材料の異なる格子定数などの問題により、異種エピタキシャル成長プロセスは、欠陥のあるエピタキシャル層を形成する傾向がある。従って、基板を改善する必要がある。
既存の基板は一般に適切であるが、それらはあらゆる点で満足のいくものではない。例えば、基板は多層構造を含み、複雑なプロセスで形成された基板は生産コストを増加させるだけでなく、基板に欠陥を生じさせやすく、それにより歩留まりが低下する。従って、生産コストを低減し、歩留まりと信頼性を高めるために、基板とその形成方法をさらに改善する必要がある。
本発明は、生産コストを低減し、歩留まりと信頼性を高める基板とその形成方法を提供することを目的とする。
本発明のいくつかの実施形態による基板が提供される。基板はセラミックコア、第1の接着層、バリア層、および第2の接着層を含む。第1の接着層は、セラミックコアを覆い、酸窒化シリコンを含み、第1の接着層の酸窒化シリコンの酸素と窒素の原子数比が第1の比率を有する。バリア層は、第1の接着層を覆い、酸窒化シリコンを含み、バリア層の酸窒化シリコンの酸素と窒素の原子数比が第1の比率と異なる第2の比率を有する。第2の接着層は、バリア層を覆い、酸窒化シリコンを含み、第2の接着層の酸窒化シリコンの酸素と窒素の原子数比が第2の比率と異なる第3の比率を有する。
いくつかの実施形態では、第1の比率と第3の比率は、それぞれ独立して6:4から9:1の範囲にある。
いくつかの実施形態では、第2の比率は1:9から4:6の範囲にある。
いくつかの実施形態では、バリア層の厚さと第1の接着層の厚さまたは第2の接着層との比率は、3から6の範囲にある。
いくつかの実施形態では、セラミックコアは、窒化アルミニウム、窒化ガリウム、窒化アルミニウムガリウム、炭化ケイ素、酸化亜鉛、酸化ガリウム、またはそれらの組み合わせを含む。
いくつかの実施形態では、基板は、第2の接着層の第1の側面に配置され、III‐V族半導体材料を含むエピタキシャル層、およびエピタキシャル層と第2の接着層との間に配置された接合層をさらに含む。
いくつかの実施形態では、基板は、接合層と第2の接着層との間に配置された充填層をさらに含む。
いくつかの実施形態では、基板は、第2の接着層の第2の側面に配置された導電層をさらに含み、第2の側面は第1の側面の反対側にある。
いくつかの実施形態では、導電層の側壁は、第2の接着層の第3の側面の側壁と同一平面上にあり、第3の側面は、第1の側面と第2の側面の間にある。
いくつかの実施形態では、導電層は、Ti、TiN、Co、Ni、Pt、Ta、TaN、SiCr、またはそれらの組み合わせを含む。
いくつかの実施形態では、導電層の厚さは、1000Åから10000Åの範囲にある。
本発明のいくつかの実施形態による、基板を形成する方法が提供される。この方法はセラミックコアを提供するステップ、および堆積プロセス中にケイ素源、酸素源、および窒素源を提供し、セラミックコアを覆う第1の接着層、第1の接着層を覆うバリア層、およびバリア層を覆う第2の接着層を順次に形成するステップを含み、第1の接着層の酸素と窒素の原子数比、バリア層の酸素と窒素の原子数比、および第2の接着層の酸素と窒素の原子数比は、第1の比率、第2の比率、および第3の比率をそれぞれ有し、第2の比率は第1の比率と異なり、第3の比率は、第2の比率と異なる。
いくつかの実施形態では、第1の比率と第3の比率は、それぞれ独立して6:4から9:1の範囲にある。
いくつかの実施形態では、第2の比率は1:9から4:6の範囲にある。
いくつかの実施形態では、酸素源は、水蒸気、酸素、オゾン、またはそれらの組み合わせを含み、窒素源は、アンモニア、窒素、またはそれらの組み合わせを含み、堆積プロセスは、酸素と窒素の流量比を8:2から2:8に調整し、次いで8:2に調整するステップを含む。
いくつかの実施形態では、堆積プロセスは、化学気相堆積プロセスを含む。
いくつかの実施形態では、この方法は、第2の接着層の第1の側面に接合層を形成するステップ、接合層にエピタキシャル層を形成するステップ、および第2の接着層の第2の側面に導電層を形成するステップをさらに含み、第2の側面は第1の側面の反対側にある。
いくつかの実施形態では、導電層の側壁は、第2の接着層の第3の側面の側壁と同一平面上にあり、第3の側面は、第1の側面と第2の側面の間にある。
いくつかの実施形態では、導電層は、Ti、TiN、Co、Ni、Pt、Ta、TaN、SiCr、またはそれらの組み合わせを含む。
いくつかの実施形態では、この方法は、接合層を形成する前に充填層を形成するステップをさらに含み、充填層は多層構造を含む。
本発明の態様は、添付の図面を参照することで、以下の詳細な説明からより完全に理解され得る。産業における標準的な慣行に従って、さまざまな特徴が縮尺通りに描かれていないことに留意されたい。実際、種々の特徴の寸法は、議論を明確化するために、任意に増加または減少されている。
図1Aは、本発明のいくつかの実施形態による、製造の様々な段階での基板を示す断面図である。 図1Bは、本発明のいくつかの実施形態による、製造の様々な段階での基板を示す断面図である。 図2は、本発明のもう1つの実施形態による、基板を示す断面図である。
以下は、当業者が本発明をよりよく理解できるように、いくつかの実施形態を概説する。しかしながら、これらの実施形態は例に過ぎず、本発明を限定することを意図するものではない。当業者が要件に応じて以下に説明する実施形態を調整でき、例えば、プロセスの順序を変更する、および/またはここに記載されているよりも多いまたは少ないステップを含めることができ、且つこれらの調整は、本発明の範囲から逸脱しないことは理解できるであろう。
また、以下に説明する実施形態に基づいて、他の構成要素を追加することができる。例えば、「第1の要素上に第2の要素を形成する」の説明は、第1の要素が第2の要素と直接接触する実施形態を含むことができ、第1の要素と第2の要素が直接接触しないように、第1の要素と第2の要素の間に追加の要素が配置される実施形態を含むこともでき、装置が異なる方向で操作または使用されるとき、第1の要素と第2の要素の空間的に相対的な記述は変わる場合がある。また、以下の説明は、複数の例において同じ構成要素の符号または文字を繰り返し用いる可能性がある。繰り返し用いる目的は、簡易化した、明確な説明を提供するためのもので、複数の以下に討論する実施形態および/または配置の関係を限定するものではない。
本発明のいくつかの実施形態による基板およびその形成方法を説明する。本発明に係る基板は、酸窒化シリコンを有する接着層およびバリア層を含み、プロセスのステップの回数を減らし、それにより基板の歩留まりを向上させ、生産コストをすることができる。
図1A〜図1Bは、本発明のいくつかの実施形態による、基板100を製造する様々な段階を示す断面図である。いくつかの実施形態では、図1Aに示されるように、基板100はセラミックコア102を含む。いくつかの実施形態では、セラミックコア102は、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、窒化アルミニウムガリウム(AlGaN)、炭化ケイ素(SiC)、酸化亜鉛(ZnO)、酸化ガリウム(Ga2O3)、類似の材料、またはそれらの組み合わせを含む。いくつかの実施形態では、セラミックコア102の厚さは、約100マイクロメートル(μm)から約1500μmの範囲、例えば約700μmから約800μmの範囲にあることができる。
次いで、いくつかの実施形態により、堆積プロセスが実行され、セラミックコア102を覆う第1の接着層104、第1の接着層104を覆うバリア層106、およびバリア層106を覆う第2の接着層108を順次に形成する。いくつかの実施形態では、堆積プロセスは、化学気相堆積(CVD)プロセス、例えば低圧CVD(LPCVD)プロセスを含むことができる。
堆積プロセス中に、ケイ素源、酸素源、および窒素源が提供される。例えば、ケイ素源は、シラン(SiH)、テトラエチルオルトシリケート(TEOS)、類似の材料、またはそれらの組み合わせを含むことができる。例えば、酸素源は、水蒸気(HO)、酸素(O)、オゾン(O)、類似の材料、またはそれらの組み合わせを含むことができる。例えば、窒素源は、アンモニア(NH)、窒素(N)、類似の材料、またはそれらの組み合わせを含むことができる。
堆積プロセス中に酸窒化シリコンを全て含む第1の接着層104、バリア層106、および第2の接着層108は、窒素源と酸素源の流量比を調整することにより形成される。その中の第1の接着層104の酸窒化シリコンの酸素と窒素の原子数比(酸素原子の数:窒素原子の数)は、第1の比率であり、バリア層106の酸窒化シリコンの酸素と窒素の原子数比(酸素原子の数:窒素原子の数)は、第2の比率であり、第2の接着層108の酸窒化シリコンの酸素と窒素の原子数比(酸素原子の数:窒素原子の数)は、第3の比率である。第1の比率と第3の比率は、第2の比率と異なる。第3の比率は、第1の比率と同じまたは異なることができる。
いくつかの実施形態では、第1の接着層104が形成されるとき、酸素と窒素の流量比は、酸素源としての酸素と窒素源としての窒素が約8:2に調整され、第1の接着層104の酸窒化シリコン内の酸素と窒素の原子数比の第1の比率は、約6:4から約9:1の範囲、例えば約8:2にあることになる。異なる酸素源と窒素源が用いられるとき、窒素源と酸素源の流量比は、それぞれに含まれる酸素原子の数と窒素原子の数によって異なる。例えば、水蒸気が酸素源として用いられ、窒素が窒素源として用いられる実施形態では、水蒸気と窒素の流量比は、約16:2に調整され、第1の接着層104の酸窒化シリコンの酸素と窒素の原子数比の第1の比率は、約6:4から約9:1の範囲にあることになる。
酸素原子の数は窒素原子の数よりも多いため、形成された酸窒化シリコンは良好な接着性を有し、後続して堆積される層とセラミックコア102との間に接着を提供することができる。いくつかの実施形態では、第1の接着層104は、約100Åから約2000Åの範囲、例えば約800Åから約1200Åの範囲の厚さT1を有する。いくつかの実施形態による、この厚さの範囲を有する第1の接着層104は、次いで、その上に後続して形成される層が脱落しにくくなるようにすることができる。
いくつかの実施形態では、バリア層106が形成されるとき、酸素と窒素の流量比は、酸素源としての酸素と窒素源としての窒素が約2:8に調整され、バリア層106の酸窒化シリコン内の酸素と窒素の原子数比の第2の比率は、約1:9から約4:6の範囲、例えば約2:8にあることになる。前述のように、窒素源と酸素源の流量比は、それぞれに含まれる酸素原子の数と窒素原子の数によって異なる。窒素原子の数は酸素原子の数よりも多いため、形成された酸窒化シリコンは、セラミックコア102内の材料が外へ拡散する、および/またはバリア層106外の材料がセラミックコア102内に拡散するのを回避することができる。これらの拡散は欠陥を引き起こし、基板100の信頼性を低下させる。
いくつかの実施形態では、バリア層106は、約3000Åから約6000Åの範囲、例えば約4000Åから約5000Åの範囲の厚さT2を有する。いくつかの実施形態による、この厚さの範囲のバリア層106は、材料の拡散を回避または最小化することができる。いくつかの実施形態では、バリア層106の厚さT2と第1の接着層104の厚さT1との比率は、約3から約6の範囲、例えば約4から約5の範囲にある。
いくつかの実施形態では、第2の接着層108が形成されるとき、酸素と窒素の流量比は、酸素源としての酸素と窒素源としての窒素が約8:2に調整され、第2の接着層108の酸窒化シリコン内の酸素と窒素の原子数比の第3の比率は、約6:4から約9:1の範囲、例えば約8:2にあることになる。前述のように、窒素源と酸素源の流量比は、それぞれに含まれる酸素原子の数と窒素原子の数によって異なる。酸素原子の数は窒素原子の数よりも多いため、形成された酸窒化シリコンは、良好な接着性を有し、後続して堆積される層とバリア層106との間に接着性を提供することができる。いくつかの実施形態では、第2の接着層108は、約100Åから約2000Åの範囲、例えば約800Åから約1200Åの範囲の厚さT3を有する。いくつかの実施形態による、この厚さの範囲を有する第2の接着層108は、いくつかの実施形態による、この厚さの範囲を有する第2の接着層108は、次いで、その上に形成される層が脱落しにくくなるようにすることができる。いくつかの実施形態では、バリア層106の厚さT2と第2の接着層108の厚さT3との比率は、約3から約6の範囲、例えば約4から約5の範囲にある。
図1Aに示されるように、第1の接着層104の厚さT1は第2の接着層108の厚さT3と実質的に等しいが、本発明はそれに限定されない。第1の接着層104の厚さT1および/または第2の接着層108の厚さT3は、第1の接着層104の厚さT1は、第2の接着層108の厚さT3より大きく、または小さくなるように調整されることができる。
異なる材料を有する接着層およびバリア層を含む基板を形成することに比べて、本発明は、堆積プロセス中に酸素源と窒素源の流量比を調整することにより、異なる窒素と酸素の原子数比を有する酸窒化シリコンを含む第1の接着層104、バリア層106、および第2の接着層108を形成し、プロセスを簡素化して基板100の製造コストを低減することができ、基板100に望ましくない欠陥を形成することを回避し、それにより基板100の歩留まりおよび信頼性を向上させることができる。
第1の接着層104、バリア層106、および第2の接着層108は全て、酸窒化シリコンを含み、接着層の酸窒化シリコン中の酸素と窒素の原子数比は、バリア層の酸窒化シリコン中の酸素と窒素の原子数比と異なる。一実施形態では、堆積プロセス中に酸素源と窒素源の流量比を調整することにより、各層の層内分布が調整されることができ、第1の接着層104、バリア層106、および第2の接着層108は、組成グレーデッド層になる。
次いで、図1Bに示されるように、いくつかの実施形態による、充填層110が第2の接着層108の第1の側面に形成される。充填層110は、後続の層が平坦な表面上に形成されるように、第1の接着層106の表面の穴を充填することができる。いくつかの実施形態では、充填層110は、CVDプロセス、スピンコーティングプロセス、類似のプロセス、またはそれらの組み合わせによって形成されることができる。いくつかの実施形態では、充填層110は、ホウリンケイ酸塩ガラス(BPSG)、ホウケイ酸塩ガラス(BSG)、リンケイ酸塩ガラス(PSG)、フッ化ケイ酸塩ガラス(FSG)、スピンオンガラス(SOG)、プラズマ強化酸化物(PEOX)、類似の材料、それらの多層、またはその組み合わせを含むことができる。
次いで、いくつかの実施形態による、充填層110上に接合層112が形成される。いくつかの実施形態では、接合層112はCVDプロセスによって形成されることができ、接合層112は酸化ケイ素を含むことができる。接合層112は、後続して形成される層と充填層110との間に接合を提供することができる。いくつかの実施形態では、接合層112の厚さは、約5000Åから約20000Åの範囲、例えば約10000Åから約15000Åの範囲にある。
次いで、いくつかの実施形態による、単結晶層114が接合層112上に形成される。単結晶層114の結晶格子は、その上に後続して形成されるエピタキシャル層の結晶格子と一致し、エピタキシャル層が成長しやすい表面を提供することができる。いくつかの実施形態では、単結晶層114は、層転写(layer transfer)プロセスによって接合層112に接合されることができる。いくつかの実施形態では、単結晶層114はシリコン(111)を含む。
次いで、いくつかの実施形態による、エピタキシャル層116が単結晶層114上に形成される。いくつかの実施形態では、エピタキシャル層116は、CVDプロセス、例えばLPCVDプロセスによって形成されることができる。いくつかの実施形態では、エピタキシャル層116は、III‐V族半導体材料、例えば、窒化ガリウムを含むことができる。
上記の実施形態では、本発明は、堆積プロセス中に酸素源と窒素源の流量比を調整し、異なる窒素源と酸素源の流量比は、接着層またはバリア層を形成して、異なる酸素と窒素の原子数比を有する酸窒化シリコンを含む第1の接着層104、バリア層106、および第2の接着層108を形成するのにそれぞれ適用可能である。従って、基板100のプロセスの複雑さおよび製造コストを低減することができ、基板100に形成される望ましくない欠陥を回避し、それにより基板100の歩留まりおよび信頼性を向上させることができる。
図2は、本発明のもう1つの実施形態による、基板200を示す断面図である。簡単にするために、同じ要素は同じ記号で説明され、これらの要素の形成および材料は上記で説明されているため、再度説明されない。図1A〜図1Bの実施形態に比べ、以下の実施形態は、導電層118を第2の接着層108上に提供するため、基板200が静電吸着、例えば静電チャック(ESC)を用いる半導体処理ツールに適用されることができる。
いくつかの実施形態では、図2に示されるように、エピタキシャル層116が第2の接着層108の第1の側面に配置され、導電層118が第2の接着層108の第2の側面に形成され、第2の側面は第1の側面の反対側にある。導電層118は、CVDプロセス、物理気相堆積(PVD)プロセス、原子層堆積(ALD)プロセス、類似のプロセス、またはそれらの組み合わせなどの堆積プロセスによって形成されることができる。いくつかの実施形態では、導電層118は、約1000Åから約10000Åの範囲、例えば約3000Åから約6000Åの範囲の厚さT4を有する。
いくつかの実施形態では、導電層118は、後続のプロセスに適用可能な高融点を有する材料を含むことができる。例えば、通常1100℃で成長する窒化ガリウムを含むエピタキシャル層116の実施形態では、導電層118は、約1400℃を超える融点を有する材料から選択されることができる。いくつかの実施形態では、導電層118は、Ti、TiN、Co、Ni、Pt、Ta、TaN、SiCr、類似の材料、またはそれらの組み合わせを含むことができる。
図2に示されるように、第2の接着層108は、第1の側面と第2の側面の間に第3の側面を含み、導電層118の側壁は、第2の接着層108の第3の側面の側壁と同一平面上にある。いくつかの実施形態による導電層118の側壁は、第2の接着層108の第3の側面の側壁を越えて延伸することなく、延伸した部分が漏れ経路を形成するのを回避することができる。
上述の実施形態では、本発明は、基板200上に導電層118を提供し、静電吸着を用いる半導体処理ツールに基板200が適用できるようにさせる。また、いくつかの実施形態による導電層118は、後続のプロセスに適用可能な高融点を有する材料を含む。また、本発明は、導電層118の側壁を調整して、望ましくない漏れ経路の形成を回避する。
要約すると、本発明は、堆積プロセス中に酸素源と窒素源の流量比を調整し、より高い酸素流量を使用して接着層を形成し、より高い窒素流量を使用してバリア層を形成するため、異なる窒素と酸素の原子数比を有する酸窒化シリコンを含む接着層およびバリア層が形成されることができる。異なる材料を有する接着層およびバリア層を含む基板に比べて、本発明により提供される基板およびその形成方法は、プロセスを簡素化し、製造コストを低減することができる。プロセスの簡素化により、基板に望ましくない欠陥を形成することを回避し、それにより基板の歩留まりおよび信頼性を向上させることができる。
いくつかの実施形態では、基板上に導電層が配置され、静電吸着を使用する半導体処理ツールに基板が適用できるようにさせる。いくつかの実施形態では、導電層は、後続のプロセスに適用可能な高融点を有する材料を含む。いくつかの実施形態では、導電層の側壁は、導電層の側壁が接着層の側壁を越えて延伸することなく、延長した部分が漏れ経路を形成するのを回避するように調整される。
本発明は、様々な実施形態によって上記で説明されたが、これらの実施形態は、本発明を限定することを意図するものではない。当業者は、本発明の実施形態に基づいて、本明細書に記載の様々な実施形態と同じ目的および/または利点を実現するために様々な変更、置換、および変更を行うことができることを理解すべきである。当業者はまた、実施されるそのような設計または修正が本発明の精神および範囲から逸脱しないことを理解すべきである。従って、本発明の保護範囲は、添付の特許請求の範囲に記載される主題として定義される。
100、200 基板
102 セラミックコア
104 第1の接着層
106 バリア層
108 第2の接着層
110 充填層
111 シリコン
112 接合層
114 単結晶層
116 エピタキシャル層
118 導電層
T1、T2、T3、T4 厚さ

Claims (20)

  1. セラミックコア、
    前記セラミックコアを覆い、酸窒化シリコンを含み、前記第1の接着層の酸窒化シリコンの酸素と窒素の原子数比は第1の比率を有する第1の接着層、
    前記第1の接着層を覆い、酸窒化シリコンを含み、前記バリア層の酸窒化シリコンの酸素と窒素の原子数比は、前記第1の比率と異なる第2の比率を有するバリア層、および
    前記バリア層を覆い、酸窒化シリコンを含み、前記第2の接着層の酸窒化シリコンの酸素と窒素の原子数比は、前記第2の比率と異なる第3の比率を有する第2の接着層、
    を含む基板。
  2. 前記第1の比率と前記第3の比率は、それぞれ独立して6:4から9:1の範囲にある請求項1に記載の基板。
  3. 前記第2の比率は1:9から4:6の範囲にある請求項1に記載の基板。
  4. 前記バリア層の厚さと前記第1の接着層の厚さまたは前記第2の接着層との比率は、3から6の範囲にある請求項1に記載の基板。
  5. 前記セラミックコアは、窒化アルミニウム、窒化ガリウム、窒化アルミニウムガリウム、炭化ケイ素、酸化亜鉛、酸化ガリウム、またはそれらの組み合わせを含む請求項1に記載の基板。
  6. 前記第2の接着層の第1の側面に配置され、III‐V族半導体材料を含むエピタキシャル層、および
    前記エピタキシャル層と前記第2の接着層との間に配置された接合層をさらに含む請求項1に記載の基板。
  7. 前記接合層と前記第2の接着層との間に配置された充填層をさらに含む請求項6に記載の基板。
  8. 前記第2の接着層の第2の側面に配置された導電層をさらに含み、前記第2の側面は前記第1の側面の反対側にある請求項6に記載の基板。
  9. 前記導電層の側壁は、前記第2の接着層の第3の側面の側壁と同一平面上にあり、前記第3の側面は、前記第1の側面と前記第2の側面の間にある請求項8に記載の基板。
  10. 前記導電層は、Ti、TiN、Co、Ni、Pt、Ta、TaN、SiCr、またはそれらの組み合わせを含む請求項8に記載の基板。
  11. 前記導電層の厚さは、1000Åから10000Åの範囲にある請求項8に記載の基板。
  12. セラミックコアを提供するステップ、および
    堆積プロセス中にケイ素源、酸素源、および窒素源を提供し、前記セラミックコアを覆う第1の接着層、前記第1の接着層を覆うバリア層、および前記バリア層を覆う第2の接着層を順次に形成するステップを含み、
    前記第1の接着層の酸素と窒素の原子数比、前記バリア層の酸素と窒素の原子数比、および前記第2の接着層の酸素と窒素の原子数比は、第1の比率、第2の比率、および第3の比率をそれぞれ有し、前記第2の比率は前記第1の比率と異なり、前記第3の比率は、前記第2の比率と異なる基板を形成する方法。
  13. 前記第1の比率と前記第3の比率は、それぞれ独立して6:4から9:1の範囲にある請求項12に記載の方法。
  14. 前記第2の比率は1:9から4:6の範囲にある請求項12に記載の方法。
  15. 前記酸素源は、水蒸気、酸素、オゾン、またはそれらの組み合わせを含み、前記窒素源は、アンモニア、窒素、またはそれらの組み合わせを含み、前記堆積プロセスは、酸素と窒素の流量比を8:2から2:8に調整し、次いで8:2に調整するステップを含む請求項12に記載の方法。
  16. 前記堆積プロセスは、化学気相堆積プロセスを含む請求項12に記載の方法。
  17. 前記第2の接着層の第1の側面に接合層を形成するステップ、
    前記接合層にエピタキシャル層を形成するステップ、および
    前記第2の接着層の第2の側面に導電層を形成するステップをさらに含み、前記第2の側面は前記第1の側面の反対側にある請求項12に記載の方法。
  18. 前記導電層の側壁は、前記第2の接着層の第3の側面の側壁と同一平面上にあり、前記第3の側面は、前記第1の側面と前記第2の側面の間にある請求項17に記載の方法。
  19. 前記導電層は、Ti、TiN、Co、Ni、Pt、Ta、TaN、SiCr、またはそれらの組み合わせを含む請求項17に記載の方法。
  20. 前記接合層を形成する前に充填層を形成するステップをさらに含み、前記充填層は多層構造を含む請求項17に記載の方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022181163A1 (ja) * 2021-02-26 2022-09-01 信越半導体株式会社 窒化物半導体基板およびその製造方法
JPWO2022259651A1 (ja) * 2021-06-08 2022-12-15
JPWO2023063278A1 (ja) * 2021-10-15 2023-04-20
WO2023063046A1 (ja) * 2021-10-15 2023-04-20 信越半導体株式会社 窒化物半導体基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153823A (ja) * 2008-11-27 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法及び半導体装置の作製方法
JP2019523994A (ja) * 2016-06-14 2019-08-29 クロミス,インコーポレイテッド 電力およびrf用途用の設計された基板構造
JP2019528576A (ja) * 2016-08-23 2019-10-10 クロミス,インコーポレイテッド 加工基板と統合された電子パワーデバイス

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10755986B2 (en) * 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
US10655243B2 (en) * 2016-08-05 2020-05-19 QROMIS, Inc. Growth of epitaxial gallium nitride material using a thermally matched substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153823A (ja) * 2008-11-27 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法及び半導体装置の作製方法
JP2019523994A (ja) * 2016-06-14 2019-08-29 クロミス,インコーポレイテッド 電力およびrf用途用の設計された基板構造
JP2019528576A (ja) * 2016-08-23 2019-10-10 クロミス,インコーポレイテッド 加工基板と統合された電子パワーデバイス

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022181163A1 (ja) * 2021-02-26 2022-09-01 信越半導体株式会社 窒化物半導体基板およびその製造方法
JP7549549B2 (ja) 2021-02-26 2024-09-11 信越半導体株式会社 窒化物半導体基板およびその製造方法
JPWO2022259651A1 (ja) * 2021-06-08 2022-12-15
WO2022259651A1 (ja) * 2021-06-08 2022-12-15 信越半導体株式会社 窒化物半導体基板及びその製造方法
JP7334869B2 (ja) 2021-06-08 2023-08-29 信越半導体株式会社 窒化物半導体基板及びその製造方法
JPWO2023063278A1 (ja) * 2021-10-15 2023-04-20
WO2023063046A1 (ja) * 2021-10-15 2023-04-20 信越半導体株式会社 窒化物半導体基板及びその製造方法
WO2023063278A1 (ja) * 2021-10-15 2023-04-20 信越半導体株式会社 窒化物半導体基板及びその製造方法
JPWO2023063046A1 (ja) * 2021-10-15 2023-04-20
JP7533793B2 (ja) 2021-10-15 2024-08-14 信越半導体株式会社 窒化物半導体基板及びその製造方法
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