JP2000232212A

JP2000232212A - 半導体装置の製造方法

Info

Publication number: JP2000232212A
Application number: JP11196348A
Authority: JP
Inventors: Yasushi Uragami; 泰浦上; Kunihiro Onoda; 邦広小野田; Hisazumi Oshima; 大島　　久純; Yutaka Tokuda; 豊徳田; Shoichi Yamauchi; 庄一山内
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-12-07
Filing date: 1999-07-09
Publication date: 2000-08-22
Anticipated expiration: 2019-07-09
Also published as: JP4556255B2

Abstract

(57)【要約】【課題】電送線路のエネルギー損失を低減し、オンチ
ップインダクタの特性向上を図る。【解決手段】支持基板としてＰ型シリコン基板１を用
意し、熱処理を施すことにより、Ｐ型シリコン基板１内
に熱ドナーを発生させ、該熱ドナーによってＰ型シリコ
ン基板１中のアクセプタを補償して、該Ｐ型シリコン基
板１のキャリア濃度を低濃度にする。このように、熱処
理を施すことによってＰ型シリコン基板１内に熱ドナー
を発生させると、Ｐ型シリコン基板１中のアクセプタと
補償しあうため、該Ｐ型シリコン基板１のキャリア濃度
が見かけ上低濃度になりＰ型シリコン基板１を高抵抗化
させることができる。これにより、電送線路のエネルギ
ー損失を低減でき、オンチップインダクタの特性向上を
図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報通信用途等の半
導体装置において、とくにＲＦ帯域以上で使用するオン
チップインダクタや、その他ＲＦデバイスを同一基板上
に一体化したＭＭＩＣ（ＭｏｎｏｌｉｔｈｉｃＭｉｃ
ｒｏｗａｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉ
ｔ）等に有効な技術である。

【０００２】

【従来の技術】情報通信機器の電子回路は、例えば数Ｇ
Ｈｚの電波信号の受信、送信と低周波数への変換に用い
られており、アナログスイッチ、アンプ、ミキサ、発振
器等からなるＲＦ部と、主にデジタル化された信号を処
理するＣＰＵ、ＤＳＰ、メモリ等からなるベースバンド
部から構成されている。

【０００３】ＲＦ部は超高速動作が要求されるためにそ
の電子移動度が高いＧａＡｓ基板等を用いて製造される
一方、高集積の要求されるベースバンド部はシリコン基
板１で製造されることが一般的であったが、近年、小型
軽量化、低価格化のために、ＲＦ部も含めてすべてのＬ
ＳＩをシリコンで作製し、これらの素子を１チップ上に
搭載しようとする要望が有る。

【０００４】このような場合、高周波を扱うＲＦデバイ
スにおいては配線を電気信号が伝播する際に基板表面に
電荷が誘起されてしまうため、電気信号のエネルギー損
失を生じさせる。このため、無駄な電力を消費すること
となり、消費電力の増大の原因となる。基板表面への電
荷の誘起は、特に、図２４（ａ）、（ｂ）に示すような
スパイラルインダクタ５０において重要な問題となり、
誘起された電荷が自己誘電現象によって逆方向の磁束Ｂ
を発生させるためにインダクタの特性を著しく劣化させ
る。

【０００５】これらの問題を回避するために基板を高抵
抗化し、電荷の誘起を抑制することが有効である。しか
し、通常のバルク基板では、トランジスタの性能を得る
ために基板の高抵抗化は困難であることから、絶縁膜を
介してトランジスタを形成するシリコン層と基板（以
下、支持基板という）を分離したＳＯＩ（Ｓｉｌｉｃｏ
ｎＯｎＩｎｓｕｌａｔｏｒ）構造を用い、その支持
基板を石英基板や高抵抗なシリコン基板１等で形成する
ことが提案されている。例えば、石英基板の場合にはウ
エハ直接接合法によってＳＯＩ基板を形成している。

【０００６】

【発明が解決しようとする課題】しかしながら、この従
来のＳＯＩ基板の製造方法では、石英とシリコンとの熱
膨張係数の差から接合が難しく、歩留まりや再現性等が
悪いという生産上の問題が大きい。

【０００７】なお、高抵抗なシリコン基板１の場合には
ＦＺ（ＦｌｏａｔｉｎｇＺｏｎｅ）基板へのＳＩＭＯ
Ｘ法が比較的容易であり、実験としては多く採用されて
いるが、ＦＺ基板の抵抗値を５ｋΩ程度とするのが限界
であり、十分高抵抗な基板を得ることができないと同時
に、高コストなＳＩＭＯＸ法に加えて高価なＦＺ基板を
用いることによって相当な高コストとなることが避けら
れない。

【０００８】本発明は上記問題に鑑みて成され、電送線
路のエネルギ損失や、オンチップインダクタの特性向上
を図ることを目的とする。

【０００９】

【課題を解決するための手段】上記問題を解決するため
に、請求項１に記載の発明においては、支持基板として
Ｐ型シリコン基板（１）を用意する工程と、熱処理を施
すことにより、Ｐ型シリコン基板（１）内に熱ドナーを
発生させ、該熱ドナーによってＰ型シリコン基板（１）
中のアクセプタを補償して、該Ｐ型シリコン基板（１）
のキャリア濃度を低濃度にする工程を含むことを特徴と
している。

【００１０】このように支持基板としてＰ型シリコン基
板（１）を用意し、熱処理を施すことによってＰ型シリ
コン基板（１）内に熱ドナーを発生させることができ
る。これによりＰ型シリコン基板（１）中のアクセプタ
を補償して、該Ｐ型シリコン基板（１）のキャリア濃度
を低濃度にすることができ、支持基板を高抵抗にするこ
とができる。これにより、請求項２に記載の発明におい
ては、熱処理は、表面保護膜（９）を形成した後に行う
ことを特徴としている。

【００１１】このように、表面保護膜（９）を形成した
後、すなわち、すべてのデバイス形成工程終了後に熱処
理を施すようにすることで、デバイス形成工程中に実施
される高温の熱処理によって、先に形成された熱ドナー
が消滅させられることを防止することができる。

【００１２】請求項３に記載の発明においては、Ｐ型シ
リコン基板（１）の表面に、結晶欠陥層を形成する工程
を含み、熱処理工程は、結晶欠陥層を形成した後に行う
ことを特徴としている。

【００１３】このようにＰ型シリコン基板（１）の表面
に結晶欠陥層を形成しておくことにより、Ｐ型シリコン
基板（１）の表面近傍にも熱ドナーが形成されるように
することができる。

【００１４】請求項４に記載の発明においては、単結晶
シリコン層として、Ｐ型シリコン基板（１）とは異なる
単結晶シリコン基板を用意する工程と、単結晶シリコン
基板の表面に絶縁膜（２）を形成する工程と、結晶欠陥
層が形成されたＰ型シリコン基板（１）の結晶欠陥層が
形成された面と、単結晶シリコン基板の絶縁膜（２）が
形成された面をウェハ直接接合法によって貼り合わせた
ことを特徴としている。

【００１５】このように、Ｐ型シリコン基板（１）の表
面に結晶欠陥層を形成する場合においては、単結晶シリ
コン基板上に絶縁膜（２）を形成し、単結晶シリコン基
板の絶縁膜（２）が形成された面とＰ型シリコン基板
（１）の結晶欠陥層が形成された面とをウェハ直接接合
法によって貼り合わせることにより、結晶欠陥層が形成
されたＰ型シリコン基板（１）の上に絶縁膜（２）及び
単結晶シリコン層（３）が形成された構成とすることが
できる。

【００１６】なお、請求項５に示すように、Ｐ型シリコ
ン基板（１）の表面をラッピング加工することによって
結晶欠陥層を形成することができる。また、請求項６に
示すように、Ｐ型シリコン基板（１）に、元素の周期表
における４族の元素、若しくは不活性な元素のいずれか
をイオン注入することによって結晶欠陥層を形成するこ
とができる。また、請求項７に示すように、絶縁膜
（２）にＳＩＭＯＸ法によって単結晶シリコン層（３）
を形成し、Ｐ型シリコン基板（１）に元素の周期表にお
ける４族の元素、若しくは不活性な元素のいずれかをイ
オン注入することによってＰ型のシリコン基板（１）の
表面に結晶欠陥層を形成することもできる。

【００１７】請求項８に記載の発明においては、熱処理
温度を３６０℃もしくは４５０℃で行うことを特徴とし
ている。

【００１８】このように、３６０℃で熱処理を行えば、
Ｐ型シリコン基板（１）内の酸素濃度に関わらず熱ドナ
ー発生密度を略一定にすることができる、４５０℃で熱
処理を行うことにより、熱ドナーの密度が飽和状態とな
るようにすることができる。

【００１９】請求項９に記載の発明においては、素子の
電気配線（８）の配線材料の融点温度が６５０℃以上で
ある場合においては、熱処理の温度を６５０℃以下とす
ればよい。

【００２０】請求項１０に記載の発明においては、第１
のシリコン基板（１１）上に、絶縁膜（２）を介して単
結晶シリコン層が形成されて成るＳＯＩ基板を用意する
工程と、ＳＯＩ基板に素子を形成する工程と、素子を覆
うようにＳＯＩ基板の表面に表面保護膜（９）を形成す
る工程と、表面保護膜（９）の上面を平坦化する工程
と、支持基板としてＰ型シリコン基板（１）を用意する
工程と、表面が平坦化された表面保護膜（９）の表面に
Ｐ型シリコン基板（１）を貼り付ける工程と、熱処理を
施すことにより、第１のシリコン基板（１）内に熱ドナ
ーを発生させ、該熱ドナーによって第１のシリコン基板
（１）中のアクセプタを補償して、該第１のシリコン基
板（１）のキャリア濃度を低濃度にする工程を含むこと
を特徴としている。

【００２１】このように、Ｐ型シリコン基板（１）を表
面保護膜（９）の表面に配置した反転型の半導体装置に
おいても、熱処理によってＰ型シリコン基板（１）内に
熱ドナーを発生させ、この熱ドナーによってアクセプタ
を補償し、Ｐ型シリコン基板（１）を高抵抗化すること
ができる。

【００２２】この場合、請求項１１に示すように、表面
保護膜（９）を形成した後に、第１のシリコン基板を絶
縁膜（２）の表面が露出するまで除去するようにすれば
よい。

【００２３】請求項１２に記載の発明においては、熱処
理を、Ｐ型シリコン基板（１）を表面保護膜（９）に貼
り付けた後に行うことを特徴としている。

【００２４】このように、表面保護膜（９）にＰ型シリ
コン基板（１）を貼り付けた後に熱処理を行う、つまり
デバイス形成工程がすべて終了した後に熱処理を行うこ
とにより、デバイス形成工程時に施される高温の熱処理
による熱ドナーの消滅をなくすことができる。

【００２５】請求項１３に記載の発明においては、絶縁
膜（２）の膜厚が素子の電気配線の配線幅よりも大きく
なるように形成することを特徴としている。

【００２６】このように、絶縁膜（２）の膜厚が電気配
線の配線幅よりも大きくなるようにすることにより、Ｒ
Ｆ信号によって半導体装置表面に誘起される電荷の幅を
見込むことができ、支持基板を高抵抗化させるのと同様
の効果を得ることができる。これにより、請求項１と同
様の効果が得られる。

【００２７】請求項１４に記載の発明においては、素子
を含む単結晶シリコン層（３）上に表面保護膜を形成す
る工程と、表面保護膜の表面にシリコン基板を直接接合
させると共に、該シリコン基板を絶縁膜が露出するまで
除去する工程と、を含んでいることを特徴としている。

【００２８】このように、請求項１０と同様の反転型の
半導体装置において請求項１３の構成を採用することが
できる。

【００２９】請求項１５に記載の発明においては、第１
のシリコン基板（１１）上に、第１の絶縁膜（２）を介
して単結晶シリコン層（３）が形成されて成るＳＯＩ基
板を用意する工程と、ＳＯＩ基板に素子を形成する工程
と、素子を覆うようにＳＯＩ基板の表面に表面保護膜
（９）を形成する工程と、表面保護膜（９）の上面を平
坦化する工程と、支持基板として第２のシリコン基板
（１）を用意する工程と、第２のシリコン基板の表面に
第２の絶縁膜を形成する工程と、表面が平坦化された表
面保護膜（９）の表面に第２の絶縁膜が接するようにシ
リコン基板（１）を貼り付ける工程と、を含んでいるこ
とを特徴としている。

【００３０】このように、第２のシリコン基板の表面に
第２の絶縁膜を形成しておく事により、絶縁膜全体の厚
みを稼ぐことができ、それぞれの絶縁膜が薄くても所望
の膜厚の絶縁膜を得ることができる。これにより、絶縁
膜の形成時間を低減することができると共に、膜厚ばら
つきをなくすこともできる。

【００３１】請求項１６に記載の発明においては、第２
のシリコン基板のうち第２の絶縁膜が形成されている面
の反対側の面に、第２の絶縁膜及び保護膜と同等の厚さ
を有する第３の絶縁膜を形成することを特徴としてい
る。

【００３２】このように、第２のシリコン基板のうち絶
縁層が形成されている面の反対側の面に、第２の絶縁膜
及び保護膜と同等の厚さを有する第３の絶縁膜を形成す
ることにより、第２のシリコン基板と第２の絶縁膜との
熱膨張差による反りを抑制することができる。

【００３３】請求項１７に記載の発明においては、イオ
ン注入によりＰ型シリコン基板（１）内に水素イオンを
導入する工程を有し、該水素のイオン注入によって該Ｐ
型シリコン基板（１）内のボロンを不活性化することを
特徴としている。

【００３４】このように、Ｐ型シリコン基板（１）に水
素イオンを導入しておき、Ｐ型シリコン基板（１）内の
ボロンを不活性化させることにより、Ｐ型シリコン基板
（１）の更なる高抵抗化を図ることができる。

【００３５】なお、この場合、請求項１８に示すよう
に、水素のイオン注入の加速エネルギーを変えて複数回
に分けて行うこともできる。

【００３６】請求項１９に記載の発明においては、支持
基板としてのＰ型シリコン基板（１）として、該Ｐ型シ
リコン基板（１）内の格子間酸素濃度が該Ｐ型シリコン
基板（１）内で一定であるものを用いることを特徴とし
ている。

【００３７】熱処理により発生する熱ドナーはＰ型シリ
コン基板（１）内の酸素濃度に依存するため、このよう
にすることで、Ｐ型シリコン基板（１）全体で発生する
熱ドナー量を一定にすることができる。この場合、例え
ば、請求項２０に示すように、Ｐ型シリコン基板（１）
をＭＣＺ法により作成すればよい。

【００３８】請求項２１に記載の発明においては、Ｐ型
シリコン基板（１）のＰ型不純物の不純物濃度と格子間
酸素濃度の面内分布が同一のプロファイルである基板を
用いることを特徴としている。

【００３９】このようにＰ型シリコン基板（１）内のＰ
型不純物の不純物濃度と格子間酸素濃度の面内分布が同
一のプロファイルであれば、Ｐ型シリコン基板（１）の
表面層での抵抗を面内で一定にすることができる。

【００４０】例えば、請求項２２に示すように、Ｐ型シ
リコン基板（１）のＰ型不純物濃度のプルファイルと比
較して格子間酸素濃度の低い部分にＮ型不純物をイオン
注入すればよい。

【００４１】また、請求項２３に示すように、Ｐ型シリ
コン基板（１）のＰ型不純物濃度のプロファイルと比較
して格子間酸素濃度の低い部分に酸素をイオン注入する
ようにしてもよい。

【００４２】請求項２４に記載の発明においては、Ｐ型
シリコン基板（１）の不純物濃度が熱ドナーの飽和発生
密度と等しいことを特徴としている。

【００４３】このように、Ｐ型シリコン基板（１）の不
純物濃度が熱ドナーの飽和発生密度と等しくすることに
より、熱処理時間を制御して発生する熱ドナー数を制御
する必要性をなくすことができる。

【００４４】請求項２５に記載の発明においては、Ｐ型
シリコン基板（１）内のアクセプタを熱ドナーによって
補償したのち、Ｎ型に反転したＰ型シリコン基板（１）
を熱ドナーを減少させる熱処理を施すことにより高抵抗
化することを特徴としている。

【００４５】このように、熱ドナーを過剰に発生させて
Ｐ型シリコン基板（１）をＮ型に反転させてしまった場
合には、熱ドナーを減少させる熱処理を施すことによ
り、Ｐ型シリコン基板（１）を高抵抗にすることが可能
である。例えば、約６００℃の熱処理を行えばよい。

【００４６】請求項２６に記載の発明においては、Ｐ型
シリコン基板（１）内のアクセプタを熱ドナーによって
補償したのち、Ｐ型シリコン基板（１）がＮ型に反転し
た直後に熱処理を完了することを特徴としている。

【００４７】このように、Ｐ型シリコン基板（１）がＮ
型に反転した直後に熱処理を完了することで、Ｐ型シリ
コン基板（１）の表面層でＰＮ接合を形成することがで
き、このＰＮ接合によってＰ型シリコン基板（１）を高
抵抗にすることができる。

【００４８】請求項２７に記載の発明においては、熱処
理は、電気配線（８）を形成する工程の前に施すことを
特徴としている。

【００４９】このように電気配線（８）を形成する工程
の前に上記熱処理を行うことで、電気配線（８）が断線
する等の熱処理による影響をなくすことができる。

【００５０】請求項２８に記載の発明においては、熱処
理を、Ｐ型シリコン基板（１）内のアクセプタを熱ドナ
ーによって完全に補償し終わる前までは４５０℃で行
い、Ｐ型シリコン基板（１）内のアクセプタを熱ドナー
によって完全に補償する時には約４００℃〜約５００℃
のうち４５０℃を除く温度で行われるようにすることを
特徴としている。

【００５１】このように、Ｐ型シリコン基板（１）内の
アクセプタを熱ドナーによって完全に補償する時には約
４００℃〜約５００℃のうち４５０℃を除く温度で行わ
れるようにすることで、熱ドナー発生数がピーク時（４
５０℃の時）よりも少なくなるため、熱ドナー数とアク
セプタ数を容易に一致させられるようにできる。

【００５２】請求項２９に記載の発明においては、支持
基板としてのシリコン基板（１）を用意する工程と、該
シリコン基板（１）の裏面よりシリコン基板（１）内に
固溶度に応じたＡｕ原子を蒸着させる工程と、熱拡散を
施し、Ａｕ原子を拡散させる工程と、を含むことを特徴
としている。

【００５３】このように、Ｐ型シリコン基板（１）の裏
面にＡｕ原子を拡散させることにより、シリコンのエネ
ルギーギャップの中央にＡｕによる深い準位を形成する
ことができる。この準位が再結合中心となり、少数キャ
リアを捕獲する割合が大きくなり、少数キャリアの寿命
が極端に短くなる。これにより、多数キャリアとの再結
合が増加し、電気伝導率が低くなって比抵抗が大きくな
る。

【００５４】請求項３０に記載の発明においては、Ａｕ
蒸着工程の前に、シリコン基板（１）の裏面を研削する
工程を含むことを特徴としている。

【００５５】これにより、Ａｕ原子を蒸着する際に、Ａ
ｕ原子の接着面積を増加させることができ、拡散後にＰ
型シリコン基板（１）内にＡｕ原子を一様に分布させる
ことができる。

【００５６】なお、請求項３１に示すように、熱処理に
よるＡｕ原子の拡散温度を１１００℃以上１３００℃以
下にすると、Ａｕの固溶度が大きいため好適である。

【００５７】請求項３２に記載の発明においては、熱処
理によるＡｕ原子拡散工程後、約５分以内で室温まで冷
却することを特徴としている。

【００５８】このように、Ａｕ原子の熱処理拡散後に急
冷することによりＡｕが拡散する時間をなくし、小さな
固まりとなって析出することを防止することができる。
これによりＡｕ原子の拡散後にＰ型シリコン基板（１）
内に一様にＡｕが分布されるようにできる。

【００５９】請求項３３に記載の発明においては、シリ
コン基板（１）の裏面を研削する工程前に、ＳＯＩ基板
の表面、裏面、側面に約２μｍ以上のｄｒｙ酸化膜を形
成する工程を含むことを特徴としている。

【００６０】このように、２μｍ以上の膜厚のｄｒｙ酸
化膜を形成すれば、シリコン中よりも酸化膜中の方がＡ
ｕ原子の熱拡散速度が遅いため、熱処理拡散の際にＡｕ
原子がＳＯＩ基板のＳＯＩ層へ拡散することを防止する
ことができる。なお、請求項３４に示すように、ｄｒｙ
酸化膜形成工程での酸化温度を１２００℃以下とするの
が好ましい。

【００６１】請求項３５に記載の発明においては支持基
板上に絶縁膜を介してシリコン基板を貼りつけることに
よって、ＳＯＩ基板を形成することを特徴としている。

【００６２】このように絶縁膜を介してシリコン基板を
支持基板に貼りつけることによって、絶縁膜によってＡ
ｕ原子がＳＯＩ層へ拡散することを防止することができ
る。

【００６３】この場合、例えば、請求項３６に示すよう
に、支持基板にポリシリコン膜を形成して、ポリシリコ
ン膜による欠陥層を形成しておいて、絶縁膜が形成され
たシリコン基板を貼りつけることになる。

【００６４】また、請求項３７に示すように、支持基板
にシリコン又はイオン注入することによる結晶欠陥層を
形成したり、請求項３８に示すように、支持基板にＳｉ
−Ｇｅ層をエピタキシャル成長させるようにした後に、
絶縁膜が形成されたシリコン基板を貼りつけるようにし
てもよい。

【００６５】

【発明の実施の形態】（第１実施形態）図１に本発明を
適用して形成した半導体装置を示す。本半導体装置はＭ
ＭＩＣなどに適用される。以下、図１に基づき本半導体
装置の構成を説明する。

【００６６】支持基板としての高抵抗なシリコン基板１
の上面に酸化膜２が形成されており、この酸化膜２の所
定領域には単結晶シリコン層からなるＳＯＩ層３が形成
されている。

【００６７】シリコン基板１は非常に高抵抗のもので構
成されており、このＳＯＩ層３の上部にはゲート絶縁膜
４を介してゲート電極５が形成されている。ＳＯＩ層３
は、ゲート電極５の両側に位置する部分に不純物が注入
されており、ソース・ドレイン領域６となっている。ゲ
ート電極５を含む酸化膜２の上面には層間絶縁膜７が形
成されている。この層間絶縁膜７の所定位置にはコンタ
クトホール７ａが形成されている。

【００６８】また、コンタクトホール７ａ内は接続配線
としてのタングステン８ａで埋め込まれており、層間絶
縁膜７上に形成された電気配線（アルミ配線）８とソー
ス・ドレイン領域６との電気的な接合が図られている。
そして、電気配線８の上には配線保護膜９として例えば
窒化膜もしくは酸化膜が形成されている。

【００６９】このように構成された半導体装置の製造方
法について説明する。図２及び図３に、図１に示す半導
体装置の製造工程を示し、この図に基づいて上記説明を
行う。

【００７０】[図２（ａ）に示す工程]まず、酸素濃度の
明らかなＰ型のＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）シリコ
ン基板１を準備する。このシリコン基板１を支持基板と
して、例えば１００ｎｍ程度、酸化膜２の上に単結晶シ
リコンからなるＳＯＩ層３を有するＳＯＩ基板を用意す
る。そして、熱処理を施す。

【００７１】例えば、シリコン基板１の初期のウエハ規
格が３７ＰＰＭＡの酸素濃度、１×１０¹⁶／ｃｍ³のア
クセプタ濃度を持つＰ型のシリコン基板１の場合には窒
素雰囲気中で２２時間の熱処理を施す。これによって１
×１０¹⁶／ｃｍ³の熱ドナーとよばれる新たなドナーが
支持基板中に発生し、アクセプタと補償しあうことによ
ってシリコン基板１内には見かけ上アクセプタもドナー
も存在しない状態、すなわち高抵抗な状態となる。この
熱処理についての詳細は後述する。

【００７２】[図２（ｂ）に示す工程]次に、ＳＯＩ層３
上に窒化膜１０をデポジションした後、フォトリソグラ
フィ工程にて将来的にＳＯＩ領域とする部分上に窒化膜
１０を残す。

【００７３】[図２（ｃ）に示す工程]そして、１１５０
℃程度の温度で熱処理を行いＬＯＣＯＳ酸化させてＳＯ
Ｉ領域以外のＳＯＩ層３を酸化することによって素子分
離を行う。その後、窒化膜１０を除去する。

【００７４】[図３（ａ）に示す工程]その後、熱酸化に
よってゲート絶縁膜４を形成し、Ｂ原子等のＰ型不純物
をイオン注入する。さらにポリシリコンをデポジション
した後、このポリシリコンに気相中でリンをドーピング
し、低抵抗とした後、所望の形状を残してエッチング
し、ゲート電極５を形成する [図３（ｂ）に示す工程]この後、ゲート電極５をマスク
としてＰ型不純物をイオン注入することにより、ソース
・ドレイン領域６を形成する。

【００７５】[図３（ｃ）に示す工程]この後、例えば４
００ｎｍ程度の層間絶縁膜７としての酸化膜をデポジシ
ョンし、ソース・ドレイン領域６の上及びゲート電極５
上において層間絶縁膜７を開口し、コンタクトホール７
ａを形成する。そして、コンタクトホール７ａをタング
ステン８ａで埋め込んだ後、配線材料としてアルミニウ
ムを堆積し、電気配線８をパターニングする。この後、
電気配線８を含む層間絶縁膜７の上面全面に表面保護膜
９としての窒化膜又は酸化膜をデポジションすることに
より図１に示す半導体装置が完成する。なお、コンタク
トホール７ａの埋め込みは、タングステン８ａで行わな
くてもアルミニウムを堆積する際におこなってもいい。

【００７６】ここで、シリコン基板１の高抵抗化のため
の熱処理の詳細について説明する。上述したように、熱
処理は４５０℃程度で行われる。この温度で、種々の初
期酸素濃度を持つシリコン基板１の熱処理を施した場合
に発生したドナー密度の熱処理時間依存性を図４に示
す。［Ｖ．ＣａｚｃａｒｒａａｎｄＰ．Ｚｕｎｉｎ
ｏＪ．ＡｐｐｌＰｈｙｓ．５１（８），Ａｕｇ．１
９８０］この図に示されるように、約１００時間以上の熱処理に
おいて熱ドナーの密度は飽和する傾向にあり、熱処理後
の基板抵抗値を所望の値に合わせるためには勾配の緩や
かな飽和領域の熱処理時間とするのが有効である。

【００７７】また、飽和傾向に達する時間は初期酸素濃
度が低いほど短いため、熱処理時間を短くして全工程時
間を短くするためには酸素濃度の低いシリコン基板１を
用いることが有効である。このとき、図から明らかなよ
うに飽和熱ドナー濃度は初期酸素濃度によって異なるた
め、最初のシリコン基板１のアクセプタ濃度は初期酸素
濃度に応じた濃度とする必要がある。

【００７８】ただし、シリコン基板１の酸素濃度がわか
らない場合には、以下に示すように、熱処理温度を３６
０℃程度で行うとよい。

【００７９】図５に、種々の初期酸素濃度を持つシリコ
ン基板１に３６０℃で２００時間の熱処理を施した場合
に発生したドナー密度を示す。［Ｖ．Ｃａｚｃａｒｒａ
ａｎｄＰ．ＺｕｎｉｎｏＪ．ＡｐｐｌＰｈｙ
ｓ．５１（８），Ａｕｇ．１９８０］この図に示されるように、ドナー密度は初期の酸素濃度
に依存しておらず、種々の酸素濃度のシリコン基板１に
同等に約２．５×１０¹⁵／ｃｍ³のドナーが形成され
る。このため、初期酸素濃度が不明なシリコン基板１を
用いる場合には３６０℃の熱処理が望ましいのである。

【００８０】このように、熱ドナー形成用の熱処理を、
熱ドナー密度が基板中の酸素濃度に依存しない３６０℃
または熱ドナー発生率の高い４５０℃とするのが好適で
ある。

【００８１】また、シリコン基板１の抵抗値の制御をよ
り正確に行うためには、仮に、２２時間の熱処理によっ
て高抵抗なシリコン基板１を得ようとする場合、例え
ば、まず１７時間程度の熱処理を施したのちに、３０分
程度間隔で基板の抵抗値を評価し、所望の抵抗値が得ら
れた時点で熱処理を終了するようにすることが好まし
い。

【００８２】例えば、シリコン基板１の抵抗値評価を４
端針法のようにシリコン基板１の表面に直接プローブを
立てて評価する場合には、１０ｍｍ□程度シリコン基板
１の表面が露出した状態とすればよい。この露出表面の
面積は計測器のプローブ間隔等、仕様に合ったサイズで
良く、その位置は例えばウエハ中央部、上部、下部、右
部、左部等いずれの位置においても可能である。また、
熱処理中に薄い自然酸化膜または窒化膜が形成される
が、これらは特に除去しなくてもプローブの圧力によっ
てシリコン基板１との接触が可能であるため、除去する
必要はない。

【００８３】この表面を露出するための加工プロセスに
ついて以下に簡単に説明する。

【００８４】一般的なＳＯＩデバイス製造プロセスにお
いては、シリコン基板１の電位を固定するために表面か
らのドライエッチングによって、単結晶半導体層からな
るＳＯＩ層３と、その下部の絶縁膜２を貫通した開口部
を形成する。この工程は通常ソース・ドレイン領域６の
形成用のイオン注入工程前に行われ、シリコン基板１も
高濃度のＰ⁺領域を形成することによってシリコン基板
１と電気配線８とのコンタクトを形成可能としている。

【００８５】ここでは、この電位固定用の開口部の形成
と共にシリコン基板１の測定用の開口部を形成し、その
後、Ｐ⁺領域を構成するソース・ドレイン領域６の形成
用のフォトリソグラフィ工程時には、該開口部をフォト
レジストで保護し、Ｐ型不純物がイオン注入されないよ
うにする。また、この後開口部上に形成される薄膜のう
ち、層間絶縁膜７についてはコンタクトホール７ａ、ビ
ア形成時にエッチング除去し、アルミ等の配線材料はパ
ターン形成用のエッチング時に同時にエッチングし、表
面保護膜９はパッド形成用のエッチング時にエッチング
することによって開口部が埋まらないようにする。これ
によってプロセスの増加無く目的の開口領域を形成する
ことが可能である。

【００８６】また、シリコン基板１の抵抗値を評価する
ための専用パターンを形成するようにしてもよい。つま
り、上述の製造工程において、シリコン基板１とのコン
タクト形成と同一工程にてシリコン基板１の抵抗値を評
価可能なパターン（例えば、ＴＭＬパターン）を形成す
るようにしてもよい。

【００８７】このように、電位固定用の開口部と共に抵
抗値評価用の開口部を形成することにより、比較的簡便
に基板の抵抗値を評価することができ、専用パターンを
形成することにより、正確に基板の抵抗値を評価するこ
が可能にできる。

【００８８】これに対して、シリコン基板１の不純物濃
度（アクセプタ濃度）と、熱処理によって発生する熱ド
ナーの飽和発生数とを合わせるようにすれば、熱処理時
間の制御をなくすこともできる。

【００８９】例えば、熱処理（アニール）時間に対する
シリコン基板１の比抵抗のプロファイルは図６のように
示される。この図からも分かるように、アクセプタを熱
ドナーで補償していくと、シリコン基板１の比抵抗が一
旦は非常に増加するが、その後、急激に減少していくと
いう特性を示す。これは、熱ドナーがアクセプタ量より
も大きくなってシリコン基板１がＮ型に反転するためで
ある。

【００９０】そして、シリコン基板１の比抵抗が非常に
大きくなるというアニール時間の時間幅が非常に短く
（具体的には１〜２分程度）、時間制御が困難であると
いえる。

【００９１】このため、予め、シリコン基板１の不純物
濃度と熱処理によって発生する熱ドナーの飽和発生数と
を合わせるようにすれば、上記熱処理時間の制御を行う
必要性をなくすことができる。

【００９２】一方、熱処理によって発生した熱ドナーに
よってアクセプタの補償が完了し、シリコン基板１がＮ
型に反転してしまってシリコン基板１の比抵抗が減少し
てしまった場合であっても、以下のようにして再びシリ
コン基板１の比抵抗を増加させることが可能である。

【００９３】すなわち、熱処理によって発生させた熱ド
ナーは、熱処理の条件次第で消滅させることも可能であ
る。図７に、４５０℃の熱処理を２０時間施した後に、
６００℃の熱処理を行った場合の熱ドナー密度の変化を
示す。この図に示されるように、４５０℃を超える熱処
理を行うと、熱処理開始後から熱ドナーが減少した状態
となっている。これは、ドナー消滅の現象を示してお
り、この現象を利用することによって過剰な熱ドナーを
消滅させ、アクセプタ量に相応する熱ドナー量とするこ
とができる。具体的には、図７に示されるように、高温
の熱処理開始後に熱ドナーが減少したのち、所定時間経
過すると再び熱ドナーが増加するようになるため、減少
時もしくは増加時において、アクセプタ量に相応する熱
ドナー量となる時間を選択して熱処理を行うようにすれ
ばよい。

【００９４】また、本実施形態では、熱ドナー発生率の
高い４５０℃の熱処理を行うようにしてシリコン基板１
の高抵抗化を図っているが、熱処理温度と熱ドナーの発
生率との関係は図８のように示される。

【００９５】この図にも示されているように、熱ドナー
は熱処理温度が４５０℃の時を発生のピークとしてい
る。しかしながら、ピークの４５０℃においては、急激
に熱ドナーが発生するようになるため、上記したように
熱処理時間の制御が容易ではない。

【００９６】このため、熱ドナーの発生ピークとなる４
５０℃を除いた、比較的熱ドナーが多く発生する４００
〜５００℃の温度を熱処理を行うようにすれば、上記図
６で示された比抵抗が最大となる熱処理時間の時間間隔
を長くすることができる。例えば、図９に示すように、
４３５℃の熱処理の場合には、４５０℃の熱処理と比べ
てキャリア発生数（熱ドナー発生数）が約半分程度に小
さくなる。従って、熱処理の初期には熱処理温度を４５
０℃として熱ドナー発生数を大きくし、熱ドナー数とア
クセプタ数が一致する時の近傍においては、熱処理温度
を４３５℃とすることで、熱処理時間の時間制御の容易
化を図ることができる。例えば、２１時間まで４５０℃
で熱処理を行い、その後２時間を４３５℃で熱処理を行
うようにするばよい。これにより、所望の抵抗値となる
熱処理時間の許容範囲が４５０℃の場合に５分間であっ
たとすると、４３５℃の場合には１０分間と倍増する。

【００９７】なお、本実施形態では、キャリア濃度を低
濃度にする工程の後に電気配線８を形成する工程を行っ
ている。このようにすることにより、４５０℃の熱処理
によって電気配線８が断線するなどの影響を避けること
ができる。（第２実施形態）本実施形態は、第１実施形態と異なる
構造の半導体装置において、本発明の一実施形態を適用
した場合を示している。図１０に、本実施形態における
半導体装置を示し、この図に基づいて半導体装置の構造
について説明する。ただし、第１実施形態と異なる部分
のみ説明を行う。

【００９８】図１０に示すように、本実施形態における
半導体装置は、ほぼ図１に示す半導体装置を反転させた
構成に成っている。具体的には、第１実施形態では、高
抵抗なシリコン基板１が表面保護膜９の反対側に形成さ
れていたが、本実施形態では、表面保護膜９が形成され
ている側に高抵抗シリコン基板１１が形成されている。

【００９９】この半導体装置の製造工程を図１１及び図
１２に示し、これらの図に基づいて半導体装置の製造方
法について説明する。

【０１００】[図１１（ａ）に示す工程］まず、シリコ
ン基板１を用意し、熱処理工程を除いて第１実施形態と
同様の工程を行い、ＳＯＩ層３、ゲート電極５、電気配
線８、表面保護膜９を形成する。このとき用いるシリコ
ン基板１としては、高抵抗である必要はなく、通常のも
のでよい。これにより、シリコン基板１１が高抵抗でな
い半導体装置が完成する。

【０１０１】[図１１（ｂ）に示す工程]次に、ＣＭＰ
（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉ
ｓｈｉｎｇ）法等による研磨工程を行って、表面保護膜
９の表面を平坦化する。

【０１０２】[図１２（ａ）に示す工程]平坦化されたウ
ェハを第１の基板１２として、この第１の基板１２の表
面保護膜９に第２の基板としてのＰ型のシリコン基板１
を貼り付ける。このＰ型のシリコン基板１は、予め第１
実施形態に示した高抵抗にするための熱処理を施して、
高抵抗化がなされているものである。

【０１０３】このとき、第１の基板１２の表面と、第２
の基板としてのシリコン基板１の表面とを直接接合にて
接合する。

【０１０４】[図１２（ｂ）に示す工程]第１の基板１２
のシリコン基板１１側（裏面）から、絶縁膜２が露出す
るまでシリコン基板１１を研磨する。ここでの研磨は選
択研磨法によって、すなわちシリコンと酸化膜の研磨レ
ートの差を利用して行い、この選択研磨によって絶縁膜
２の表面が完全に露出した状態とする。

【０１０５】この時、形成した半導体デバイスは上下が
反転した状態であり、１００ｎｍ程度の絶縁膜２を通し
てそのレイアウトが観察可能である。そこで、最終的に
フォトリソ工程を用いてパッド電極位置を開口したの
ち、ウエハ表面より電気配線８が接続可能な状態とし
て、図１０に示した半導体装置が完成する。なお、この
ときの電気配線８の露出部分（パッド電極）の大きさは
通常１００μｍ□と十分大きく、目視による位置合わせ
も十分可能である。

【０１０６】このような反転型の半導体装置においても
シリコン基板１を高抵抗にすることにより、第１実施形
態と同様の効果が得られる。（第３実施形態）本実施形態では、第１実施形態に対し
てＰ型のシリコン基板１に発生させる熱ドナーの形成深
さ制御を行う。なお、半導体装置の主な構造及び製造方
法は第１実施形態と同様であるため、第１実施形態に対
して異なる部分のみ説明する。

【０１０７】まず、第１実施形態と同様に、支持基板と
なるＰ型のシリコン基板１を用意する。そして、このＰ
型シリコン基板１の表面近傍に結晶欠陥を形成する。例
えば、結晶欠陥の形成方法としては、ラッピング加工
(参考文献：Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒ
ｏｃ．Ｖｏｌ．５９，１９８６）によって可能である。

【０１０８】そして、熱処理を施し、熱ドナーを発生さ
せる。シリコン基板１の表面の結晶性が良好である場合
には、シリコン基板１の表面近傍では熱ドナーが発生し
ないが、このようにシリコン基板１の表面近傍に結晶欠
陥を形成しておくことにより、シリコン基板１の表面近
傍にも熱ドナーを発生させることができる。

【０１０９】この後、シリコン基板１上に絶縁膜を介し
てＳＯＩ層３となる単結晶シリコン層を形成する。これ
によりＳＯＩ基板が形成される。

【０１１０】このＳＯＩ基板の形成は、ＳＯＩ層３とな
る単結晶シリコン層として単結晶シリコン基板１を用意
すると共に、この単結晶シリコン基板１の表面に熱酸化
若しくはデポジションによって厚さ１００ｎｍ程度の絶
縁膜２を形成し、この絶縁膜表面と支持基板となるシリ
コン基板１の結晶欠陥が形成された面とをウェハ直接接
合法によって接合することにより行うことができる。

【０１１１】この後、第１実施形態と同様の工程を実施
して、ＳＯＩ層３の形成、ゲート電極５、ソース・ドレ
イン領域６の形成、電気配線８の形成、表面保護膜９の
形成などを行うと、半導体装置が完成する。

【０１１２】このように、支持基板となるＰ型のシリコ
ン基板１の表面に結晶欠陥を形成しておき、シリコン基
板１の表面近傍に熱ドナーを発生させるようにしてもよ
い。

【０１１３】なお、上記説明では、結晶欠陥の形成をラ
ッピング加工によって行っているが、イオン注入ダメー
ジによって形成してもよい。この場合、Ｓｉ、Ｃ等の同
族元素やＡｒ等の不活性な元素をイオン注入に用いるこ
とができる。

【０１１４】また、ＳＩＭＯＸ法によって結晶欠陥を形
成してもよい。例えば、ＳＩＭＯＸウェハ形成用の高ド
ーズの酸素イオン注入と埋め込み酸化膜形成用の熱処理
後に埋め込み酸化膜下の支持基板中をＲｐとする加速エ
ネルギーをもって、Ｓｉ、Ｃ等の同族元素やＡｒ等の不
活性な元素をイオン注入を行うようにすればよい。

【０１１５】(第４実施形態）第１実施形態では、シリ
コン基板１をＰ型半導体で構成し、熱処理によって発生
する熱ドナーをアクセプタと補償させ合うことによっ
て、シリコン基板１の高抵抗化を図っているが、シリコ
ン基板１に水素イオンを注入しておくことによって、シ
リコン基板１のさらなる高抵抗化を図ることができる。

【０１１６】一般的に、Ｐ型半導体に電極を形成する
際、シリコン表面近傍に水素が残留しているとコンタク
ト抵抗が増大するという現象が知られている。これは水
素原子によってボロンが不活性化するためであるといわ
れている。このため、シリコン基板１にの水素イオンを
注入することによって、電極形成時にシリコン基板１の
高抵抗化を図ることができる。

【０１１７】なお、この水素イオンの注入をイオン注入
法によって行い、水素を加速エネルギーを変えて数回に
分けてイオン注入することによって深さ方向に均一な水
素のプロファイルを形成しておけば、基板の抵抗を広範
囲にわたって高抵抗化することができる。

【０１１８】（第５実施形態）第４実施形態と同様に、
本実施形態に示す方法によってシリコン基板１の高抵抗
化を図るようにしてもよい。すなわち、第１実施形態と
同様に支持基板としてのシリコン基板１を用意した後、
シリコン基板１の裏面よりシリコン基板１中に固溶度に
応じた適当な数のＡｕ原子を蒸着させ、さらにＡｕ原子
を熱拡散させることによってもシリコン基板１の高抵抗
化を図ることができる。

【０１１９】このＡｕ拡散による高抵抗化の原理は、以
下のように説明できる。

【０１２０】Ａｕ原子を拡散させるときにおけるシリコ
ン基板１のエネルギーバンド図を図１３に示す。この図
に示されるようにシリコンのエネルギーギャップの中央
にＡｕによる深い準位が形成される。この準位は再結合
中心となり、少数キャリアを捕獲する割合が大きくな
る。このため、少数キャリアの寿命が極端に短くなって
シリコン基板１の高抵抗化が図れるのである。

【０１２１】例えば、シリコン基板１中のＡｕ濃度を１
×１０¹⁴から１×１０¹⁸個／ｃｍ³に増加すると、少数
キャリアの寿命は１０μｓから０．１ｎｓに減少する。
そして、少数キャリアの寿命が短くなると多数キャリア
との再結合が増加し、電気伝導率が低くなって比抵抗が
大きくなるのである。

【０１２２】この効果は特にＮ型半導体基板で効果が大
きいため、本実施形態をＮ型半導体基板に適用すると好
適である。これは室温でもＮ型シリコンの少数キャリア
の寿命は０．３μｓであり、Ｐ型シリコンの寿命１．０
μｓに比べて短いからである。なお、Ａｕの準位は深い
準位と浅い準位があり、Ｐ型シリコンの場合は浅い準位
により高抵抗化の効果が小さくなる。

【０１２３】また、この場合、Ａｕ原子を蒸着させる前
にシリコン基板１の裏面を研削しておくことによって、
シリコン基板１の接着面積を大きくし、拡散後に基板内
にＡｕを一様に分布させることも可能である。そして、
シリコン基板１を薄くすることによりＡｕの拡散領域が
減るので熱処理時間を短縮することができる。

【０１２４】さらに、Ａｕ原子の熱拡散を行う際の熱処
理温度を上げることにより、シリコン基板１中のＡｕ原
子の固溶度を上げ、高抵抗化することができる。

【０１２５】図１４に、不純物原子の固溶度を示す。Ａ
ｕ原子の固溶度は１３００℃でのピークで、１．１×１
０¹⁷個／ｃｍ³、１１００℃で３×１０¹⁶個／ｃｍ³の固
溶度になる。

【０１２６】また、図１５にＡｕの固溶度に対するシリ
コン基板１の抵抗値を示す。この図からも分かるよう
に、Ａｕの固溶度が３×１０¹⁶個以上でシリコン基板は
１０ｋΩ−ｃｍ以上に高抵抗化される。

【０１２７】このように、Ａｕ原子を熱拡散させる際の
熱処理温度を高温度（例えば１１００℃以上１３００℃
以下）とすることにより、さらにシリコン基板１の高抵
抗化を図ることができる。

【０１２８】さらに、Ａｕ原子を熱拡散させた後にシリ
コン基板１を急冷すれば、熱処理以降にＡｕが移動して
局所的に密集してしまう時間をなくし、Ａｕ原子が小さ
な固まりとなってシリコン基板１内から析出することを
防止することも可能である。実験では、シリコン基板１
を熱処理後、約５分以内に熱処理装置から外に出して室
温雰囲気にさらしておいたが、上記効果が得られた。

【０１２９】なお、このようにシリコン基板１の裏面を
研削する前に、１２００℃以下の熱処理によってシリコ
ン基板１の表面、裏面、側面に２μｍ以上のｄｒｙ酸化
膜を形成しておくことが望ましい。これは、酸化膜中で
はＡｕ原子の拡散係数がシリコン中のそれと比べて非常
に小さいからであり、特にｄｒｙ酸化膜中ではその差が
顕著に現れるからである。参考として、図１６にｄｒｙ
酸化膜、ｗｅｔ酸化膜、シリコン中におけるＡｕ原子の
拡散係数を調べた結果を示す。

【０１３０】さらに、本実施形態では、支持基板として
のシリコン基板１を上記方法で高抵抗化させたたのち、
第１実施形態と同様に、ＳＯＩ基板を構成し、半導体装
置を製造するが、上記ｄｒｙ酸化膜をＳＯＩ基板の埋め
込み酸化膜として使用することも可能である。この場合
には、図１７に示す酸化膜厚に対するＡｕ原子の拡散状
態図に表わされるように、ｄｒｙ酸化膜の膜厚が２μｍ
以上となれば、ｄｒｙ酸化膜によってＳＯＩ層へのＡｕ
原子の拡散を防止することができる。なお、酸化膜の応
力によるウェハの反りを考慮すると、ｄｒｙ酸化膜の限
界の厚さは３μｍとなる。

【０１３１】また、上記方法によてシリコン基板１を高
抵抗化させたのち、表面に絶縁膜が形成されたシリコン
基板を用意し、シリコン基板１に貼り合わせてもよい。

【０１３２】このように絶縁膜が形成されたシリコン基
板を貼り合わせ、この貼り合わせたシリコン基板をＳＯ
Ｉ層形成領域とすることで、シリコン基板１中のＡｕ原
子が拡散しても絶縁膜によって拡散が抑制されるため、
ＳＯＩ層内にＡｕ原子が拡散することを防止することが
できる。

【０１３３】なお、この場合、図１８に示すように、シ
リコン基板１の表面にポリシリコン層３１を形成してお
き、このポリシリコン層３１に絶縁膜３２が形成された
シリコン基板３３を貼り合わせるようにしたり、図１９
に示すように、シリコン基板１の表層部にシリコン又は
水素のイオン注入を行うことによって結晶欠陥層３４を
形成したのち、絶縁膜３２が形成されたシリコン基板３
３を貼り合わせるようにしてもよい。さらに、図２０に
示すように、シリコン基板１の表面にＳｉ−Ｇｅ層３５
を例えばエピタキシャル成長させたりしたのち、この層
を介して絶縁膜３２が形成されたシリコン基板３３を貼
り合わせるようにしてもよい。

【０１３４】（他の実施形態）上記実施形態では、第２
の基板として、高抵抗にしたシリコン基板１を第１の基
板に直接接合しているが、第２の基板のうち、第１の基
板に接合される面(以下、表面という）の反対側の面(以
下、裏面という）に、埋込絶縁膜と同等の厚みを有する
絶縁膜を形成した後に、第１の基板に直接接合するよう
にしてもよい。

【０１３５】これは、厚い絶縁膜を含む基板を接合する
場合、熱膨張係数の差によって接合後の基板に反りを発
生させてしまい、接合強度を劣化させ、装置の信頼性や
歩留まりに悪影響を及ぼすからである。このように、第
２の基板の裏面側にも表面と同様の厚みの絶縁膜を形成
することにより、上記反りを抑制することができ、上記
問題を低減することができる。

【０１３６】また、上記実施形態では、支持基板となる
Ｐ型のシリコン基板１を熱処理した後にＳＯＩ基板を形
成したり、ＳＯＩ基板を構成した直後に熱処理を施すよ
うにしているが、この熱処理はいつ行っても熱ドナーを
発生させるという効果を得ることができる。ただし、熱
ドナーはさらに高温の熱処理によって急速に消滅するた
め、デバイス形成の全行程完了後に熱ドナーを形成する
熱処理を行うのが好ましい。

【０１３７】なお、工程初期もしくは工程途中の熱処理
によって形成された熱ドナーはその後の熱処理によって
その密度が変化し、基板の抵抗率が変化する可能性があ
るが、熱ドナー密度の変化分が比較的少ない場合には、
必要に応じて工程初期もしくは工程途中に熱ドナー形成
用の熱処理を行い、全行程終了後に変化分の熱処理密度
を追加するだけの時間に相当する熱処理を追加して行う
ようにしても良い。これは、たとえば一つのロットが炉
を占有的に使用することによって同時期に同工場の製造
ラインを流れる他のロットへの影響を抑止するものであ
り、結果的に各ロットのスループット向上に寄与するも
のである。

【０１３８】さらに、半導体デバイスの配線材料に高融
点を持つ材料であるＣｕ等を用いた際に、例えば７５０
℃程度の比較的高温の熱処理を行っても良い。これは、
通常の半導体工場において熱処理に用いられる炉は６０
０℃程度で保持されていることが多く、熱処理を４５０
℃で使用することは装置の保守上あまり好ましくない場
合があるためであり、これにより熱ドナー形成に要する
装置の稼働率を向上することができる。

【０１３９】また、上記実施形態において、シリコン基
板１中における酸素濃度の面内分布を均一にした上で上
記熱処理を行い、熱ドナーを発生させるようにすれば、
シリコン基板１全体として均一に熱ドナーを発生させる
ことができる。例えば、ＭＣＺ法（磁界引き下げ法）に
よってシリコン基板１を形成することで、シリコン基板
１中における酸素濃度の面内分布を均一にすることがで
きる。参考として、図２１にＭＣＺ法の引き下げ回転速
度を３０ｒｐｍにした時のシリコン基板１の酸素濃度の
面内分布を示す。

【０１４０】これは、熱処理において、熱ドナーの形成
はシリコン基板１中の酸素濃度に依存しているからであ
る。シリコン基板１中の初期酸素濃度の面内分布のバラ
ツキが基板平均に対して１％以上あると抵抗値の面内バ
ラツキも増大し、シリコン基板１全面に渡って高抵抗な
基板を得ることができくなり、製品歩留まりが低下する
が、このように酸素濃の面内分布を均一にすることで、
このような問題をなくすことができる。

【０１４１】また、同様の理由により、シリコン基板１
の表面層の抵抗を面内で一定にすることが可能である。
図２２に４５０℃、５時間４０分の熱処理後の基板面内
の抵抗率変化を示す。この図に示されているように、シ
リコン基板１の最外周において抵抗率が低いことが分か
る。これは、シリコン基板１の表面層の抵抗値において
も同様の傾向となる。このため、シリコン基板１中の酸
素濃度を面内分布とシリコン基板１の表面層での不純物
濃度の面内分布の傾向を一致させれば、シリコン基板１
の表面相の抵抗を面内で一定にすることができる。

【０１４２】例えば、Ｐ型のシリコン基板１のＰ型不純
物濃度のプロファイルと比較して格子間酸素濃度の低い
部分にＰなどのＮ型イオンを注入するようにすること
で、アクセプタ量を減らし、シリコン基板１中の酸素濃
度を面内分布とシリコン基板１の表面層での不純物濃度
の面内分布の傾向を一致させることができる。

【０１４３】また、シリコン基板の最外周部分に酸素を
イオン注入し、シリコン基板１内の表面層の酸素濃度を
一様にすることでも、シリコン基板１中の酸素濃度を面
内分布とシリコン基板１の表面層での不純物濃度の面内
分布の傾向を一致させることができる。

【０１４４】なお、この時イオン注入するＮ型イオンや
酸素の深さプロファイルは初期酸素濃度のプロファイル
と同様、または補償し合う形のものとすれば、面内で一
様な低効率が分布されるため好適である。その為に注入
エネルギーを換えた複数回のイオン注入及び拡散処理を
行ってもよい。

【０１４５】また、上記実施形態では、Ｐ型のシリコン
基板１のアクセプタを、そのアクセプタ量に相応する熱
ドナーによって補償するようにし、補償が完了したら熱
処理を終了するようにしているが、熱ドナーによってア
クセプタを補償し、シリコン基板１がＮ型に反転した直
後に熱処理を終了するようにしてもよい。このようにし
た場合について実験を行ったところ、シリコン基板１の
表面からの深さに対する比抵抗の関係が図２３のように
なった。

【０１４６】この図に示されるように、深さ２〜１５μ
ｍの深さで比抵抗の勾配が反転するように変化してい
る。これは、この深さにおいてＰＮ接合が形成されてい
ることを示している。このＰＮ接合部では空乏層が形成
されるため、この空乏層によってシリコン基板１を高抵
抗にすることができるのである。このように、シリコン
基板１の表層部にＰＮ接合を形成することによってシリ
コン基板１を高抵抗にしてもよい。

【図面の簡単な説明】

【図１】本発明の一実施形態を適用して形成した半導体
装置の断面構成を示す図である。

【図２】図１に示す半導体装置の製造方法を説明するた
めの図である。

【図３】図２に続く半導体装置の製造方法を説明するた
めの図である。

【図４】熱ドナー密度の熱処理温度依存性を示す図であ
る。

【図５】３６０℃で熱処理を行った場合における熱ドナ
ーの発生量を示す図である。

【図６】熱処理時間とシリコン基板１の比抵抗との関係
を示す図である。

【図７】６００℃での熱処理を行った場合の熱処理時間
と熱ドナー量との関係を示す図である。

【図８】熱処理温度と熱ドナーの発生量との関係を示す
図である。

【図９】４５０℃の熱処理と４３５℃の熱処理との熱処
理時間とキャリア（熱ドナー）発生数との関係を示す比
較図である。

【図１０】第２実施形態における半導体装置の断面構成
を示す図である。

【図１１】図１０に示す半導体装置の製造方法を説明す
るための図である。

【図１２】図１１に続く半導体装置の製造方法を説明す
るための図である。

【図１３】シリコン内にＡｕ原子が拡散したときのエネ
ルギーバンド図である。

【図１４】熱処理温度と不純物原子の固溶度との関係を
示す図である。

【図１５】Ａｕ原子の固溶度に対するシリコン基板１の
抵抗を示す図である。

【図１６】シリコン中とｄｒｙ酸化膜及びｗｅｔ酸化膜
の間におけるＡｕ原子の拡散係数特性を示す図である。

【図１７】埋め込み酸化膜の膜厚に対するＳＯＩ層内の
Ａｕ原子の濃度を示す図である。

【図１８】支持基板としてのシリコン基板１に絶縁膜３
２を形成したシリコン基板３３を貼り合わせる一例を示
す図である。

【図１９】支持基板としてのシリコン基板１に絶縁膜３
２を形成したシリコン基板３３を貼り合わせる一例を示
す図である。

【図２０】支持基板としてのシリコン基板１に絶縁膜３
２を形成したシリコン基板３３を貼り合わせる一例を示
す図である。

【図２１】ＭＣＺ法を適用して形成したウェハの面内格
子酸素分布を示す図である。

【図２２】シリコン基板１の中心からの距離に対する比
抵抗を示す図である。

【図２３】シリコン基板１の深さと比抵抗との関係を示
す図である。

【図２４】スパイラルインダクタにおける自己誘電現象
を説明するための図である。

【符号の説明】

１…シリコン基板、２…絶縁膜、３…ＳＯＩ層、４…ゲ
ート絶縁膜、５…ゲート電極、６…ソース・ドレイン領
域、７…層間絶縁膜、８…電気配線、９…表面保護膜、
１１…シリコン基板。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/324 Ｈ０１Ｌ 21/265 Ｚ 29/786 29/78 ６２７Ｆ 21/336 ６２７Ｄ (72)発明者大島久純愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者徳田豊愛知県春日井市中央台８−８−７ (72)発明者山内庄一愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 5F052 AA06 CA07 DA01 JA01 5F110 AA30 CC02 CC08 DD05 DD13 DD25 EE09 FF02 FF23 GG02 GG12 HJ13 HL02 HL03 NN02 NN23 NN24 QQ17

Claims

【特許請求の範囲】

【請求項1】支持基板上に、絶縁膜（２）を介して単
結晶シリコン層（３）を配置したＳＯＩ基板を有してな
り、前記単結晶シリコン層（３）が配置された領域に素
子を形成して成る半導体装置の製造方法において前記支
持基板としてＰ型シリコン基板（１）を用意する工程
と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）
内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型
シリコン基板（１）中のアクセプタを補償して、該Ｐ型
シリコン基板（１）の実効的なキャリア濃度を低濃度に
する工程を含むことを特徴とする半導体装置の製造方
法。
【請求項２】前記熱処理は、表面保護膜（９）を形成
した後に行うことを特徴とする請求項１に記載の半導体
装置の製造方法。
【請求項３】前記Ｐ型のシリコン基板（１）の表面
に、結晶欠陥層を形成する工程を含み、前記熱処理工程は、前記結晶欠陥層を形成した後に行う
ことを特徴とする請求項１又は２に記載の半導体装置の
製造方法。
【請求項４】前記単結晶シリコン層（３）として、前
記Ｐ型シリコン基板（１）とは異なる単結晶シリコン基
板を用意する工程と、前記単結晶シリコン基板の表面に前記絶縁膜（２）を形
成する工程と、前記結晶欠陥層が形成された前記Ｐ型シリコン基板
（１）の結晶欠陥層が形成された面と、前記単結晶シリ
コン基板の前記絶縁膜（２）が形成された面とをウェハ
直接接合法によって貼り合わせる工程とを有することを
特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】前記結晶欠陥層の形成工程では、前記Ｐ
型シリコン基板（１）の表面をラッピング加工すること
によって前記結晶欠陥層を形成することを特徴とする請
求項３又は４に記載の半導体装置の製造方法。
【請求項６】前記結晶欠陥層の形成工程では、前記Ｐ型
シリコン基板（１）に、元素の周期表における４族の元
素、若しくは不活性な元素のいずれかをイオン注入する
ことによって前記結晶欠陥層を形成していることを特徴
とする請求項３又は４に記載の半導体装置の製造方法。
【請求項７】前記絶縁膜（２）にＳＩＭＯＸ法によって
前記単結晶シリコン層（３）を形成する工程と、前記Ｐ型のシリコン基板（１）の表面に、結晶欠陥層を
形成する工程を含み、前記結晶欠陥の形成工程では前記Ｐ型シリコン基板
（１）に、元素の周期表における４族の元素、若しくは
不活性な元素のいずれかをイオン注入することによって
前記結晶欠陥を形成していることを特徴とする請求項３
又は４に記載の半導体装置の製造方法。
【請求項８】前記熱処理温度を３６０℃もしくは４５
０℃で行うことを特徴とする請求項１乃至７のいずれか
１つに記載の半導体基板の製造方法。
【請求項９】前記素子を形成する工程として、該素子の
電気配線（８）を形成する工程を含み、前記電気配線形成工程で形成する前記電気配線（８）の
配線材料の融点温度が６５０℃以上である場合におい
て、前記熱処理の温度を６５０℃以下とすることを特徴
とする請求項１乃至７のいずれか１つに記載の半導体基
板の製造方法。
【請求項１０】支持基板上に、絶縁膜（２）を介して単
結晶シリコン層（３）を配置したＳＯＩ基板を有してな
り、前記単結晶シリコン層（３）が配置された領域に素
子を形成して成る半導体装置の製造方法において第１の
シリコン基板（１１）上に、前記絶縁膜（２）を介して
前記単結晶シリコン層（３）が形成されて成るＳＯＩ基
板を用意する工程と、前記ＳＯＩ基板に素子を形成する工程と、前記素子を覆うように前記ＳＯＩ基板の表面に表面保護
膜（９）を形成する工程と、前記表面保護膜（９）の上面を平坦化する工程と、前記支持基板としてＰ型シリコン基板（１）を用意する
工程と、表面が平坦化された前記表面保護膜（９）の表面に前記
Ｐ型シリコン基板（１）を貼り付ける工程と、熱処理を施すことにより、前記第１のシリコン基板
（１）内に熱ドナーを発生させ、該熱ドナーによって前
記第１のシリコン基板（１）中のアクセプタを補償し
て、該第１のシリコン基板（１）のキャリア濃度を低濃
度にする工程を含むことを特徴とする半導体装置の製造
方法。
【請求項１１】前記表面保護膜（９）を形成した後に、
前記第１のシリコン基板を前記絶縁膜（２）の表面が露
出するまで除去する工程を含んでいることを特徴とする
請求項１０に記載の半導体装置の製造方法。
【請求項１２】前記熱処理は、前記Ｐ型シリコン基板
（１）を前記表面保護膜（９）に貼り付けた後に行うこ
とを特徴とする請求項１０に記載の半導体装置の製造方
法。
【請求項１３】支持基板上に、絶縁膜（２）を介して単
結晶シリコン層（３）を配置したＳＯＩ基板を有してな
り、前記単結晶シリコン層（３）が配置された領域に素
子を形成して成る半導体装置の製造方法において、前記絶縁膜（２）の膜厚が前記素子の電気配線（８）の
配線幅よりも大きくなるように形成することを特徴とす
る半導体装置の製造方法。
【請求項１４】前記素子を含む前記単結晶シリコン層
（３）上に表面保護膜を形成する工程と、前記表面保護膜の表面にシリコン基板を直接接合させる
と共に、該シリコン基板を前記絶縁膜が露出するまで除
去する工程と、を含んでいることを特徴とする請求項１
３に記載の半導体装置の製造方法
【請求項１５】支持基板上に、第１の絶縁膜（２）を介
して単結晶シリコン層（３）を配置したＳＯＩ基板を有
してなり、前記単結晶シリコン層（３）が配置された領
域に素子を形成して成る半導体装置の製造方法において
第１のシリコン基板（１１）上に、前記第１の絶縁膜
（２）を介して前記単結晶シリコン層が形成されて成る
ＳＯＩ基板を用意する工程と、前記ＳＯＩ基板に素子を形成する工程と、前記素子を覆うように前記ＳＯＩ基板の表面に表面保護
膜（９）を形成する工程と、前記表面保護膜（９）の上面を平坦化する工程と、前記支持基板として第２のシリコン基板（１）を用意す
る工程と、前記第２のシリコン基板の表面に第２の絶縁膜を形成す
る工程と、表面が平坦化された前記表面保護膜（９）の表面に前記
第２の絶縁膜が接するように前記第２のシリコン基板
（１）を貼り付ける工程と、を含んでいることを特徴と
する半導体装置の製造方法。
【請求項１６】前記第２のシリコン基板（１）のうち
前記第２の絶縁膜が形成されている面の反対側の面に、
前記第２の絶縁膜及び前記保護膜と同等の厚さを有する
第３の絶縁膜を形成することを特徴とする請求項１５に
記載の半導体装置の製造方法。
【請求項１７】イオン注入により前記Ｐ型シリコン基
板（１）内に水素イオンを導入する工程を有し、該水素
のイオン注入によって該Ｐ型シリコン基板（１）内のボ
ロンを不活性化することを特徴とする請求項１乃至９の
いずれか１つに記載の半導体装置の製造方法。
【請求項１８】前記水素のイオン注入工程では、前記
水素のイオン注入の加速エネルギーを変えて複数回に分
けて行うことを特徴とする請求項１７に記載の半導体装
置の製造方法。
【請求項１９】前記支持基板としてのＰ型シリコン基
板（１）として、該Ｐ型シリコン基板（１）内の格子間
酸素濃度が該Ｐ型シリコン基板（１）内で一定であるも
のを用いることを特徴とする請求項１乃至９のいずれか
１つに記載の半導体装置の製造方法。
【請求項２０】前記Ｐ型シリコン基板（１）はＭＣＺ
法により作製された基板であることを特徴とする請求項
１９に記載の半導体装置の製造方法。
【請求項２１】前記Ｐ型シリコン基板（１）のＰ型不
純物の不純物濃度と格子間酸素濃度の面内分布が同一の
プロファイルである基板を用いることを特徴とする請求
項１乃至９のいずれか１つに記載の半導体装置の製造方
法。
【請求項２２】前記Ｐ型シリコン基板（１）のＰ型不
純物濃度のプルファイルと比較して格子間酸素濃度の低
い部分にＮ型不純物をイオン注入することを特徴とする
請求項２１に記載の半導体装置の製造方法。
【請求項２３】前記Ｐ型シリコン基板（１）のＰ型不
純物濃度のプロファイルと比較して格子間酸素濃度の低
い部分に酸素をイオン注入することを特徴とする請求項
２１に記載の半導体装置の製造方法。
【請求項２４】前記Ｐ型シリコン基板（１）の不純物
濃度が熱ドナーの飽和発生密度と等しいことを特徴とす
る請求項１乃至９のいずれか１つに記載の半導体装置の
製造方法。
【請求項２５】前記Ｐ型シリコン基板（１）内のアク
セプタを熱ドナーによって補償したのち、Ｎ型に反転し
た前記Ｐ型シリコン基板（１）を６００℃で熱処理する
ことにより高抵抗化することを特徴とする請求項１乃至
９のいずれか１つに記載の半導体装置の製造方法。
【請求項２６】前記Ｐ型シリコン基板（１）内のアク
セプタを熱ドナーによって補償したのち、前記Ｐ型シリ
コン基板（１）がＮ型に反転した直後に熱処理を完了す
ることを特徴とする請求項１乃至９のいずれか１つに記
載の半導体装置の製造方法。
【請求項２７】前記素子を形成する工程として、該素
子の電気配線（８）を形成する工程を含み、前記熱処理は、前記電気配線（８）を形成する工程の前
に施すことを特徴とする請求項１乃至１乃至８のいずれ
か１つに記載の半導体装置の製造方法。
【請求項２８】前記熱処理を、前記Ｐ型シリコン基板
（１）内のアクセプタを熱ドナーによって完全に補償し
終わる前までは４５０℃で行い、前記Ｐ型シリコン基板
（１）内のアクセプタを熱ドナーによって完全に補償す
る時には４００〜５００℃のうち４５０℃を除く温度で
行われるようにすることを特徴とする請求項１乃至７の
いずれか１つに記載の半導体装置の製造方法。
【請求項２９】支持基板上に絶縁膜（２）を介して単
結晶シリコン層（３）を配置したＳＯＩ基板を有してな
り、前記単結晶シリコン層（３）が配置された領域に素
子を形成してなる半導体装置の製造方法において、前記支持基板としてのシリコン基板（１）を用意する工
程と、該シリコン基板（１）の裏面より前記シリコン基板
（１）内に固溶度に応じたＡｕ原子を蒸着させる工程
と、熱拡散を施し、前記Ａｕ原子を拡散させる工程と、を含
むことを特徴とする半導体装置の製造方法。
【請求項３０】前記Ａｕ蒸着工程の前に、前記シリコ
ン基板（１）の裏面を研削する工程を含むことを特徴と
する請求項２９に記載の半導体装置の製造方法。
【請求項３１】前記熱処理による前記Ａｕ原子の拡散
温度を１１００℃以上１３００℃以下にすることを特徴
とする請求項２９又は３０に記載の半導体装置の製造方
法。
【請求項３２】前記熱処理による前記Ａｕ原子拡散工
程後、約５分以内で室温まで冷却することを特徴とする
半導体装置の製造方法。
【請求項３３】前記シリコン基板（１）の裏面を研削
する工程前に、前記ＳＯＩ基板の表面、裏面、側面に２
μｍ乃至３μｍのｄｒｙ酸化膜を形成する工程を含むこ
とを特徴とする請求項３０に記載の半導体装置の製造方
法。
【請求項３４】前記ｄｒｙ酸化膜形成工程では、酸化
温度を１２００℃以下とすることを特徴とする請求項３
３に記載の半導体装置の製造方法。
【請求項３５】前記支持基板上に前記絶縁膜を介して
前記シリコン基板を貼りつけることによって、前記ＳＯ
Ｉ基板を形成することを特徴とする請求項２９乃至３４
のいずれか１つに記載の半導体装置の製造方法。
【請求項３６】前記支持基板にポリシリコン膜を形成
することを特徴とする請求項３５に記載の半導体装置の
製造方法。
【請求項３７】前記支持基板にシリコン又は水素をイ
オン注入することによる結晶欠陥層を形成する工程を含
むことを特徴とする請求項３５に記載の半導体装置の製
造方法。
【請求項３８】前記支持基板にＳｉ−Ｇｅ層をエピタ
キシャル成長させることを特徴とする請求項３５に記載
の半導体装置の製造方法。