TW201543647A - 半導體裝置及其製造方法 - Google Patents

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TW201543647A
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wiring
electrode
capacitor
terminal
wiring layer
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TW104111680A
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Inventor
Kazuyuki Nakagawa
Shinji Baba
Takeumi Kato
Original Assignee
Renesas Electronics Corp
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Abstract

本發明之半導體裝置包含：配線基板，其具有複數層配線層；半導體晶片，其具有複數個電極，且搭載於上述配線基板；及第1電容器，其具有第1電極及第2電極，且搭載於上述配線基板。又，上述複數層配線層包含第1配線層，其具有：第1端子焊墊，其係與上述第1電容器之上述第1電極電性連接；及第2端子焊墊，其係與上述第1電容器之上述第2電極電性連接。又，上述複數層配線層包含第2配線層，其位於較上述第1配線層更內側一層之上述配線基板，且具有面積大於上述第1端子焊墊及上述第2端子焊墊之第1導體圖案。又，於上述第2配線層中，上述第1導體圖案具有形成於與上述第1端子焊墊及上述第2端子焊墊各者重疊之區域之開口部。

Description

半導體裝置及其製造方法
本發明係關於例如包含搭載有半導體晶片及電容器之配線基板之半導體裝置及其製造方法。
於日本特開2010-21275號公報(專利文獻1)中揭示有於配線基板上搭載半導體晶片及晶片零件之半導體裝置。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-21275號公報
有於母板等配線基板上搭載複數個半導體裝置，將電容器以串聯連接之方式連接於將該複數個半導體裝置彼此電性連接之信號路徑之技術。該電容器係基於截斷交流信號所含之直流成分之目的而使用，其被稱為DC(Direct Current：直流電流)截斷用電容器或AC(Alternate Current：交流電流)耦合用電容器(以下稱為DC截斷用電容器)。
本案發明人致力於將如上述之複數個半導體裝置之間進行信號之輸入輸出之電子裝置小型化之目的，而針對迄今搭載於配線基板上之DC截斷用電容器搭載於半導體裝置之內部之技術進行探討。
並且，上述探討結果，判知僅於半導體裝置之內部內建DC截斷 用電容器時，根據電容器之佈局，有基於半導體裝置可靠度之觀點之問題。
其他課題與新穎之特徵可自本說明書之記述及附加圖式予以明瞭。
一實施形態之半導體裝置包含：配線基板，其具有複數層配線層；半導體晶片，其具有複數個電極，且搭載於上述配線基板；及第1電容器，其具有第1電極及第2電極，且搭載於上述配線基板。又，上述複數層配線層包含第1配線層，其具有：第1端子焊墊，其係與上述第1電容器之上述第1電極電性連接；及第2端子焊墊，其係與上述第1電容器之上述第2電極電性連接。又，上述複數層配線層包含第2配線層，其位於較上述第1配線層更內側一層之上述配線基板，且具有面積大於上述第1端子焊墊及上述第2端子焊墊之第1導體圖案。又，於上述第2配線層中，上述第1導體圖案具有形成於與上述第1端子焊墊及上述第2端子焊墊各者重疊之區域之開口部。
根據上述一實施形態，可提高半導體裝置之可靠度。
2b‧‧‧下表面(面、主面、安裝面)
2Cb‧‧‧下表面
2CR‧‧‧絕緣層(芯材、芯絕緣層)
2Ct‧‧‧上表面
2d‧‧‧配線
2e‧‧‧絕緣層
2e2‧‧‧絕緣層
2e3‧‧‧絕緣層
2e4‧‧‧絕緣層
2LD‧‧‧焊盤(端子、外部輸入輸出端子、球焊盤)
2MP‧‧‧導體圖案
2PD‧‧‧焊接墊(焊接引腳、半導體晶片連接用端子)
2PL‧‧‧導體平面(導體圖案、填滿圖案)
2PLD‧‧‧導體平面(電源平面、電源電位用導體圖案、填滿圖案)
2PLG‧‧‧導體平面(接地圖案、基準電位用導體圖案、填滿圖案)
2ST‧‧‧導體圖案
2s‧‧‧側面(邊)
2t‧‧‧上表面(面、主面、晶片搭載面)
2TW‧‧‧通孔配線(層間導電路、絕緣層用層間導電路)
2V‧‧‧穿孔(層間導電路徑)
3b‧‧‧背面(主面、下表面)
3BP‧‧‧突起電極(凸塊電極、柱狀電極、導電性構件)
3BW‧‧‧導線(導線性構件)
3PD‧‧‧焊墊(電極焊墊、電子端子、焊接墊)
3s‧‧‧側面(邊)
3t‧‧‧正面(主面、上表面)
4BD‧‧‧本體部
4ls‧‧‧長邊(長側面)
4PD1‧‧‧端子(端子焊墊、導體圖案)
4PD2‧‧‧端子(端子焊墊、導體圖案)
4PD3‧‧‧端子(端子焊墊、導體圖案)
4PD4‧‧‧端子(端子焊墊、導體圖案)
4ss‧‧‧延伸之兩條短邊(短側面)
BDhs‧‧‧接著材料(散熱樹脂)
CDC‧‧‧電容器(DC電路用電容器、晶片電容器)
CDF‧‧‧各向異性導電性膜(導電性構件)
CHP1‧‧‧半導體晶片
CHP2‧‧‧半導體晶片
CHP3‧‧‧半導體晶片
CPS‧‧‧電容器(電源電路用電容器、旁通電容器、去耦電容器、電池用電容器、晶片電容器)
CTR‧‧‧中央區域(區域)
DBA‧‧‧晶片搭載區域(區域)
DL‧‧‧延伸方向(長邊方向)
DSp‧‧‧差分信號傳送路徑
DSn‧‧‧差分信號傳送路徑
DW‧‧‧寬度方向
EDV1‧‧‧電子裝置(電子機器)
ER1‧‧‧電極(電容器電極)
ER2‧‧‧電極(電容器電極)
ER3‧‧‧電極(電容器電極)
ER4‧‧‧電極(電容器電極)
HS‧‧‧散熱板(構件、散熱構件)
ITP‧‧‧配線基板(母板)
LDL‧‧‧焊盤(端子、外部輸入輸出端子、球焊盤)
LDH‧‧‧焊盤
LVs‧‧‧焊盤
MB1‧‧‧配線基板(母板、安裝基板)
MBt‧‧‧上表面(搭載面)
MR‧‧‧密封體(樹脂體)
PKG1‧‧‧半導體裝置
PKG2‧‧‧半導體裝置
PLk1‧‧‧開口部
PLk2‧‧‧開口部
PLk3‧‧‧開口部
PLk4‧‧‧開口部
PRP‧‧‧周緣區域(區域)
Rx‧‧‧電極(電極焊墊)
RxL‧‧‧電極(電極焊墊)
Rxn‧‧‧電極(電極焊墊)
SB‧‧‧焊錫球(焊錫材料、外部端子、電極、外部電極)
SD‧‧‧接合材料(焊錫材料、導電性構件)
SFR‧‧‧支持框
SGin‧‧‧檢查信號
SGout‧‧‧檢查信號
SGP‧‧‧信號傳送路徑
SGP1‧‧‧低速信號傳送路徑
SGP2‧‧‧高速信號傳送路徑
SR1‧‧‧絕緣層(阻焊膜)
SR2‧‧‧絕緣層(阻焊膜)
SRk‧‧‧開口部(端子露出用開口部)
THL‧‧‧通孔焊盤
TM1‧‧‧端子
TM2‧‧‧端子
Tx‧‧‧電極(電極焊墊)
Txn‧‧‧電極(電極焊墊)
Txp‧‧‧電極(電極焊墊)
UF‧‧‧底部填充樹脂(絕緣性樹脂)
Vd‧‧‧電極(電極焊墊)
VDD‧‧‧電源電位(電位)
VDP‧‧‧電源電位供給路徑
Vs‧‧‧電極(電極焊墊)
VSP‧‧‧電源電位供給路徑
VSS‧‧‧基準電位(電位)
WL1‧‧‧配線層
WL2‧‧‧配線層
WL3‧‧‧配線層
WL4‧‧‧配線層
WL5‧‧‧配線層
WL6‧‧‧配線層
WL7‧‧‧配線層
WL8‧‧‧配線層
圖1係表示包含一實施形態之半導體裝置的電子裝置之構成例之說明圖。
圖2係表示圖1所示之電子裝置所包含之電路之構成例之說明圖。
圖3係表示圖1所示之複數個半導體裝置中之內建DC截斷用電容器之半導體裝置的俯視圖。
圖4係圖3所示之半導體裝置之仰視圖。
圖5係表示去除圖3所示之散熱板之狀態下之配線基板上之半導 體裝置之內部構造之俯視圖。
圖6係沿著圖3之A-A線之剖面圖。
圖7係表示圖5所示之複數個電容器中之一者之俯視圖。
圖8係圖5之A部之放大俯視圖。
圖9係沿著圖8之A-A線之放大剖面圖。
圖10係表示圖9所示之配線基板中之配置於最上層之第1層配線層之構造之放大俯視圖。
圖11係表示圖10所示之配線層之更內側一層之第2層配線層的放大俯視圖。
圖12係表示圖11所示之配線層之更內側一層之第3層配線層的放大俯視圖。
圖13係表示圖12所示之配線層之更內側一層之第4層配線層的放大俯視圖。
圖14之圖5之B部之放大俯視圖。
圖15係沿著圖14之A-A線之放大剖面圖。
圖16係表示圖15所示之配線基板中之配置於最上層之第1層配線層之構造之放大俯視圖。
圖17係表示圖16所示之配線層更內側一層之第2層配線層的放大俯視圖。
圖18係表示利用圖1至圖17所說明之半導體裝置之製造步驟之概要的說明圖。
圖19係表示圖18所示之配線基板準備步驟中所準備之配線基板之晶片搭載面側之俯視圖。
圖20係沿著圖19之C-C線之剖面圖。
圖21係表示於圖19所示之配線基板搭載有複數個電容器之狀態之俯視圖。
圖22係沿著圖21之C-C線之剖面圖。
圖23係表示於圖21所示之配線基板搭載有半導體晶片之狀態之俯視圖。
圖24係沿著圖23之A-A線之剖面圖。
圖25係表示以散熱板覆蓋圖23所示之半導體晶片之狀態之俯視圖。
圖26係沿著圖25之A-A線之剖面圖。
圖27係示意性表示圖18所示之電性試驗步驟之使DC截斷用電容器之電極短路而進行檢查之狀態的放大剖面圖。
圖28係表示相對於圖3之變化例之俯視圖。
圖29係沿著圖28之A-A線之剖面圖。
圖30係表示相對於圖11所示之第2層配線層之變化例之放大俯視圖。
圖31係表示相對於圖11所示之第2層配線層之另一變化例之放大俯視圖。
圖32係表示相對於圖31所示之第2層配線層之變化例之放大俯視圖。
圖33係表示相對於圖31所示之第2層配線層之另一變化例之放大俯視圖。
圖34係表示相對於圖33所示之第2層配線層之變化例之放大俯視圖。
圖35係表示圖14所示之電容器之變化例之放大俯視圖。
(本發明之記載形式、基本用語、用法之說明)
於本發明中，為方便起見，在必要時，將實施態樣之記載分割成複數個部分等而予以記載，但除特別明示並非如此之情形以外，此 等並非相互獨立無關者，無論記載上之前後順序如何，均存在單一例之各部分之一者為另一者之一部分之詳細、一部分或全部之變化例等。又，原則上省略相同部分之重複說明。而且，實施形態中之各構成要件，除特別明示並非如此之情形、原理上限定於該數量之情形、以及根據文脈明確並非如此之情形以外，並非一定為必須。
同樣地，於實施態樣等之記載中，關於材料、組成等，言及[包含A之X]等時，除特別明示並非如此及根據文脈明確並非如此之情形以外，則並非排除包含A以外之要件者。例如關於成分，例如意指「包含A為主要成分之X」等。例如，言及「矽構件」等時，並非僅限定於矽，毋庸贅言，亦可為SiGe(矽-鍺)合金、其他以矽為主要成分之多元合金、或包含含有其他添加物等之構件者。又，言及金電鍍、Cu層、鎳電鍍等時，除特別明示並非如此之情形以外，則並非僅為單一者，而可設為包含分別以金、Cu、鎳等為主要成分之構件者。
進而，言及特定之數值及特定之數量時，除特別明示並非如此之情形、原理上限定於該數量之情形、以及根據文脈明確並非如此之情形以外，可為超過該特定數值之數值，或小於該特定數值之數值。
又，於實施形態之各圖中，相同或同樣之部分以相同或類似之記號或參照序號表示，原則上不重複說明。
又，於所附圖式中，於反而會變繁雜之情形或與空隙之區別較為明確之情形時，有即便為剖面但仍省略陰影線等之情形。與此相關，於根據說明等而明確之情形等時，有即便為平面性封閉之孔仍省略背景之輪廓線之情形。進而，有並非為剖面，但為了明示並非為空隙或為了明示區域之界限時，則附加陰影線或點圖案之情形。
(實施形態)
<電子裝置>
首先，利用圖1及圖2，對母板上搭載有複數個半導體裝置(半導 體封裝)之於複數個半導體裝置之間傳送電性信號之電子裝置之構成例進行說明。圖1係表示包含本實施形態之半導體裝置之電子裝置之構成例之說明圖。又，圖2係表示圖1所示之電子裝置所包含之電路之構成例之說明圖。另，圖1係為使半導體裝置PKG1與半導體裝置PKG2之電性連接更加直白，而以粗線示意性表示圖2所示之高速傳送路徑SGP2。
圖1所示之電子裝置(電子機器)EDV1包含：配線基板(母板、安裝基板)MB1；半導體裝置PKG1，其搭載於配線基板MB1；及半導體裝置PKG2，其搭載於配線基板MB1。半導體裝置PKG1與半導體裝置PKG2係藉由形成於配線基板MB1之信號傳送路徑SGP而相互電性連接。
詳細而言，如圖2所示，電子裝置EDV1包含複數條信號傳送路徑SGP。於圖2所示之例中，複數條信號傳送路徑SGP包含：低速傳送路徑SGP1，其係以第1傳送速度傳送電性信號；及高速傳送路徑SGP2，其係以較第1傳送速度更快之第2傳送速度傳送電性信號。又，於圖2所示之例中，高速傳送路徑SGP2係由傳送差分信號之一對差分信號傳送路徑DSp、DSn構成。
另，於本實施形態中，雖例舉經由一對差分信號傳送路徑DSp、DSn傳送差分信號之實施形態作為高速傳送路徑SGP2之一例進行說明，但高速信號之種類除差分信號以外，亦可應用各種變化例。例如，即便為使用一條信號傳送路徑SGP之所謂單端構造之情形，亦可藉由提高頻率而進行高速傳送。
又，於圖2所示之例中，於半導體裝置PKG1所包含之半導體晶片CHP1，形成例如用於發送以第1傳送速度傳送之低速信號之電極(電極焊墊)TxL。而且，於半導體晶片CHP1，形成例如用於發送以較第1傳送速度更快之第2傳送速度傳送之高速信號之電極(電極焊墊)Tx(詳 細而言，係一對輸出差分信號之電極Txp與電極Txn)。
另一方面，於半導體裝置PKG2所包含之半導體晶片CHP2，形成用於接收以第1速度傳送之低速信號之電極(電極焊墊)RxL。又，於半導體晶片CHP2，形成例如用於接收以較第1傳送速度更快之第2傳送速度傳送之高速信號之電極(電極焊墊)Rx(詳細而言，係一對被輸入差分信號之電極Rxp與電極Rxn)。
而且，藉由將電極TxL與電極RxL電性連接而形成之低速傳送路徑SGP1例如係以低於3Gbps(Gigabit per second：每秒千兆位元)之傳送速度傳送電性信號。又，藉由將電極Tx與電極Rx電性連接而形成之高速傳送路徑SGP2例如係以3Gbps~50Gbps左右之傳送速度傳送電性信號。
當如電子裝置EDV1以高速傳送信號之情形時，較佳為於高速傳送路徑SGP2中以串聯連接電容器CDC。可藉由插入至高速傳送路徑SGP2中之電容器CDC，截斷交流信號所含之直流成分。藉此，可將高速之信號輸入輸出穩定化。將此種以串聯連接插入至信號傳送路徑中之截斷交流信號中之直流成分之電容器CDC稱為DC(Direct Current：直流電流)截斷用電容器或AC(Alternate Current：交流電流)耦合用電容器(以下稱為DC截斷用電容器)。
DC截斷用電容器即電容器CDC係與例如如圖2所示之電容器CPS，以並聯連接插入至電源電路中之電源電路用之電容器有所區別。圖2所示之電容器CPS插入至對半導體晶片CHP2供給基準電位(第1電位)VSS之基準電位供給路徑VSP、與對半導體晶片CHP2供給電源電位(第2電位)VDD之電源電位供給路徑VDP之間。電容器CPS可作為使電源電位供給路徑VDP所包含之雜訊(信號)作為旁通流至基準電位供給路徑VSP側之旁通電容器發揮功能。而且，電容器CPS亦可作為去耦電容器發揮功能，其藉由縮短形成於半導體晶片CHP2之電路中 流動之電流之迴路(路徑距離)，而減小電源電位供給路徑VDP及基準電位供給路徑VSP所包含之阻抗成分之影響。又，藉由於消耗所供給之電力之電路之附近連接電容器CPS，亦可作為抑制驅動電壓瞬間下降之現象之電池發揮功能。
上述用作旁通電容器、去耦電容器或電池之電源電路用之電容器CPS均以並聯連接插入至電源電路中。另一方面，電容器CDC係以串聯連接插入至信號傳送路徑SGP中。因此，如圖2所示，於高速傳送路徑SGP2係由差分信號傳送路徑DSp、DSn構成之情形時，分別對差分信號傳送路徑DSp及差分信號傳送路徑DSn插入電容器CDC。
此處，如上所述，只要於高速傳送路徑SGP2中插入至少1個以上之DC截斷用電容器即電容器CDC即可。因此，例如亦可於圖1所示之配線基板MB1搭載電容器CDC。但DC截斷用電容器必須根據高速傳送路徑SGP2之數量而搭載。例如，於單端構造之高速傳送路徑時，需要數量與高速傳送路徑之數量相同之電容器CDC。又例如，如圖2所示，於傳送差分信號之高速傳送路徑SGP2時，需要對該差分對之高速傳送路徑SPG2各設置1個(共兩個)電容器CDC。
如此將多個電容器CDC搭載於配線基板MB1時，會使形成於配線基板MB1之複數條配線中之構成高速傳送路徑SGP2之配線之佈局變得複雜化。又，因配線佈局變得複雜化，將使電子裝置EDV1之小型化變得困難。
又，關於高速傳送路徑SGP2，基於減低串擾雜訊之觀點，構成高速傳送路徑SGP2之配線較佳為形成於圖1所示之配線基板MB1之內層(形成於半導體裝置PKG1、PKG2之較形成有安裝之端子之配線層更內側之配線層)。然而，於配線基板MB1上搭載電容器CDC時，為了將電容器CDC與高速傳送路徑SGP2電性連接，則需經由未圖示之穿孔或通孔等之使所積層之配線層間電性連接之層間導電路徑。穿孔 或通孔等之層間導電路徑成為產生高速傳送路徑SGP2中之阻抗不連續之原因。因此，基於提高高速傳送路徑SGP2之電性特性之觀點，較佳為減低高速傳送路徑SGP2所含之層間導電路徑之數量。
因此，本案發明人已對將DC截斷用電容器即電容器CDC搭載於如圖1所示之半導體裝置PKG2內之技術進行探討。藉由於半導體裝置PKG2內搭載電容器CDC，可將形成於配線基板MB1之配線之佈局簡單化。藉此，可將配線基板MB1小型化。
再者，藉由於半導體裝置PKG2內搭載電容器CDC，可減少插入至配線基板MB1所具有之高速傳送路徑SGP2之層間導電路徑之數量。藉此，可提高高速傳送路徑SGP2之電性特性。
另，於本實施形態中，如圖1所示，於包含發送用之電路之半導體裝置PKG1與包含接收用之電路之半導體裝置PKG2中之包含接收用之電路之半導體裝置PKG2上搭載電容器CDC。惟，如上所述，只要於高速傳送路徑SGP2中插入一個以上之電容器CDC亦可。因此，作為對於圖1之變化例，亦可於包含發送用之電路之半導體裝置PKG1搭載電容器CDC，且不於半導體裝置PKG2搭載電容器CDC。又，作為對於圖1之另一變化例，亦可於半導體裝置PKG1與半導體裝置PKG2兩者搭載電容器CDC。
<半導體裝置>
接著，以圖1所示之半導體裝置PKG2為例，對將電容器CDC搭載於半導體裝置PKG2內之實施形態進行詳細說明。圖3係圖1所示之複數個半導體裝置中之內建DC截斷用電容器之半導體裝置之俯視圖。又，圖4係圖3所示之半導體裝置之仰視圖。又，圖5係去除圖3所示之散熱板後之狀態下之配線基板上之半導體裝置之內部構造的俯視圖。又，圖6係沿著圖3之A-A線之剖面圖。
另，為便於觀圖，圖3至圖6係以縮減端子數予以顯示。又，為 便於觀圖，圖6係於較圖4所示之例進一步減少焊錫球SB之個數予以顯示。端子(焊接墊2PD、焊盤2LD、焊錫球SB)之個數並非限定於圖3至圖6所示之態樣。例如，亦可適用於焊接墊2PD、焊盤2LD、焊錫球SB等端子數量分別為100個~10,000個左右之半導體裝置。
首先，利用圖3至圖6對本實施形態之半導體裝置PKG2之概要構成進行說明。本實施形態之半導體裝置PKG2包含：配線基板ITP、搭載於配線基板ITP之半導體晶片CHP2(參照圖5)、及搭載於配線基板ITP之複數個電容器CDC。
如圖6所示，配線基板ITP具有：搭載有半導體晶片CHP2之上表面(面、主面、晶片搭載面)2t、與上表面2t為相反側之下表面(面、主面、安裝面)2b、及配置於上表面2t與下表面2b之間之複數個側面2s(參照圖3~圖5)，且配線基板ITP係如圖4及圖5所示俯視下呈四角形之外形形狀。於圖4及圖5所示之例中，配線基板ITP之平面尺寸(俯視下之尺寸、上表面2t及下表面2b之尺寸、外形尺寸)例如呈一邊之長度為12mm~60mm左右之正方形或長方形。又，配線基板ITP之厚度(高度)亦即圖6所示之上表面2t至下表面2b之距離例如為0.3mm~1.3mm左右。
配線基板ITP係用於將搭載於上表面2t側之半導體晶片CHP2與圖1所示之母板(安裝基板)即配線基板MB1電性連接之插入物(中繼基板)。配線基板ITP具有複數層配線層(圖6所示之例中為8層)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8，其等將晶片搭載面即上表面2t側與安裝面即下表面2b側電性連接。各配線層具有供給電性信號或電力之路徑即配線等之半導體圖案、及使複數個路徑間絕緣之絕緣層2e。另，亦將不包含絕緣層2e而僅由導體圖案構成之層稱為配線層。
又，複數層配線層中之配置於最上表面2t側之配線層WL1之大部 分被阻焊膜即絕緣層SR1覆蓋。而且，複數層配線層中之配置於最下表面2b側之配線層WL8之大部分被阻焊膜即絕緣層SR2覆蓋。
又，配線基板ITP係例如藉由於包含於玻璃纖維中含浸樹脂之預浸材料的絕緣層(芯材、芯絕緣層)2CR之上表面2Ct及下表面2Cb，利用增層法分別積層複數層配線層而形成。而且，絕緣層2CR之上表面2Ct側之配線層WL4與下表面2Cb側之配線層WL5，係藉由埋入至以自上表面2Ct與下表面2Cb中之一者貫通至另一者之方式設置之複數個貫通孔(通孔)之複數條通孔配線2TW而電性連接。
於配線基板ITP之上表面2t，形成有與半導體晶片CHP2電性連接之複數個焊接墊(焊接引腳、半導體晶片連接用端子)2PD。又，於配線基板ITP之下表面2b，形成有半導體裝置PKG2之外部輸入輸出端子即複數個焊盤2LD。複數個焊接墊2PD與複數個焊盤2LD係藉由形成於配線基板ITP之配線2d、穿孔2V及通孔配線2TW而相互電性連接。
另，於圖6所示之例中，配線基板ITP係表示於芯材即絕緣層2CR之上表面2Ct側及下表面2Cb側分別積層複數層配線層而成之配線基板。然而，作為對於圖6之變化例，亦可使用不具備包含預浸材料等之較硬材料之絕緣層2CR、而將絕緣層2e與配線2d等之導體圖案依序積層而形成之所謂無芯基板。使用無芯基板時，不形成通孔配線2TW，而是各配線層藉由穿孔2V而電性連接。又，圖6中例示性表示具有8層配線層之配線基板ITP，但作為變化例，例如亦可使用具有9層以上或7層以下之配線層之配線基板。
又，於圖6所示之例中，對複數個焊盤2LD各者連接有焊錫球(焊錫材料、外部端子、電極、外部電極)SB。焊錫球SB係於將半導體裝置PKG2安裝於圖1所示之配線基板MB1時，將配線基板MB1側之複數個端子(省略圖示)與複數個焊盤2LD電性連接之導電性構件。焊錫球SB係含鉛(Pb)之Sn-Pb焊錫材料，或包含實質上不含鉛之所謂無鉛焊 錫之焊錫材料。作為無鉛焊錫之例，可例舉僅為錫(Sn)、錫-鉍(Sn-Bi)或錫-銅-銀(Sn-Cu-Ag)、錫-銅(Sn-Cu)等。此處，所謂無鉛焊錫，係指含鉛(Pb)量為0.1wt%以下者，該含有量係以RoHS(Restriction of Hazardous Substances：有害物質使用規範)指令之基準所決定。
再者，如圖4所示複數個焊錫球SB係以行列狀(陣列狀、矩陣狀)配置。又，雖圖4中省略圖示，但與複數個焊錫球SB接合之複數個焊盤2LD(參照圖6)亦以行列狀(矩陣狀)配置。如此，將複數個外部端子(焊錫球SB、焊盤2LD)以行列狀配置於配線基板ITP之安裝面側之半導體裝置稱為區域陣列型之半導體裝置。因區域陣列型之半導體裝置可將配線基板ITP之安裝面(下表面2b)側作為外部端子之配置空間有效活用，故其優勢在於即便增大外部端子數，亦可抑制半導體裝置之安裝面積之增大。亦即，可省空間地安裝伴隨高功能化及高積體化而外部端子數不斷增大之半導體裝置。
而且，半導體裝置PKG2包含搭載於配線基板ITP上之半導體晶片CHP2。如圖6所示，半導體晶片CHP2各者具有正面(主面、上表面)3t、與正面3t為相反側之背面(主面、下表面)3b、及位於正面3t與背面3b之間之側面3s，且如圖5所示，俯視下，半導體晶片CHP2各者具有平面積小於配線基板ITP之四角形之外形形狀。於圖5所示之例中，半導體晶片CHP2係以四個側面3s各者沿著配線基板ITP之四個側面2s各者延伸之方式，搭載於配線基板ITP之上表面2t之中央部。
又，如圖6所示，於半導體晶片CHP2之正面3t側，形成有複數個焊墊(電極焊墊、焊接墊)3PD。複數個焊墊3PD係自半導體晶片CHP2之正面3t之保護半導體晶片CHP2之正面3t之阻焊膜露出。於本實施形態中，於半導體晶片CHP2之正面3t，複數個焊墊3PD以行列狀(矩陣狀、陣列狀)配置。藉由將半導體晶片CHP2之電極即複數個焊墊3PD配置成行列狀，可將半導體晶片CHP2之正面3t作為電極配置空間有 效活用，故其優勢在於即便增大半導體晶片CHP2之電極數，亦可抑制平面積之增大。而且，雖省略圖示，但作為對於本實施形態之變化例，亦可應用將複數個焊墊3PD形成於正面3t之周緣部之類型之半導體晶片。
又，於圖6所示之例中，半導體晶片CHP2係於正面3t與配線基板ITP之上表面2t對向配置之狀態下搭載於配線基板ITP上。此種搭載方式稱為面朝下(face down)安裝方式或覆晶連接方式。
再者，雖省略圖示，但於半導體晶片CHP2之主面(詳細而言，設置於半導體晶片CHP2之基材即半導體基板之元件形成面之半導體元件形成區域)，形成有複數個半導體元件(電路元件)。複數個焊墊3PD係經由配置於半導體晶片CHP2之內部(詳細而言，係正面3t與未圖示之半導體元件形成區域之間)之配線層上所形成之配線(省略圖示)，而與該複數個半導體元件相互電性連接。
半導體晶片CHP2(詳細而言，係半導體晶片CHP2之基材)包含例如矽(Si)。又，於正面3t，形成有覆蓋半導體晶片CHP2之基材及配線之絕緣膜，複數個焊墊3PD各者之一部分係於形成於該絕緣膜之開口部自絕緣膜露出。又，複數個焊墊3PD分別包含金屬，於本實施形態中，例如包含鋁(Al)。
又，如圖6所示，複數個焊墊3PD分別連接有突起電極3BP，半導體晶片CHP2之複數個焊墊3PD與配線基板ITP之複數個焊接墊2PD係經由複數個突起電極3BP而相互電性連接。突起電極(凸塊電極)3BP係以於半導體晶片CHP2之正面3t上突出之方式形成之金屬構件(導電性構件)。於本實施形態中，突起電極3BP係於焊墊3PD上介隔底層金屬膜(凸塊下金屬)而積層有焊錫材料之所謂焊錫凸塊。底層金屬膜可例示例如自與焊墊3PD之連接面側，積層有鈦(Ti)、銅(Cu)、鎳(Ni)之積層膜(亦有進而於鎳膜上形成金(Au)膜之情形)。又，作為構成焊錫凸 塊之焊錫材料，可與上述焊錫球SB同樣，使用含鉛之焊錫材料或無鉛焊錫。於將半導體晶片CHP2搭載於配線基板ITP時，於複數個焊墊3PD及複數個焊接墊2PD兩者預先形成焊錫凸塊，於使焊錫凸塊彼此接觸之狀態下實施加熱處理(回流焊處理)，藉此將焊錫凸塊彼此一體化，而形成突起電極3BP。又，作為對於本實施形態之變化例，亦可將於包含銅(Cu)或鎳(Ni)之導體柱之前端面形成有焊錫膜之柱凸塊(柱狀電極)用作突起電極3BP。
再者，於本實施形態中，半導體晶片CHP2包含輸入輸出傳送速度不同之複數個信號之電路。雖省略圖示，但半導體晶片CHP2包含：第1電路，其係以第1傳送速度輸入輸出第1信號；及第2電路，其係以較上述第1傳送速度更快之第2傳送速度，輸入輸出第2信號。作為第2信號，例如可以3Gbps(Gigabit per second)~50Gbps左右之傳送速度，傳送差分信號。以下，於本實施形態中，將傳送第2信號之傳送路徑記載為高速傳送路徑而進行說明。又，將以較第2傳送速度更慢之第1傳送速度傳送第1信號之傳送路徑作為低速傳送路徑而進行說明。另，除上述第1信號以外，亦對第1電路供給驅動第1電路之第1驅動電壓。並且，除上述第2信號以外，亦對第2電路供給驅動第2電路之第2驅動電壓。
又，如圖6所示於半導體晶片CHP2與配線基板ITP之間配置底部填充樹脂(絕緣性樹脂)UF。底部填充樹脂UF係以塞滿半導體晶片CHP2之正面3t與配線基板ITP之上表面2t之間之空間之方式配置。而且，底部填充樹脂UF包含絕緣性(非導電性)之材料(例如樹脂材料)，並以將半導體晶片CHP2與配線基板ITP之電性連接部分(複數個突起電極3BP之接合部)密封之方式配置。如此，藉由以底部填充樹脂UF覆蓋複數個突起電極3BP與複數個焊接墊2PD之接合部，可緩和於半導體晶片CHP2與配線基板ITP之電性連接部分所產生之應力。又，亦 可對半導體晶片CHP2之複數個焊墊3PD與複數個突起電極3BP之接合部所產生之應力予以緩和。進而，亦可保護半導體晶片CHP2之形成有半導體元件(電路元件)之主面。
再者，如圖5所示，半導體裝置PKG2包含搭載於配線基板ITP上之複數個電容器CDC、CPS。複數個電容器CDC各者係如上所述以串聯連接插入至高速傳送路徑SGP2內。電容器CDC以串聯連接插入至高速傳送路徑SGP2可表述如下。
亦即，圖6所示之半導體晶片CHP2所含之複數個焊墊3PD包含以相對較低之第1傳送速度傳送之低速信號用之電極(電極焊墊)RxL(參照圖2)。又，圖6所示之半導體晶片CHP2所含之複數個焊墊3PD包含以較第1傳送速度更快之第2傳送速度傳送之高速信號用之電極(電極焊墊)Rxp、Rxn(參照圖2)。又，圖6所示之配線基板ITP所含之複數個焊盤2LD包含以相對較低之第1傳送速度傳送之低速信號用之焊盤LDL(參照圖2)。又，圖6所示之配線基板ITP所含之複數個焊盤2LD包含以較第1傳送速度更快之第2傳送速度傳送之高速信號用之焊盤LDH(參照圖2)。
而且，如圖2所示，電極Rxp、Rxn各者係藉由電容器CDC而與焊盤LHD電性連接。詳細而言，電容器CDC之一電極連接於高速傳送路徑SGP2中之半導體晶片CHP2之電極Rxp或電極Rxp側，電容器CDC之另一電極連接於高速傳送路徑SGP2中之焊盤LDH側。
另一方面，構成低速傳送路徑SGP1之電極RxL及焊盤LDL係未經由電容器而電性連接。
又，複數個電容器CPS各者係以連接電源電路之第1電位與第2電位之方式以並聯連接插入至電源電路內。電容器CPS以並聯連接插入至電源電路可表述如下。
亦即，圖6所示之半導體晶片CHP2所具有之複數個焊墊3PD包 含：被供給基準電位VSS(參照圖2)之電極(電極焊墊)Vs(參照圖2)、及被供給電源電位VDD(參照圖2)之電極(電極焊墊)Vd(參照圖2)。又，圖6所示之配線基板ITP所具有之複數個焊盤2LD包含：被供給基準電位VSS之焊盤LVs(參照圖2)、及被供給電源電位VDD之焊盤LVd(參照圖2)。而且，如圖2所示，電容器CPS之一電極係連接於將電極Vs與焊盤LVs連接之基準電位供給路徑VSP側，電容器CPS之另一電極係連接於將電極Vd與焊盤LVd連接之電源供給路徑VDP側。
上述以外之電容器CDC、CPS與配線基板ITP之電性連接構造之詳細內容將於後敘述。
又，如上所述，複數個電容器CDC、CPS包含：DC截斷用電容器即電容器CDC、旁通電容器、去耦電容器或用作電池之電源電路用之電容器CPS。圖5中對複數個電容器CDC、CPS中之一部分附加符號而表示，但於俯視下，配置於支持框SFR內側之電容器均為電容器CPS，電容器CDC則配置於支持框SFR之外側。
又，藉由將DC截斷用之電容器CDC配置於支持框SFR之外側，如圖6所示，電容器CDC並未被散熱板HS覆蓋而是露出。藉此，對半導體裝置PKG2進行組裝後，於進行電性試驗時，可進行流動直流之檢查電流之測試。該電性試驗之詳細內容將於說明半導體裝置之製造方法時予以詳細說明。
又，於圖6所示之例中，於半導體晶片CHP2之背面3b，貼合有散熱板(散熱片、散熱構件)HS。散熱板HS係例如熱導率高於配線基板ITP之金屬板，且具備將半導體晶片CHP2所產生之熱排散至外部之功能。而且，散熱板HS係介隔接著材料(散熱樹脂)BDhs而貼合於半導體晶片CHP2之背面3b。接著材料BDhs因含有例如大量之金屬粒子或填充劑(例如氧化鋁等)，而使熱導率較底部填充樹脂UF更高。
又，於圖3及圖6所示之例中，於半導體晶片CHP2之周邊，固定 有支持散熱板HS之支持框(加強件)SFR。散熱板HS係接著固定於半導體晶片CHP2之背面3b及支持框SFR。藉由於半導體晶片CHP2之周邊固定金屬性之支持框SFR，可抑制配線基板ITP之翹曲變形，故自提高安裝可靠度之觀點而言較為理想。又，藉由將散熱板HS接著固定於以包圍半導體晶片CHP2周邊之方式設置之支持框SFR，可增大散熱板HS之平面積。亦即，藉由確保散熱板HS之表面積足夠大，可提高散熱性能，且基於將其穩定固定於半導體晶片CHP2上之觀點，較佳為將散熱板HS接著固定於支持框SFR。
另，於本實施形態中，雖已例舉於半導體晶片CHP2之背面3b貼合有散熱板HS之實施形態而進行說明，但作為變化例，亦可設為不安裝散熱板HS而露出半導體晶片CHP之背面3b之實施態樣。
<配線基板與DC截斷用電容器之連接構造>
接著，對圖5及圖6所示之配線基板ITP與電容器CDC、CPS之連接構造之詳細內容進行說明。圖7係表示圖5所示之複數個電容器中之一者之俯視圖。又，圖8係表示圖5之A部之放大俯視圖。又，圖9係沿著圖8之A-A線之放大剖面圖。又，圖10係表示圖9所示之配線基板中之配置於最上層之第1層配線層之構造之放大俯視圖。又，圖11係表示位於圖10所示之更內側一層配線層之第2層配線層的放大俯視圖。又，圖12係表示位於圖11所示之更內側一層之配線層第3層配線層的放大俯視圖。又，圖13係表示圖12所示之更內側一層配線層之第4層配線層的放大俯視圖
另，於本實施形態中，圖5所示之DC截斷用電容器CDC與電源電路用電容器CPS係相同之構造。因此，於圖7中，作為電容器CDC及電容器CPS之例，顯示1個電容器。又，圖7中，對電容器CDC、CPS之延伸方向DL及寬度方向DW附加箭頭而予以示意性表示。
又，圖8係電容器CDC之搭載面之放大俯視圖，其大部分被絕緣 層SR1覆蓋，但對形成於第1層之配線層WL1(參照圖9)之端子4PD1、4PD2、開口部(端子露出用開口部)SRk、及形成於導體平面2PL(參照圖9)之開口部PLk1附加虛線而予以表示。
又，雖於圖9所示之第4層配線層WL4之下層雖如圖6所示存在絕緣層2CR之下表面2Cb側之複數層配線層，但因放大圖而省略圖示。
又，於圖10至圖13之各圖中，形成於圖示之配線層之構件係以實線表示，形成於圖示之配線層之上層或下層之構件係以虛線表示。又，於圖8及圖10至圖13中，對信號電流之流動方向(換言之，信號之傳送方向)，附加箭頭而示意性表示。又，圖10至圖13所示之各放大俯視圖，係除構成高速傳送路徑之一部分之穿孔2V或通孔配線2TW以外，亦存在供給基準電位等之電源用之傳送路徑用之穿孔或通孔配線，但為便於觀圖故而省略相關圖示。
如圖7所示，電容器(晶片電容器)CDC、CPS俯視下係呈四角形。又，電容器CDC、SPS具有：兩條長邊(長側面)4ls，其等係沿著延伸方向(長邊方向)DL而延伸；及兩條短邊(短側面)4ss，其等係沿著相對於延伸方向DL正交之寬度方向DW而延伸。又，電容器CDC、CPS具有電極ER1、ER3及電極ER2、ER4，其等係於延伸方向DL(換言之，長邊4ls之延伸方向)配置於相互為相反側之端部。又，電容器CDC、CPS具有夾持於電極ER1、ER3與電極ER2、ER4之間之本體部4BD。本體部4BD係例如藉由介隔絕緣層(介電質層)將複數個導體板積層而形成。電極ER1、ER3及電極ER2、ER4係作為用於將對向配置之複數個導體板間之電容擷取至外部之外部電極端子而發揮功能。另，上述雖已對電容器CDC、CPS之構造之一例進行說明，但電容器CDC、CPS之構造亦存在各種變化例。
又，如圖8所示，圖5所示之複數個電容器CDC、CPS中之複數個電容器CDC各者搭載於配線基板ITP之上表面2t側。於本實施形態 中，如上述圖2所示，高速傳送路徑SGP2係由傳送差分信號之一對差分信號傳送路徑DSp、DSn構成。因此，以串聯連接插入至差分信號傳送路徑DSp、DSn各者之電容器CDC係如圖8所示以相互鄰接之方式配置。換言之，構成差分對之一對電容器CDC係以相互鄰接之方式搭載於配線基板ITP上。
於圖8所示之例中，配置成一電容器CDC之電極ER1與跟上述一者成對之另一電容器CDC之電極ER1相鄰，一電容器CDC之電極ER2與跟上述一者成對之另一電容器CDC之電極ER2相鄰。
如此，藉由以構成差分對之一對電容器CDC彼此相鄰之方式進行搭載，可使差分信號傳送路徑DSp、DSn(參照圖2)之阻抗一致更為容易。又，除如上所述以一對電容器CDC彼此相鄰之方式進行搭載外，藉由如圖8所示使構成差分對之一對電容器CDC之信號電流之流動方向一致，亦使差分信號傳送路徑DSp、DSn之阻抗一致更容易進行。
又，如圖9及圖10所示，配線基板ITP所具有之複數層配線層中之包含電容器CDC(參照圖9)之搭載面之第1層配線層WL1具有與電容器CDC之電極ER1電性連接之導體圖案即端子(端子焊墊、導體圖案)4PD1。又，配線層WL具有與電容器CDC之電極ER2電性連接之導體圖案即端子(端子焊墊、導體圖案)4PD2。
配線層WL1所具有之端子4PD1及端子4PD2係於覆蓋配線層WL1之絕緣層(阻焊膜)SR1(參照圖9)上所形成之開口部SRk，自絕緣層SR1露出。電容器CDC之電極ER1係以與端子4PD1之自絕緣層SR1露出之部分對向之方式配置，並藉由焊錫材料等導電性之接合材料而與端子4PD1電性連接。又，電容器CDC之電極ER2係以與端子4PD2之自絕緣層SR1露出之部分對向之方式配置，並藉由焊錫材料等導電性之接合材料而與端子4PD1電性連接。
如圖8所示，端子4PD1與端子4PD2係沿電容器CDC之延伸方向 DL(參照圖7)配置於相互對向之位置。又，如上所述，於本實施形態i中，電容器CDC係串聯連接於差分信號傳送路徑DSp、DSn(參照圖2)各者。因此，如圖10所示，構成差分對之一者之端子4PD1與構成差分對之另一者之端子4PD1相鄰配置。又，構成差分對之一者之端子4PD2與構成差分對之另一者之端子4PD2相鄰配置。
而且，配線層WL1形成有以包圍端子4PD1及端子4PD2之周圍之方式形成之導體圖案，即導體平面(填滿圖案)2PL。導體平面2PL係形成於並未形成信號傳送用之配線或端子等之導體圖案之區域的導體圖案，且構成基準電位(第1電位)或電源電位(第2電位)之供給路徑之一部分。導體平面2PL形成於配線基板ITP所具有之複數層配線層各者。若如此般於各配線層形成導體平面2PL，則可抑制信號傳送時，自信號傳送路徑向周圍擴展之電場及磁場之擴展，從而可抑制來自其他信號之串擾雜訊。藉此，可提高信號傳送路徑之雜訊耐受性。尤其如本實施形態般，包含以3Gbps以上之傳送速度傳送信號之高速傳送路徑之情形時，較佳為形成導體平面以提高雜訊耐受性。
基於提高雜訊耐受性之目的而形成導體平面2PL時，較佳為於未形成信號傳送用之配線或端子等之導體圖案之區域，積極形成導體平面2PL。因此，如圖10所示，在配線層WL1，於導體平面2PL形成有開口部PLk1，於開口部PLk1之內部形成有端子4PD1及端子4PD2。又，於開口部PLk1內部，未形成端子4PD1及端子4PD2之部分，露出有覆蓋更內側一層之配線層WL2(參照圖9)之絕緣層2e2。
又，端子4PD1及端子4PD2分別連接有層間導電路徑即穿孔2V。端子4PD1及端子4PD2係分別藉由穿孔2V而與位於較配線層WL1於配線基板ITP之更內側一層之第2層配線層WL2電性連接。
接著，如圖9及圖11所示，位於較配線層WL1於配線基板ITP更內側一層之第2層配線層WL2具有與上述端子4PD1或端子4PD2(參照圖 9)電性連接之複數條配線2d。複數條配線2d係構成利用圖2所說明之高速傳送路徑SGP2之一部分之配線。
又，配線層WL2具有導體平面2PL，其係以包圍形成有複數條配線2d之區域周邊之方式而形成。如上所述，因配線層WL2所具有之導體平面2PL係抑制信號傳送時，自信號傳送路徑向周圍擴展之電場及磁場之擴展之導體圖案，故將其廣範圍地形成。因此，如圖11所示配線層WL2所具有之導體平面2PL之面積大於端子4PD1及端子4PD2之合計面積。
又，配線層WL2所具有之複數條配線2d及導體平面2PL係由覆蓋配線層WL2之絕緣層2e2(參照圖9)所覆蓋。
又，配線層WL2所具有之導體平面2PL具有形成於與端子4PD1及端子4PD2各者重疊之區域之開口部PLk2。於圖11所示之例中，開口部PLk2之面積大於形成於圖10所示之配線層WL1之導體平面2PL之開口部PLk1的面積。又，於圖11所示之例中，開口部PLk2形成於與2個端子4PD1及2個端子4PD2兩者重疊之位置。換言之，形成於配線層WL2之導體圖案2PL中之與端子4PD1及端子4PD2重疊之區域全體開口。又，如圖11所示，俯視下，於開口部PLk2內，除形成有複數條配線2d及導體圖案2MP之部分以外，露出有覆蓋圖9所示之第3層配線層WL3之絕緣層2e3之上表面。以下，對形成開口部PLk2之原因進行說明。
如上所述，導體平面2PL係覆蓋各配線層之未形成配線圖案等之區域之填滿圖案，藉由以包圍信號傳送路徑之周邊(平面方向及厚度方向之周邊)之方式配置導體平面2PL，可抑制信號傳送時自信號傳送路徑向周圍擴展之電場及磁場之擴展。
然而，根據本案發明人之探討，得出如下結論：雖端子4PD1或端子4PD2之更內側一層之配線層WL2上配置有導體平面2PL，但於與 端子4PD1或端子4PD2重疊之區域未形成開口部PLk2時，於導體平面2PL與端子4PD1、4PD2之間將產生電容耦合，從而對傳送路徑中追加寄生電容。
由於有必要如圖9所示地增大電容器CDC之電極ER1及電極ER2之接合面積而提高連接可靠度，故構成高速傳送路徑之導體圖案中之端子4PD1及端子4PD2難以成為如引線(例如圖11所示之配線2d)之配線寬度(最小寬度尺寸)。另，此處所言之端子4PD1及端子4PD2之「最小寬度尺寸」，係指例如圖8所示之X方向或Y方向上之最短長度。即便為了增大電容器CDC之電極ER1及電極ER2之接合面積，端子4PD4及端子4PD2成為圖8所示之X方向上之長度及Y方向上之長度中之任一種長度，亦難以再將其加以縮短。
因此，導體平面2PL與端子4PD1、4PD2之間產生電容耦合時，寄生電容之值主要係與於厚度方向重疊之部分之面積成比例而增大。又，若對構成高速傳送路徑之端子4PD1及端子4PD2追加寄生電容，則表面上高速傳送路徑中之阻抗降低。亦即，藉由對高速傳送路徑中之一部分追加低阻抗部而產生阻抗不連續。於高頻信號之信號傳送路徑中，藉由以傳送路徑中之阻抗成分接近特定值(例如單線50歐姆、差分100歐姆)之方式設計配線佈局，可抑制信號反射等之特性劣化。因此，自提高信號傳送品質之觀點而言，較佳為儘可能減小端子4PD1或端子4PD2與導體平面2PL之間所產生之寄生電容之值，以實現阻抗整合。
因此，本案發明人發現於將電容器CDC搭載於半導體裝置時，抑制用以搭載電容器CDC之端子4PD1及4PD2中產生阻抗不連續之方法。亦即，如圖9及圖11所示，於配線層WL1之更內側一層之配線層即配線層WL2所具有之導體平面2PL具有開口部PLk2，其形成於與端子4PD1及端子4PD2各者重疊之區域。
圖9及圖11所示之端子4PD1、4PD2與導體平面2PL之關係可表述如下。亦即，配線層WL2所具有之導體平面2PL係於與端子4PD1及端子4PD2各者重疊之區域開口。
又，在開口部PLk2內，於未形成配線2d或導體圖案2MP之區域，露出有覆蓋比配線層WL2更內側一層之配線層WL3(參照圖9)之絕緣層2e3。
又，如上所述，起因於電容耦合而產生之寄生電容之值係與導體平面2PL與端子4PD1或端子4PD2於厚度方向重疊之部分之面積成比例地增大。因此，如圖11所示，更佳為端子4PD1及端子4PD2與導體平面2PL於厚度方向均不重疊。換言之，如圖11所示，較佳為端子4PD1之輪廓及端子4PD2之輪廓俯視下分別位於開口部PLk2之開口端部(經開口之區域之周緣部)之內側。
然而，即便端子4PD1及端子4PD2之一部分與導體平面2PL於厚度方向重疊，亦可減小寄生電容之值。例如，若端子4PD1及端子4PD2之平面積中之90%以上未與導體平面2PL重疊，則可減小寄生電容之值。關於端子4PD1及端子4PD2之一部分與形成於配線層WL2之導體平面2PL之一部分於厚度方向重疊時之變化例，將於後敘述。
又，圖11所示之開口部PLk2之形狀較佳為與配線層WL1(參照圖10)之端子4PD1及端子4PD2之形狀或位置相對應。若如圖11所示以包含與端子4PD1及端子4PD2重疊之所有區域之方式形成開口部PLk2，則即便開口部PLk2之面積大於其面積，亦不會大幅降低寄生電容之值。
另一方面，有將導體平面2PL利用作為高速傳送路徑之參考路徑(返回路徑)之情形。於該情形時，較佳為將參考路徑與高速傳送路徑之間隔距離保持固定。因此，較好開口部PLk2之面積不會極度變大。例如如圖11所示，較佳為，開口部PLk2之開口端部之輪廓係沿著 配線層WL1(參照圖10)之端子4PD1及端子4PD2之輪廓。
基於上述觀點，若不考慮配線2d之佈局，則若俯視下於端子4PD1輪廓之外側及端子4PD2輪廓之外側分別個別地形成有開口部PLk2之開口端部，則可縮小開口部PLk2之面積，並可減少寄生電容。
然而，如圖11所示，根據端子4PD1及端子4PD2之間隔距離而定，亦有難以於各端子4PD1、4PD2個別形成開口部PLk2之情況。於該情形下，將與端子4PD1重疊之區域之開口部及與端子4PD2重疊之區域之開口部連結，而設為如圖11所示使與端子4PD1及端子4PD2重疊之區域一起開口之開口部PLk2。
又，有必要將形成於配線層WL2之配線2d與導體平面2PL隔開。因此，如圖11所示，於配線2d配置於開口部PLk2附近之情形時，亦有難以於開口部PLk2與配線2d之間配置導體平面2PL之情況。於該情形時，如圖11所示，亦可設為將與複數個端子4PD1及複數個端子4PD2重疊之區域一起開口之開口部PLk2。此時，亦存在如下情形：雖於不存在導體平面2PL之部位有配線部之阻抗略微變高之傾向，但因與端子4PD1、4PD2之殘留電容之一部分相抵消，故而亦能減輕阻抗不連續。
又，圖11所示之導體圖案2MP係與配線層WL2中之導體平面2PL隔開。但導體圖案2MP係經由連接於導體圖案2MP之穿孔2V，與圖10所示之配線層WL1所具有之導體平面2PL及圖13所示之配線層WL3所具有之導體平面2PL電性連接。因此，對導體圖案2MP供給與圖11所示之導體平面2PL相同之電位(例如基準電位)。於該情形時，當導體圖案2MP之面積增大時，必須考慮導體圖案2MP與端子4PD1之間之寄生電容，或導體圖案2MP與端子4PD2之間之寄生電容。因此，如圖11所示，較好配置為俯視下導體圖案2MP未與端子4PD1或端子4PD2重 疊。
如上所述，根據本實施形態，構成高速傳送路徑之一部分之端子4PD1與端子4PD2形成於配線層WL1。而且，使形成於配線層WL1更內側一層之配線層WL2之導體圖案2PL與端子4PD1及端子4PD2各者重疊之區域予以開口。藉此，可抑制導體平面2PL與端子4PD1及端子4PD2之電容耦合引起之阻抗下降，提高高速傳送路徑之雜訊耐受性。而且，由於本實施形態之半導體裝置PKG2可提高高速傳送路徑之雜訊耐受性，故可提高其可靠度。
其次，對圖9及圖12所示之第3層配線層WL3進行說明。位於較配線層WL2(參照圖9)於配線基板ITP更內側一層之第3層配線層WL3具有複數條配線2d(參照圖12)，其等與形成於配線層WL1(參照圖9)之端子4PD1(參照圖9)或端子4PD2(參照圖9)電性連接。複數條配線2d係構成利用圖2所說明之高速傳送路徑SGP2之一部分之配線。
又，配線層WL3具有導體平面2PL，其係以包圍形成有複數條配線2d之區域周邊之方式形成。如上所述，配線層WL3所具有之導體平面2PL可抑制信號傳送時，自信號傳送路徑向周圍擴展之電場及磁場之擴展之導體圖案，故廣範圍地形成。因此，如圖12所示配線層WL2所具有之導體平面2PL之面積大於端子4PD1及端子4PD2之合計面積。
又，配線層WL3所具有之導體平面2PL具有開口部PLk3，其形成於與端子4PD1及端子4PD2各者重疊之區域。於圖12所示之例中，開口部PLk2之面積與圖10所示之形成於配線層WL1之導體平面2PL之開口部PLk1之面積為相同程度。
又，於圖12所示之例中，形成於配線層WL3之導體平面2PL中之與端子4PD1及端子4PD2重疊之區域整體予以開口。又，於圖12所示之例中，開口部PLk3形成於與成對之端子4PD1及端子4PD2重疊之每 一區域。因此，於圖12所示之範圍內，形成有2個開口部PLk3。又，如圖12所示，俯視下，於開口部PLk3內，除形成有複數條配線2d之部分外，露出有覆蓋圖9所示之第4層配線層WL4之絕緣層2e4上表面。
考慮追加至端子4PD1及端子4PD2之寄生電容時，係與配線層WL1最近之配線層WL2所具有之導體平面2PL之電容耦合。因此，如上所述，藉由於配線層WL2之導體平面2PL形成如上述般之開口部PLk2，可大幅降低寄生電容之值。因此，不管配線層WL3係何種配線構造，藉由設置圖11所示之開口部PLk2，均可提高高速傳送路徑之雜訊耐受性。
然而，除上述以外，當欲進一步提高高速傳送路徑之雜訊耐受性時，較好針對與形成於比配線層WL2更內側一層之配線層即配線層WL3之導體平面2PL之電容耦合加以考慮。尤其為了對應半導體封裝之薄型化及隨著半導體裝置之高功能化而增加配線層數這兩方面，而有各配線層之厚度逐漸變薄之傾向。導體平面2PL與端子4PD1、4PD2之間產生電容耦合時，寄生電容之值主要係與於厚度方向重疊之部分之間隔距離成反比地增大。因此，若複數層配線層各者之厚度變薄，則寄生電容值易於增大。另，於本實施形態中，例如各配線層WL2、WL3之厚度為30~50μm。又，各配線層WL2、WL3所含之配線層(配線層WL2係具有導體平面2PL及配線2d之層，配線層WL3係具有導體平面2PL之層)之厚度為10~20μm，配線層WL2所含之導體圖案2pL與配線層WL3所含之導體圖案2PL之間之絕緣層2e之厚度為20~30μm。
因此，於本實施形態中，於形成於配線層WL3之導體平面2PL中之與端子4PD1及端子4PD2重疊之區域，形成開口部PLk3。圖9及圖12所示之端子4PD1、4PD2與配線層WL3之導體平面2PL之關係亦可表 述如下。亦即，配線層WL3所具有之導體平面2PL與端子4PD1及端子4PD2各者重疊之區域予以開口。
然而，即便為端子4PD1及端子4PD2之一部分與導體平面2PL於厚度方向重疊，亦可降低寄生電容之值。例如，若端子4PD1及端子4PD2之平面積中之90%以上未與導體平面2PL重疊，則可降低寄生電容之值。
又，較佳為，圖12所示之開口部PLk3之面積係圖11所示之開口部PLk2之面積以下。如上所述，考慮追加至端子4PD1及端子4PD2之寄生電容時，則以圖11所示之形成於配線層WL2之導體平面2PL與端子4PD1及端子4PD2之關係的影響為最大。因此，圖12所示之開口部PLk3之面積大於開口部PLk2之面積之情形難以有助於減低寄生電容之值。
另一方面，如上所述，導體平面2PL被用作高速傳送路徑之參考路徑(返回路徑)。於該情形時，較佳為將返回路徑與高速傳送路徑之間隔距離保持固定。因此，較佳為，圖12所示之開口部PLk3之面積係圖11所示之開口部PLk2之面積以下。
然而，如圖12所示當於開口部PLk3之周邊部形成配線2d時，有必要使配線2d與導體平面2PL隔開。因此，根據配線佈局，亦有開口部PLk3之面積大於圖11所示之開口部PLk2之面積之情況。
接著，對圖9及圖13所示之第4層配線層WL4進行說明。位於較配線層WL3(參照圖9)於配線基板ITP更內側一層之第4層配線層WL4具有複數條配線2d(參照圖13)，其等使形成於配線層WL1(參照圖9)之端子4PD1(參照圖9)或端子4PD2(參照圖9)電性連接。於圖13所示之例中，複數條配線2d與端子4PD2電性連接。複數條配線2d構成利用圖2所說明之高速傳送路徑SGP2之一部分之配線。
又，於本實施形態中，因配線層WL4係形成於芯材即絕緣層2CR 之上表面2Ct上之配線層，故配線層WL4具有與貫通絕緣層2CR之通孔配線2TW電性連接之通孔焊盤THL。通孔焊盤THL係於配線層WL4與配線2d電性連接。通孔配線2TW及通孔焊盤THL係構成利用圖2所說明之高速傳送路徑SGP2之一部分之配線。
又，配線層WL4具有以包圍形成有配線2d及通孔焊盤THL之區域周邊之方式形成之導體平面2PL。如上所述，因配線層WL4所具有之導體平面2PL係抑制信號傳送時自信號傳送路徑向周圍擴展之電場及磁場之擴展之導體圖案，故廣範圍地形成。因此，如圖13所示配線層WL4所具有之導體平面2PL之面積大於端子4PD1及端子4PD2之合計面積。
又，配線層WL4所具有之導體平面2PL具有複數個開口部PLk4。開口部PLk4俯視下具有沿著將配線2d及通孔焊盤THL連結之導體圖案之輪廓的形狀。而且，各開口部PLk4之面積小於端子4PD1及端子4PD2之合計面積。於形成有端子4PD1及端子4PD2之配線層WL1與配線層WL4之間，存在配線層WL2及配線層WL3。故而，於圖13所示之例中，開口部PLk4之面積並未大於端子4PD1及端子4PD2之面積，而留出用以使將連結配線2d與通孔焊盤THL之導體圖案及導體平面2PL隔開之所需大小。圖13所示之配線2d及通孔焊盤THL構成高速傳送路徑之一部分。因此，藉由縮小連結配線2d與通孔焊盤THL之導體圖案與導體平面2PL之間隔距離，可易於將參考路徑與高速傳送路徑之間隔距離保持固定。
然而，隨著各配線層朝薄型化進展，於必須考慮配線層WL4與配線層WL1之間之電容耦合時，作為相對於圖13之變化例，亦可將開口部PLk4之面積設為端子4PD1及端子4PD2之合計面積以上。於該情形時，例如只要於圖13所示之配線層WL4形成與圖10所示之開口部PLk1相同之開口部即可。
又，如圖13所示，構成高速傳送路徑之一部分之通孔THL俯視下形成於與端子4PD1及端子4PD2中之至少一者於厚度方向重疊之位置。於圖13所示之例中，其係與端子4PD1及端子4PD2兩者重疊。若基於另一觀點闡述圖13所示之例，則可表述如下。亦即，通孔THL係配置為俯視下跨越端子4PD1及端子4PD2之間之區域。
自將圖13所示之通孔焊盤THL與圖10所示之端子4PD1電性連接之觀點而言，通孔焊盤THL之形成位置並非限定於與端子4PD1及端子4PD2中之至少一者於厚度方向所重疊之位置。因此，作為相對於圖13之變化例，亦可為於不與端子4PD1及端子4PD2之任一者重疊之位置形成有通孔焊盤THL之變化例。
然而，自將配線佈局簡單化以提高高速傳送路徑之積體度之觀點而言，較佳為如圖13所示，構成高速傳送路徑之一部分之通孔焊盤THL形成於與端子4PD1及端子4PD2中之至少一者於厚度方向重疊之位置。
於如上述之構成高速傳送路徑之導體圖案中之難以將如圖11或圖12所示之配線2d之最小寬度尺寸縮窄之導體圖案時，較好針對與於厚度方向上鄰接之配線層內所形成之導體平面2PL之間產生電容耦合而產生之寄生電容加以考慮。如圖13所示，通孔焊盤THL之最小寬度尺寸小於端子4PD1或端子4PD2，但最小寬度尺寸大於圖11或圖12所示之配線2d。因此，較佳為於圖12所示之配線層WL3，於與圖13所示之通孔焊盤THL於厚度方向重疊之位置形成導體平面2PL。
此處，如圖12所示，形成於配線層WL3之導體平面2PL中之與端子4PD1及端子4PD2重疊之區域整體予以開口。因此，若通孔焊盤THL形成於與端子4PD1及端子4PD2中之至少一者於厚度方向重疊之位置，結果通孔焊盤THL與圖12所示之開口部PLk3重疊。亦即，開口部PLk3兼具如下功能：減低配線層WL3之導體平面2PL與端子4PD1或 端子4PD2之間所產生之寄生電容之功能，及減低配線層WL3之導體平面2PL與通孔焊盤THL(參照圖13)之間所產生之寄生電容之功能。
藉此，由於可減少圖12所示之形成於配線層WL3之導體平面2PL之開口部PLk3之個數，故而可利用於拉引配線2d之空間增加。其結果，可提高高速傳送路徑之積體度。
又，於如圖13所示通孔焊盤THL係配置為俯視下跨越端子4PD1及端子4PD2之間之區域時，形成於圖11所示之配線層WL2、圖12所示之配線層WL3或圖13所示之配線層WL4之配線2d不易與端子4PD1或端子4KPD2重疊。
其次，圖13所示之通孔配線2TW係經由積層於圖6所示之絕緣層2CR之下表面2Cb側之配線層WL5、配線層WL6、配線層WL7及配線層WL8上所形成之配線及層間導電路徑即通道，而與焊盤2LD及焊錫球SB電性連接。然而因配線層WL5與配線層WL1之間配置有芯材即絕緣層2CR，故考慮圖10所示之端子4PD1或端子4PD2之間之寄生電容產生之必要性與配線層WL2或配線層WL3時相較相對較小。
<配線基板與未連接於高速傳送路徑之電容器之連接構造>
接著，對未與形成於圖5所示之支撐框SFR之內側之高速傳送路徑連接之電源電路用之電容器CPS與配線基板ITP之連接構造進行說明。圖14係圖5之B部之放大俯視圖。又，圖15係沿著圖14之A-A線之放大剖面圖。又，圖16係表示圖15所示之配線基板中之配置於最上層之第1層配線層之構造的放大俯視圖。又，圖17係表示圖10所示之配線層更內側一層之第2層配線層之放大俯視圖。
如圖14所示，圖5所示之複數個電容器CDC、CPS中之複數個電容器CPS各者搭載於配線基板ITP之上表面2t側。於本實施形態中，如上述圖2所示，電容器CPS係以並聯連接插入至對半導體晶片CHP2供給基準電位(第1電位)VSS之基準電位供給路徑VSP、與對半導體晶片 CHP2供給電源電位(第2電位)VDD之電源電位供給路徑VDP之間。亦即，電容器CPS係電源電路用之電容器，且未連接於圖2所示之高速傳送路徑SGP2。
如電源電路用之電容器CPS，未連接於高速傳送路徑SGP2之電容器與配線基板ITP之連接構造，亦可為與利用圖8至圖13所說明之DC截斷用電容器CDC相同之連接構造。然而，於未連接於高速傳送路徑SGP2之電容器CPS時，即便於用於連接電容器CPS之導體圖案與導體平面2PL之間因電容耦合而產生寄生電容，亦難以成為可靠度降低之主要原因。因此，於連接於電容器CPS之電源供給路徑之配線構造時，亦可不形成用於減低寄生電容之開口部PLk2(參照圖11)或開口部PLk3(參照圖12)。
例如，如圖15及圖16所示，配線基板ITP所具有之複數層配線層中、包含電容器CPS(參照圖15)之搭載面之第1層配線層WL1具有與電容器CPS之電極ER3(參照圖15)電性連接之導體圖案即端子(端子焊墊、導體圖案)4PD3。然而，由於對端子4PD3例如供給與周邊之導體平面2PLG相同之基準電位(例如接地電位)，故將導體平面2PLG之一部分(於開口部SRk露出之部分)用作為端子4PD3。又，配線層WL1具有與電容器CPS之電極ER4電性連接之導體圖案即端子(端子焊墊、導體圖案)4PD4。由於端子4PD4係被供給與周邊之導體平面2PLG不同之電位(電源電位)之端子，故於形成於導體平面2PLG之開口部PLk1之內側，將其形成為與導體平面2PLG隔開。
又，如圖15及圖17所示，配線層WL2具有：被供給第1電位之導體平面2PLG、及被供給與第1電位不同之第2電位(電源電位)之導體平面2PLD。然而配線層WL2之導體平面2PLG係與相當於端子4PD3之配線層WL1(參照圖15)之導體平面2PGL於厚度方向重疊。又，配線層WL2之導體平面2PLG係與端子4PD4全體於厚度方向重疊。亦即，並 未形成相當於圖11所示之開口部PLk2之開口部，而僅形成用於將導體平面2PLG與導體平面2PLD隔開之間隙。
進而，如圖15所示，於配線層WL3及配線層WL4與電容器CPS於厚度方向重疊之區域，形成被供給上述第1電位或第2電位之導體平面2PL，於導體平面2PL並未形成開口部PLk3(參照圖9)及開口部PLk4。
如此，關於將未連接於高速傳送路徑SGP2(參照圖2)之電容器與配線基板ITP電性連接之部分，並未形成用於減低寄生電容之開口部PLk2(參照圖11)或開口部PLk3(參照圖12)，藉此可設為簡單之構造。如此，關於電源電路用電容器CPS，無須將其設為提高如高速傳送路徑之雜訊耐受性之構造，而如圖14及圖15所示，可使基準電位用之導體平面2PLG與電源電位用之導體平面2PLD對向。或者，亦可不作成使基準電位用之導體平面2PLG與電源電位用之導體平面2PLG中之任一種導體平面延伸至另一者之端子之正下方之亦即開口部(槽形狀)。藉此，可無需用於連接電源之導線(包含通孔配線)，而可提高配線基板之設計自由度。其結果，可減低電源之阻抗或電阻，提高電源特性。
另，雖省略圖示，但如圖2所示之低速傳送路徑SGP1般，例如以未達5Gbps之傳送速度傳送信號之路徑，即便不插入電容器CDC，亦不太會使信號輸入輸出之穩定性降低。惟，作為相對於本實施形態之變化例，而將DC截斷用電容器CDC以串聯連接插入至低速傳送路徑SGP1時，較佳為設為與利用圖8至圖13所說明之配線構造相同之構造。亦即，較佳為，於形成於配線層WL1更內側一層之配線層WL2之導體平面2PL與端子4PD1及端子4PD2各者重疊之區域予以開口。
<半導體裝置之製造方法>
接著，對利用圖1至圖17所說明之半導體裝置PKG2之製造步驟進行說明。半導體裝置PKG2係按照圖18所示之流程製造。圖18係表示 利用圖1至圖17所說明之半導體裝置之製造步驟之概要之說明圖。以下對各步驟之詳細內容進行說明。另，於以下之製造方法之說明中，對事先準備按製品尺寸形成之配線基板ITP而製造為1層之半導體裝置PKG2之方法進行說明。然而，作為變化例，亦可應用多片方式，其係準備被劃分為複數個製品形成區域之所謂多片基板，於對複數個製品形成區域各者進行組裝後，對每個製品形成區域實施切割而獲得複數個半導體裝置。於該情形時，將於圖18所示之球安裝步驟之後或電性試驗步驟之後，追加切斷多片基板，對每個製品形成區域實施切割之單片化步驟。
1.配線基板準備步驟
首先，於圖18所示之配線基板準備步驟中，準備圖19及圖20所示之配線基板ITP。圖19係表示圖18所示之配線基板準備步驟中所準備之配線基板之晶片搭載面側之俯視圖。又，圖20係沿著圖19之C-C線之剖面圖。另，圖19中為了示出晶片搭載區域DBA、中央區域CTR及周邊區域PRP之界限，而對晶片搭載區域DBA及中央區域CTR之外緣附加兩點鏈線予以表示。又，為了明確表示被圖3所示之散熱板HS覆蓋之區域即中央區域CTR，而對中央區域CRT內附加點圖案。
又，圖19所示之A部之放大平面係與圖8所示之去除電容器CDC及接合材料SD後之狀態對應，B部之放大平面係與圖14所示之去除電容器CPS及接合材料SD後之狀態對應。又，省略圖19所示之配線基板ITP之下表面2b(參照圖20)側之俯視圖之圖示。本步驟之配線基板ITP之下表面2B，係於圖4所示之複數個焊錫球SB之位置，於阻焊膜即絕緣膜SR2形成有複數個開口部，於上述開口部露出焊盤2LD(參照圖20)之狀態。
如圖19所示，配線基板ITP具有俯視下呈四角形之上表面2t之中央部之中央區域CTR、及連續地包圍中央區域CRT之周圍之周緣區域 PRP。中央區域PRP係圖18所示之散熱板搭載步驟中，由圖6所示之散熱板HS覆蓋之區域。另一方面，周緣區域PRP係自圖6所示之散熱板HS露出之區域。又，中央區域CTR係圖18所示之圖6所示之半導體晶片搭載步驟中，包含搭載半導體晶片CHP2之區域即晶片搭載區域DBA。
又，於中央區域CTR，形成有第1導體圖案群，其包含複數個焊接墊2PD、複數個端子4PD3及複數個端子4PD4。形成於中央區域CTR之第1導體圖案群中之複數個焊接墊2PD係於圖18所示之半導體晶片搭載步驟中之經由圖6所示之突起電極3BP而與半導體晶片CHP2電性連接之電極端子。又，第1導體圖案群中之複數個端子4PD3及複數個端子4PD4分別係用於連接利用圖14至圖17所說明之電源電路用電容器CPS之電極端子。
另，圖19顯示作為焊接墊2PD之排列之一例之排列為行列狀之例，但焊接墊2PD之排列存在各種變化例。例如，亦可沿晶片搭載區域DBA之周緣部排列焊接墊2PD，且於晶片搭載區域DBA之中央部未形成焊接墊2PD。
又，於配線基板ITP之上表面2t之周緣區域PRP，形成有包含複數個端子4PD1及複數個端子4PD2之第2導體圖案群。第2導體圖案群中之複數個端子4PD1及複數個端子4PD2分別係用於連接利用圖8至圖13所說明之DC截斷用電容器CDC之電極端子。
因圖20所示之配線基板ITP之配線構造已利用圖6及圖8至圖17予以說明，故省略重複之說明。惟，於本步驟中，如圖20所示，並未連接圖6所示之焊錫球SB。如圖20所示，具有芯材即絕緣層2CR之配線基板ITP之製造方法，係例如可將形成有複數個通孔配線2TW之絕緣層2CR作為基材，於絕緣層2CR之上表面2Ct側與下表面2Cb側，利用增層法分別積層配線層而製造。又，於不使用芯材之情形時，可於將 複數層配線層於未圖示之基材上積層後，將基材予以剝離，而製造配線基板。
2.電容器搭載步驟
接著，於圖18所示之電容器搭載步驟中，如圖21及圖22所示，於配線基板ITP之上表面2t側搭載複數個電容器CDC、CPS。圖21係表示於圖19所示之配線基板搭載複數個電容器之狀態之俯視圖。又，圖22係沿著圖21之C-C線之剖面圖。另，圖21中為便於觀見搭載於圖19所示之中央區域CTR之複數個電容器CPS，並未對中央區域CTR之內部附加點圖案。又，圖21所示之A部之放大平面係與圖8對應，B部之放大平面係與圖14對應。
於本步驟中，如圖21及圖22所示，準備複數個電容器CDC、CPS(電容器準備步驟)，並將其分別搭載於配線基板ITP上。此時，DC截斷用複數個電容器CDC皆搭載於周緣區域PRP。另一方面，於圖21所示之例中電源電路用之複數個電容器CPS皆搭載於中央區域CTR。另，作為相對於圖21之變化例，亦可將複數個電容器CPS中之一部分搭載於周緣區域PRP。，因較佳為將電源電路用電容器CPS配置於消耗電力之電路附近，故更佳為將其搭載於包含晶片搭載區域DBA之中央區域CTR。
於本步驟中，如圖8及圖9所示，電容器CDC之電極ER1係經由焊錫材料即接合材料SD而與配線基板ITP之端子4PD1連接。又，電容器CDC之電極ER2係介隔焊錫材料即接合材料SD而與配線基板ITP之端子4PD2連接。又，如圖14及圖15所示，電容器CPS之電極ER3係介隔焊錫材料即接合材料SD而與配線基板ITP之端子4PD3連接。又，電容器CPS之電極ER4係介隔焊錫材料即接合材料SD而與配線基板ITP之端子4PD4連接。
將焊錫材料用作接合材料SD時，於搭載電容器CDC、CPS之前， 對各端子4PD1、4PD2、4PD3、4PD4各者之表面，事先塗佈包含焊錫成分之焊錫材料，再將電容器CDC、CPS載置於焊錫材料上。於該狀態下，藉由以達到焊錫材料之熔點以上之溫度實施加熱處理(回流焊處理)，而將電容器CDC、CPS固定於端子4PD1、4PD2、4PD3、4PD4上。
3.晶片搭載步驟
接著，於圖18所示之半導體晶片搭載步驟中，如圖23及圖24所示，於配線基板ITP之上表面2t之晶片搭載區域之DBA，搭載半導體晶片CHP2。圖23係表示於圖21所示之配線基板搭載有半導體晶片之狀態之俯視圖。又，圖24係沿著圖23之A-A線之剖面圖。
於本步驟中，如圖23及圖24所示，準備半導體晶片CHP2(半導體晶片準備步驟)，將其搭載於配線基板ITP之晶片搭載區域DBA上。於圖23及圖24所示之例中，於半導體晶片CHP2之正面3t(參照圖24)與配線基板ITP之上表面2t對向之狀態下，利用所謂面朝下安裝方式(或亦稱為覆晶連接方式)進行安裝。
又，於本步驟中，如圖24所示將形成於半導體晶片CHP2之正面3t側之複數個焊墊3PD與配線基板ITP之複數個焊接墊2PD經由複數個突起電極3BP而相互電性連接。如本實施形態，將複數個焊接墊2PD排列成行列狀之情形時，大多使用將焊錫材料成形為球狀之焊錫凸塊作為複數個突起電極3BP。惟，突起電極3BP並非限定於焊錫凸塊，例如亦可使用將銅等之金屬材料成形為柱狀之柱凸塊。
又，於本步驟中，於半導體晶片CHP2與配線基板ITP之間，配置底部填充樹脂(絕緣性樹脂)UF。底部填充樹脂UF係配置為將半導體晶片CHP2與配線基板ITP之電性連接部分(複數個突起電極3BP之接合部)密封。如此，藉由以密封複數個突起電極3BP之連接部分之方式配置底部填充樹脂UF，可緩和於半導體晶片CHP2與配線基板ITP之電 性連接部分所產生之應力。
該底部填充樹脂UF之形成方法大致分為2種方法。第1種方法即先塗佈方式，係於搭載半導體晶片前，將底部填充樹脂UF事先配置於晶片搭載區域DBA(參照圖23)上。其次，自底部填充樹脂UF之上方按押半導體晶片CHP2，而將配線基板ITP與半導體晶片CHP2電性連接。其後，使底部填充樹脂UF硬化，而獲得圖24所示之構造體。另，於搭載半導體晶片CH2前配置樹脂材料之本方式之情況並非限定於如上述般之膏狀樹脂材料，亦可使用膜狀之樹脂材料。該情形下，則並非進行「塗佈」作業而係進行「貼合」作業。
又，第2種方法即後注入方式，係於配置底部填充樹脂UF之前，將半導體晶片CHP2與配線基板ITP電性連接。其後，對半導體晶片CHP2與配線基板ITP之間之間隙注入液狀樹脂，藉由使其硬化，而獲得圖24所示之構造體。於本步驟中，可使用上述先塗佈(或先貼合)方式與後注入方式之任一者。
4.散熱板搭載步驟
其次，於圖18所示之散熱板搭載步驟中，如圖25及圖26所示，於半導體晶片CHP2上搭載散熱板HS，以散熱板HS覆蓋半導體晶片CHP2。圖25係表示以散熱板覆蓋圖23所示之半導體晶片之狀態之俯視圖。又，圖26係沿著圖25之A-A線之剖面圖。
於本步驟中，如圖25及圖26所示，準備散熱板HS(半導體晶片準備步驟)，將其搭載於配線基板ITP之中央區域CTR(參照圖25)上。藉此，如圖26所示，半導體晶片CHP2及電源電路用之複數個電容器CPS被散熱板HS所覆蓋。另一方面，DC截斷用複數個電容器CDC各者則如圖25所示未被散熱板HS覆蓋，而係自該散熱板HS露出。
散熱板HS安裝方法存在各種方法。例如，於圖26所示之例中，於散熱板HS之周緣部安裝支持框SFR，散熱板HS介隔支持框SFR而被 接著固定於配線基板ITP。又，對半導體晶片CHP2之背面3b塗佈接著材料(散熱樹脂)BDhs，散熱板HS介隔接著材料BDhs而被接著固定於半導體晶片CHP2。
作為與不同於上文之方法，亦可事先將支持框SFR接著固定於配線基板ITP，並於所固定之支持框SFR上搭載散熱板HS。又，作為相對於圖26之變化例，亦可採用不設置支持框SFR而僅將散熱板HS接著固定於半導體晶片CHP2之構成。
另，作為對於本實施形態之變化例，於未安裝散熱板HS時，可省略本步驟。
5.球安裝(ballmount)步驟
其次，於圖18所示之球安裝步驟中，如圖4及圖6所示，於配線基板ITP之安裝面即下表面2b側，安裝複數個焊錫球SB。於本步驟中，於自圖4及圖6所示之絕緣層SR2露出之焊盤2LD上配置焊錫球SB，藉由實施回流焊處理(加熱使焊錫成分熔融接合後，進行冷卻處理)，將焊錫球SB接合於焊盤2LD。另，於未將焊錫球SB用作將圖1所示之配線基板MB1與半導體裝置PKG2電性連接之導電性材料時，亦可省略本步驟。或者，於本步驟中，亦可於焊盤2LD之露出面形成較薄之焊錫膜等之金屬膜來替代焊錫球SB。
6.電性試驗步驟(DC測試步驟)
接著，於圖18所示之電性試驗步驟中，進行對形成於半導體裝置PKG2之電路之電性試驗。該電性試驗包含流動檢查用之直流電流而進行檢查之DC測試。DC測試包含例如確認電路之電性連接狀態之導通測試等。圖27係示意性表示圖18所示之電性試驗步驟中，使DC截斷用電容器之電極短路而進行檢查之狀態之放大剖面圖。
如上所述，DC測試係流動直流電流而進行檢查，故於檢查對象之電路包含DC截斷用電容器CDC時，檢查用之電流會被截斷。因 此，於進行被插入電容器CDC之高速傳送路徑之DC測試時，如圖27之示意性所示，有必要於使電容器CDC之電極ET2與電極ET1短路之狀態下，輸入直流之檢查信號SGin。若使電容器CDC之電極ET2與電極ET1短路，則即便將DC截斷用電容器CDC以串聯連接插入至高速傳送路徑中，亦可自電極ET1側輸出檢查信號SGout，從而進行整個電路之DC測試。
此處，如圖27所示，欲使電容器CDC之電極ET2與電極ET1短路時，要求為可容易地使導線性構件接觸於電容器CDC之電極ET1及電極ET2兩者之構造。因此，於本實施形態中，DC截斷用電容器CDC配置於如圖25所示之未被散熱板HS覆蓋之位置。於該情形下，由於電容器CDC之電極ET1及電極ET2露出，故可使其接觸於用於使電容器CDC之電極ET2與電極ET1短路之導線性構件。
用於使電容器CDC之電極ET2與電極ET1短路之導電性構件存在各種態樣。例如，於圖27所示之例中，以覆蓋電容器CDC之電極ET1及電極ET2兩者之方式，按壓於樹脂膜之內部埋入有導電性構件之各向異性導線性膜(導電性構件)CDF。於該狀態下，若自安裝面側之焊錫球SB(參照圖6)側輸入檢查信號SGin，則通過各向異性導電性膜CDF之檢查信號SGout將自另一焊錫球SB輸出。於該情形時，由於可使複數個電容器CDC各者一起短路，故可有效率地進行DC測試。
又，作為相對於圖27之變化例，亦可使檢查用之接觸端子(探針端子)接觸於電極ER1及電極ER2各者，而使其等短路。
<半導體裝置之安裝方法>
接著，利用圖1，對將半導體裝置PKG1及半導體裝置PKG2搭載於母板即配線基板MB1上而將半導體裝置PKG1與半導體裝置PKG2電性連接之方法進行說明。
如圖1所示，於配線基板MB1之上表面(搭載面)MBt，形成有用於 連接半導體裝置PKG1之複數個端子TM1、及用於連接半導體裝置PKG2之複數個端子TM2。半導體裝置PKG1包含外部端子即複數個焊錫球SB。本實施形態之半導體裝置之安裝方法，係藉由將半導體裝置PKG1之複數個焊錫球SB分別接合於配線基板MB1之複數個端子TM1，而將半導體裝置PKG1與配線基板MB1電性連接。又，本實施形態之半導體裝置之安裝方法，係藉由將半導體裝置PKG2之複數個焊錫球SB分別接合於配線基板MB1之複數個端子TM2，而將半導體裝置PKG2與配線基板MB1電性連接。
如上所述，藉由將半導體裝置PKG1及半導體裝置PKG2與配線基板MB1電性連接，可經由配線基板MB1之高速傳送路徑SGP2，將半導體裝置PKG1與半導體裝置PKG2電性連接。此時，由於本實施形態係於半導體裝置PKG2搭載DC截斷用電容器CDC，故並未於配線基板MB1搭載電容器CDC。其結果，由於可減小配線基板MB1之尺寸，故可使電子裝置EDV1小型化。又，由於無須於母板即配線基板MB1上搭載DC截斷用電容器CDC，故可削減配線基板MB1上之零件搭載區域，提高配線基板MB1之配線設計自由度。其結果，可提高信號品質或電源品質。
(變化例)
以上，已基於實施形態具體地說明由本案發明人完成之發明，但毋庸贅言，本發明並非限定於上述實施形態者，而可在不脫離其主旨之範圍內進行各種變更。
<變化例1>
例如，上述實施形態中，已對將半導體晶片CHP2以面朝下安裝方式搭載於配線基板ITP上之實施例進行說明。但作為變化例，亦可如圖29所示，藉由於使半導體晶片CHP3之背面3b與配線基板ITP之上表面2t對向之狀態下進行搭載之所謂面朝上安裝方式，搭載半導體晶 片CHP3。圖28係表示相對於圖3之變化例之俯視圖。又，圖29係沿著圖28之A-A線之剖面圖。
圖29所示之半導體晶片CHP3與圖6所示之半導體晶片CHP2之不同之處在於：將半導體晶片CHP3之電極端子即複數個焊墊3PD集中配置於正面3t之周緣部。又，半導體晶片CHP3與圖6所示之半導體晶片CHP2之不同之處在於：其係藉由導電性構件即複數根導線3BW而與配線基板ITP電性連接，而並非藉由圖6所示之複數個突起電極3BP與配線基板ITP電性連接。又，半導體晶片CHP3與圖6所示之半導體晶片CHP2之不同之處在於：其係以面朝上安裝方式搭載於配線基板ITP上。除上述不同點以外，半導體晶片CHP3與圖6所示之半導體晶片CHP2相同。
又，於將半導體晶片CHP3以面朝上安裝方式搭載於配線基板ITP時，係於圖18所示之半導體晶片搭載步驟之後且球安裝步驟之前，實施經由複數根導線3BW將半導體晶片CHP3與配線基板ITP之複數個焊接墊(焊接引腳、半導體晶片連接用端子)2PD電性連接之打線接合步驟。又，於將半導體晶片CHP3以面朝上安裝方式搭載於配線基板ITP時，包含如下步驟：於上述打線接合步驟步驟之後且球安裝步驟之前，以樹脂密封半導體晶片CHP3、複數根導線3BW及複數個電容器CPS而形成密封體MR之密封步驟。
又，圖29所示之例與圖6所示之例之不同之處在於：以包含樹脂之密封體(樹脂體)MR密封半導體晶片CHP3、複數根導線3BW及複數個電容器CPS。惟圖6與圖28之相同處在於：兩者均係用某種構件(密封體MR或圖6所示之散熱板HS)覆蓋半導體晶片及複數個電容器CPS。又，圖28中，複數個DC截斷用電容器CDC各者亦自覆蓋半導體晶片CHP3(參照圖29)之構件(密封體MR)露出。藉此，如上述實施形態中所說明般，於電性試驗步驟中，即便將DC截斷用電容器CDC以 串聯連接插入至高速傳送路徑中，亦可進行DC測試。
圖28及圖29所示之變化例除上述不同點以外，其他與上述實施形態中所說明之實施形態相同。故而省略重複之說明。又，關於上述不同點以外之部分，可將作為上述實施形態中所說明之半導體晶片CHP2而記載之部分置換為半導體晶片CHP3。
<變化例2>
又，於上述實施形態所說明之例中，如圖11所示，配線層WL2之導體平面2PL係以與用於連接DC截斷用電容器之端子4PD1及端子4PD2重疊之區域整體開口之方式，形成開口部PLk2。然而若於與端子4PD1及端子4PD2重疊之區域形成開口部PLk2，則即便於與端子4PD1或端子4PD2重疊之區域之一部分形成導體圖案，亦可減低寄生電容。圖30至圖33各者係表示相對於圖11所示之第2層配線層之變化例之放大俯視圖。
於圖30所示之變化例中，於形成於導體平面2PL之開口部PLk2內，形成有複數個導體圖案2ST。複數個導體圖案2ST係由與導體平面2PL或配線2d相同之金屬材料而成。
又，為使端子4PD1或端子4PD2露出，複數個導體圖案2ST形成於與絕緣層SR1(參照圖8)上所形成之開口部SRk重疊之位置。詳細而言，開口部SRk俯視下係呈四角形，導體圖案2ST形成於與四角形之開口部SRk之各角部(各邊之交點)重疊之位置。如圖11所示，於形成較端子4PD1或端子4PD2之面積更大之開口部PLk2之情形時，底層之絕緣層2e3所露出之部分之構造強度與絕緣層2e3被導體平面2PL覆蓋之部分相比係較低。藉由於與端子4PD1或端子4PD2重疊之區域中之一部分形成複數個導體圖案2ST，可提高開口部PLk2內之強度。
尤其是如圖8或圖9所示，於搭載電容器CDC時，接合材料SD之周緣部與開口部SRk之周緣部重疊。因此，於上述實施形態所說明之 電性試驗步驟中，於使圖27所示之電容器CDC之電極ER1與電極ER2短路時，若將電容器CDC押向各向異性導電性膜CDF等，則容易使因按壓時之壓力而產生之應力集中於與開口部SRk之各角度於厚度方向重疊之位置。或者，因搭載電容器CDC後之溫度循環負荷而產生之應力較其他位置更容易集中於與開口部SRk之各角部於厚度方向重疊之位置。
因此，如圖30所示，藉由於與開口部SRk之各角部於厚度方向重疊之位置，分別配置導體圖案2ST，可抑制絕緣層WL2中因應力集中所致之絕緣層等之破損。
又，如圖31所示之另一變化例，亦可使導體圖案2ST沿開口部SRk之短邊(換言之，沿圖8所示之電容器CDC之長邊方向)延伸。於該情形時，由於導體圖案2ST之面積與圖30所示之變化例相比有所增加，故作為增強構件之效果變大。然而，若導體圖案2ST之面積變得過大，則寄生電容增大，故較佳為形成於與端子4PD1於厚度方向重疊之位置之複數個導體圖案2ST之面積之合計相對於端子4PD1之面積小於10%。
又，作為相對於圖31之另一變化例，如圖32所示之另一變化例，亦有使導體圖案2ST並非沿開口部SRk之短邊延伸而係沿開口部SRk之長邊延伸之方法。即便為該情形時，導體圖案2ST亦可作為天線而發揮功能。然而，關於圖31之變化例與圖32之變化例，提高開口部PLk2內之強度之效果以圖32所示之例較大，寄生電容之值則以圖31所示之變化例較小。因此，較佳為，於所要求之補強程度之範圍內，以導體圖案25ST之面積之合計變小之方式，決定導體圖案2ST之延伸方向。
又，自抑制導體圖案2ST成為高速傳送路徑之雜訊源之觀點而言，較佳為如圖33所示之另一變化例，將導體圖案2ST各者連結於被 供給基準電位之導體平面2PL或導體圖案2MP。該情形時，由於導體圖案2ST之電位穩定，故不易產生起因於導體圖案2ST之雜訊。
進而，於欲進一步提高開口部PLk2內之強度時，如圖34所示，只要將導體圖案2ST沿著開口部SRk之周緣部形成為環狀即可。然而，於該情形時，因環狀之導體圖案係作為天線發揮功能，而有損及高速傳送路徑之傳送特性之情況。因此，較佳為，本變化例亦如圖33所示，將導體圖案2ST各者連結於被供給基準電位之導體平面2PL或導體圖案2MP。
<變化例3>
又，於上述實施形態所說明之例中，已對使用相同電容器作為DC截斷用電容器及電源電路用之電容器之實施形態進行說明。但DC截斷用電容器與電源電路用之電容器亦可為不同之電容器。例如，於圖35所示之變化例中，於電容器CPS中，電極ER3及電容ER4各者朝電容器CPS之長邊方向延伸。換言之，於圖35所示之變化例之電容器CPS中，電極ER3及電極ER4係沿著電容器CPS之短邊方向對向配置。
於電源減電路用之電容器CPS所具有之電極ER3、ER4各者朝長邊方向延伸之情形時，可增大電極ER3與電極ER4之面積。其結果，可將電容器CPS所連接之電源電路低阻抗化。
又，於圖35所示之變化例中，將電源電位用之導體平面2PLD之一部分及接地電位用之導體平面2PLG之一部分分別形成為梳齒狀，將形成為梳齒狀之部分用作端子ER3或端子ER4。
且，可在不脫離上述實施形態中所說明之技術思想之主旨之範圍內，將變化例相互組合使用
2CR‧‧‧絕緣層(芯材、芯絕緣層)
2d‧‧‧配線
2e2‧‧‧絕緣層
2e3‧‧‧絕緣層
2e4‧‧‧絕緣層
2PL‧‧‧導體面(導體圖案、填滿圖案)
2t‧‧‧上表面(面、主面、晶片搭載面)
2TW‧‧‧通孔配線(層間導電路徑、芯絕緣層用層間導電路徑)
2V‧‧‧穿孔(層間導電路徑)
4BD‧‧‧本體部
4PD1‧‧‧端子(端子焊墊、導體圖案)
4PD2‧‧‧端子(端子焊墊、導體圖案)
CDC‧‧‧電容器
ER1‧‧‧電極(電容器電極)
ER2‧‧‧電極(電容器電極)
ITP‧‧‧配線基板(母板)
PKG2‧‧‧半導體裝置
PLk1‧‧‧開口部
PLk2‧‧‧開口部
PLk3‧‧‧開口部
PLk4‧‧‧開口部
SD‧‧‧接合材料(焊錫材料、導電性構件)
SR1‧‧‧絕緣層(阻焊膜)
SRk‧‧‧絕緣層(阻焊膜)
THL‧‧‧通孔焊盤
WL1‧‧‧配線層
WL2‧‧‧配線層
WL3‧‧‧配線層
WL4‧‧‧配線層

Claims (20)

  1. 一種半導體裝置，其包含：配線基板，其具有複數層配線層；半導體晶片，其具有複數個電極焊墊，且搭載於上述配線基板；及第1電容器，其具有第1電極及第2電極，且搭載於上述配線基板；上述複數層配線層包含：第1配線層，其具有：第1端子焊墊，其與上述第1電容器之上述第1電極電性連接；及第2端子焊墊，其與上述第1電容器之上述第2電極電性連接；及第2配線層，其位於較上述第1配線層更內側一層之上述配線基板，且具有面積大於上述第1端子焊墊及上述第2端子焊墊之第1導體圖案；且於上述第2配線層中，上述第1導體圖案具有形成於與上述第1端子焊墊及上述第2端子焊墊各者重疊之區域之第1開口部。
  2. 如請求項1之半導體裝置，其中上述第1電容器相對於形成於上述半導體晶片之第1電路，以串聯連接而插入至輸入或輸出電性信號之信號傳送路徑。
  3. 如請求項1之半導體裝置，其中上述半導體晶片之上述複數個電極焊墊具有：以第1傳送速度傳送之第1信號用之第1電極焊墊、及以較上述第1傳送速度更快之第2傳送速度傳送之第2信號用之第2電極焊墊；上述配線基板具有：與上述半導體晶片之上述第1電極焊墊電性連接之第1焊盤、及與上述半導體晶片之上述第2電極焊墊電 性連接之第2焊盤；且上述半導體晶片之上述第2電極焊墊係經由上述第1電容器而與上述配線基板之上述第2焊盤電性連接。
  4. 如請求項1之半導體裝置，其中於上述配線基板搭載具有第3電極及第4電極之第2電容器；上述複數層配線層包含：上述第1配線層，其具有：第3端子焊墊，其與上述第2電容器之上述第3電極電性連接，且被供給第1電位；及第4端子焊墊，其與上述第2電容器之上述第4電極電性連接，且被供給與上述第1電位不同之第2電位；及第2配線層，其具有被供給上述第1電位之上述第1導體圖案；且於上述第2配線層中與上述第3端子焊墊重疊之區域，配置上述第1導體圖案。
  5. 如請求項4之半導體裝置，其中上述第2電容器與上述半導體晶片所具有之電源電路電性連接；俯視下，上述半導體晶片及上述第2電容器被第1構件覆蓋；且上述第1電容器自上述第1構件露出。
  6. 如請求項1之半導體裝置，其中上述配線基板具有：絕緣層，其配置於較上述第2配線層更靠內側；通孔配線，其貫通上述絕緣層；及芯絕緣層，其具有與上述通孔配線連接之通孔焊盤；上述通孔焊盤與第1配線層之上述第1端子焊墊或上述第2端子焊墊電性連接；且 俯視下，上述通孔焊盤係形成於與上述第1端子焊墊及上述第2端子焊墊中之一者或兩者重疊之位置。
  7. 如請求項1之半導體裝置，其中上述配線基板具有：絕緣層，其配置於較上述第2配線層更靠內側；通孔配線，其貫通上述絕緣層；及芯絕緣層，其具有與上述通孔配線連接之通孔焊盤；上述通孔焊盤與第1配線層之上述第1端子焊墊或上述第2端子焊墊電性連接；且俯視下，上述通孔焊盤形成於上述第1端子焊墊及上述第2端子焊墊之間。
  8. 如請求項1之半導體裝置，其中於上述第1導體圖案之上述第1開口部內形成第2導體圖案。
  9. 如請求項8之半導體裝置，其中上述第1配線層係被第1絕緣層覆蓋；上述第1端子焊墊及上述第2端子焊墊係於形成於上述第1絕緣層之複數個端子露出用開口部中，分別自上述第1絕緣層露出；上述複數個端子露出用開口部於俯視下呈四角形；且形成於上述第1配線層之上述第1開口部內之上述複數個第2導體圖案係配置於與上述端子露出用開口部之角部重疊之位置。
  10. 如請求項9之半導體裝置，其中形成於上述第1配線層之上述第1開口部內之上述複數個第2導體圖案係沿著上述端子露出用開口部之短邊延伸。
  11. 如請求項9之半導體裝置，其中形成於上述第1配線層之上述第1開口部內之上述複數個第2導體圖案各者係連結於被供給第1電位之上述第1導體圖案。
  12. 如請求項1之半導體裝置，其中 上述半導體晶片具有：正面、形成於上述正面側之上述複數個電極焊墊、及與上述正面為相反側之背面；上述半導體晶片係以上述正面與上述配線基板對向之方式，搭載於上述配線基板；上述半導體晶片之上述背面由散熱構件覆蓋；且俯視下，上述第1電容器自上述散熱構件露出。
  13. 如請求項1之半導體裝置，其中上述半導體晶片具有：正面、形成於上述正面側之上述複數個電極焊墊、及與上述正面為相反側之背面；上述半導體晶片係以上述背面與上述配線基板對向之方式，搭載於上述配線基板；上述半導體晶片之上述複數個電極焊墊係經由複數根導線與上述配線基板電性連接；上述半導體晶片及上述複數根導線由樹脂予以密封；且上述第1電容器自上述樹脂露出。
  14. 如請求項1之半導體裝置，其中上述複數層配線層進而包含第3配線層，其位於較上述第2配線層更內側一層之上述配線基板，且具有面積較上述第1端子焊墊及上述第2端子焊墊更大之第2導體圖案；且上述第3配線層中，上述第2導體圖案具有形成於與上述第1端子焊墊及上述第2端子焊墊各者重疊之區域之第2開口部。
  15. 一種半導體裝置，其包含：配線基板；半導體晶片，其具有複數個電極焊墊，且搭載於上述配線基板； 第1電容器，其具有第1電極及第2電極，且搭載於上述配線基板；及第1構件，其覆蓋上述半導體晶片，且未覆蓋上述第1電容器。
  16. 一種半導體裝置之製造方法，其包含以下步驟：(a)準備具有第1面之配線基板；(b)於上述(a)步驟之後，將具有複數個電極焊墊之半導體晶片與具有第1電極及第2電極之第1電容器搭載於上述配線基板之上述第1面上；(c)於上述(b)步驟之後，以露出上述第1電容器之方式，以第1構件覆蓋上述半導體晶片；及(d)於上述(c)步驟之後，於使未被上述第1構件覆蓋之上述第1電容器之上述第1電極與上述第2電極短路之狀態下，進行連接上述第1電容器之電路之電性試驗。
  17. 如請求項16之半導體裝置之製造方法，其中上述第1電容器係對於形成於上述半導體晶片之第1電路，以串聯連接而插入至輸入或輸出電性信號之信號傳送路徑。
  18. 如請求項17之半導體裝置之製造方法，其中於上述(d)步驟中，藉由將導電性構件壓抵於上述第1電容器之上述第1電極及上述第2電極兩者而使兩者短路；上述配線基板所具有之複數層配線層包含第1配線層，其具有：第1端子焊墊，其與上述第1電容器之上述第1電極電性連接；及第2端子焊墊，其與上述第1電容器之上述第2電極電性連接；及第2配線層，其位於較上述第1配線層更內側一層之上述配線基板，且具有面積大於上述第1端子焊墊及上述第2端子焊墊之 第1導體圖案；於上述第2配線層中，上述第1導體圖案具有形成於與上述第1端子焊墊及上述第2端子焊墊各者重疊之區域之第1開口部；於上述第1配線層之上述第1開口部內，形成複數個第2導體圖案；上述第1配線層被第1絕緣層覆蓋；上述第1端子焊墊及上述第2端子焊墊於形成於上述第1絕緣層之複數個端子露出用開口部中，分別自上述第1絕緣層露出；上述複數個端子露出用開口部俯視下呈四角形；且形成於上述第1配線層之上述第1開口部內之上述複數個第2導體圖案係配置於與上述端子露出用開口部之角部重疊之位置。
  19. 如請求項18之半導體裝置之製造方法，其中形成於上述第1配線層之上述第1開口部內之上述複數個第2導體圖案係沿著上述端子露出用開口部之短邊延伸。
  20. 如請求項18之半導體裝置之製造方法，其中形成於上述第1配線層之上述第1開口部內之上述複數個第2導體圖案各者係連結於被供給第1電位之上述第1導體圖案。
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