CN106233461A - 半导体装置及其制造方法 - Google Patents

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马场伸治
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Abstract

半导体装置包括：配线基板，具有多个配线层；半导体芯片，搭载于所述配线基板，并具有多个电极；以及第一电容器，搭载于所述配线基板，并具有第一电极和第二电极。另外，所述多个配线层具备第一配线层，该第一配线层具有与所述第一电容器的所述第一电极电连接的第一端子焊盘和与所述第一电容器的所述第二电极电连接的第二端子焊盘。另外，所述多个配线层具备第二配线层，该第二配线层相比所述第一配线层位于所述配线基板的靠内侧一层，具有面积大于所述第一端子焊盘和所述第二端子焊盘的第一导体图案。另外，在所述第二配线层中，所述第一导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的开口部。

Description

半导体装置及其制造方法
技术领域
本发明例如涉及具有搭载有半导体芯片和电容器的配线基板的半导体装置及其制造方法。
背景技术
在日本特开2010-21275号公报(专利文献1)中记载了在配线基板上搭载有半导体芯片和芯片部件的半导体装置。
现有技术文献
专利文献
专利文献1：日本特开2010-21275号公报
发明内容
发明要解决的课题
存在将多个半导体装置搭载在母板等配线基板上并将电容器串联连接到将该多个半导体装置彼此电连接的信号路径中的技术。该电容器以隔断交流信号中包含的直流分量为目的而被使用，被称为DC(Direct Current，直流)隔断用电容器或者AC(AlternateCurrent，交流)耦合用电容器(以下，称为DC隔断用电容器)。
如上所述，作为使在多个半导体装置之间进行信号的输入输出的电子装置小型化的措施的一环，迄今为止本申请发明人研究了将搭载在配线基板上的DC隔断用电容器搭载在半导体装置的内部的技术。
并且，上述研究的结果是，在仅将DC隔断用的电容器内置于半导体装置的内部的情况下，根据电容器的布局，判断出从半导体装置的可靠性的观点出发存在课题。
其他课题和新特征将根据本说明书的叙述和附图而变得明确。
用于解决课题的技术方案
本发明涉及一种半导体装置，包括：配线基板，具有多个配线层；半导体芯片，搭载于所述配线基板，并具有多个电极；以及第一电容器，搭载于所述配线基板，并具有第一电极和第二电极。另外，所述多个配线层具备第一配线层，该第一配线层具有与所述第一电容器的所述第一电极电连接的第一端子焊盘和与所述第一电容器的所述第二电极电连接的第二端子焊盘。另外，所述多个配线层具备第二配线层，该第二配线层相比所述第一配线层位于所述配线基板的靠内侧一层，具有面积大于所述第一端子焊盘和所述第二端子焊盘的第一导体图案。另外，在所述第二配线层中，所述第一导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的开口部。
发明效果
根据上述一个实施方式，能够提高半导体装置的可靠性。
附图说明
图1是示出包括作为一个实施方式的半导体装置的电子装置的结构例的说明图。
图2是示出图1所示的电子装置所具备的电路的结构例的说明图。
图3是图1所示的多个半导体装置中的内置DC隔断用的电容器的半导体装置的俯视图。
图4是图3所示的半导体装置的仰视图。
图5是示出在去除图3所示的散热板的状态下配线基板上的半导体装置的内部构造的俯视图。
图6是沿着图3的A-A线的剖视图。
图7是示出图5所示的多个电容器中的一个的俯视图。
图8是图5的A部的放大俯视图。
图9是沿着图8的A-A线的放大剖视图。
图10是示出图9所示的配线基板中的配置于最上层的第一层配线层的构造的放大俯视图。
图11是示出图10所示的配线层的向内侧一层的第二层配线层的放大俯视图。
图12是示出图11所示的配线层的向内侧一层的第三层配线层的放大俯视图。
图13是示出图12所示的配线层的向内侧一层的第四层配线层的放大俯视图。
图14是图5的B部的放大俯视图。
图15是沿着图14的A-A线的放大剖视图。
图16是示出图15所示的配线基板中的配置于最上层的第一层配线层的构造的放大俯视图。
图17是示出图16所示的配线层的向内侧一层的第二层配线层的放大俯视图。
图18是示出利用图1～图17来说明的半导体装置的制造工序的概要的说明图。
图19是示出图18所示的配线基板准备工序中准备的配线基板的芯片搭载面侧的俯视图。
图20是沿着图19的C-C线的剖视图。
图21是示出将多个电容器搭载于图19所示的配线基板的状态的俯视图。
图22是沿着图21的C-C线的剖视图。
图23是示出将半导体芯片搭载于图21所示的配线基板的状态的俯视图。
图24是沿着图23的A-A线的剖视图。
图25是示出利用散热板覆盖图23所示的半导体芯片的状态的俯视图。
图26是沿着图25的A-A线的剖视图。
图27是示意性地示出在图18所示的电气试验工序中使DC隔断用的电容器的电极短路来进行检查的状态的放大剖视图。
图28是示出相对于图3的变形例的俯视图。
图29是沿着图28的A-A线的剖视图。
图30是示出相对于图11所示的第二层配线层的变形例的放大俯视图。
图31是示出相对于图11所示的第二层配线层的其他变形例的放大俯视图。
图32是示出相对于图31所示的第二层配线层的变形例的放大俯视图。
图33是示出相对于图31所示的第二层配线层的其他变形例的放大俯视图。
图34是示出相对于图33所示的第二层配线层的变形例的放大俯视图。
图35是示出图14所示的电容器的变形例的放大俯视图。
具体实施方式
(本申请中的记载形式、基本用语、用法的说明)
在本申请中，在实施方式的记载中，根据需要，为便于说明而分成多个部分等来进行记载，但除了特别明示了并非如此的情况，它们并非相互独立的单独部分，不论记载的前后顺序，关于单一的例子的各部分，一方是另一方的部分详细情形或者一部分或者全部的变形例等。另外，原则上对于同样的部分省略重复的说明。另外，关于实施方式中的各构成要素，除了特别明示了并非如此的情况、逻辑上限定于该数量的情况以及根据文章前后关系可知显然并非如此的情况以外，并不是必须的。
同样地，在实施方式等的记载中，关于材料、组成等，即使提及“由A构成的X”等，除了特别明示了并非如此的情况以及根据文章前后关系可知显然并非如此的情况以外，并不排除包括A以外的要素的部分。例如，如果提及成分，则意味着“包含A作为主要成分的X”等。例如，即使提及“硅部件”等，也不限于纯净的硅，当然还包括SiGe(硅锗)合金、其他以硅作为主要成分的多元合金、包含其他添加物等的部件。另外，即使提及金镀层、Cu层、镍镀层等，除了特别明示了并非如此的情况以外，不仅是纯净的物质，而且还包括各自以金、Cu、镍等作为主要成分的部件。
进而，即使在论及特定的数值、数量时，除了特别明示了并非如此的情况、理论上限定于该数量的情况以及根据文章前后关系可知显然并非如此的情况以外，既可以是超过该特定的数值的数值，也可以是小于该特定的数值的数值。
另外，在实施方式的各图中，用相同或者类似的记号或者附图标记表示相同或者同样的部分，原则上不重复说明。
另外，在附图中，在相反地变得繁琐的情况或者与空隙的区分明确的情况下，即使是剖面，有时也省略阴影线等。与其关联地，在根据说明等而明确的情况等之下，即便是平面上封闭的孔，有时也省略背景的轮廓线。进而，即使不是剖面，为了明示出不是空隙，或者为了明示出区域的边界，有时也标注阴影线、点图案。
(实施方式)
<电子装置>
首先，利用图1和图2，说明在母板上搭载多个半导体装置(半导体封装体)并在多个半导体装置之间传送电信号的电子装置的结构例。图1是示出包括本实施方式的半导体装置的电子装置的结构例的说明图。另外，图2是示出图1所示的电子装置所具备的电路的结构例的说明图。此外，在图1中，明确示出将半导体装置PKG1与半导体装置PKG2电连接，因此以粗线示意性地示出图2所示的高速传送路径SGP2。
图1所示的电子装置(电子设备)EDV1具有配线基板(母板、安装基板)MB1、搭载于配线基板MB1的半导体装置PKG1和搭载于配线基板MB1的半导体装置PKG2。半导体装置PKG1与半导体装置PKG2经由形成于配线基板MB1的信号传送路径SGP而彼此电连接。
详细地说，如图2所示，电子装置EDV1具有多个信号传送路径SGP。在图2所示的例子中，多个信号传送路径SGP包括以第一传送速度传送电信号的低速传送路径SGP1以及以比第一传送速度快的第二传送速度传送电信号的高速传送路径SGP2。另外，在图2所示的例子中，高速传送路径SGP2由传送差动信号的一对差动信号传送路径DSp、DSn构成。
此外，在本实施方式中，作为高速传送路径SGP2的一个例子，举出经由一对差动信号传送路径DSp、DSn传送差动信号的实施方式来进行说明，但高速信号的种类除差动信号之外，还能够应用各种变形例。例如，即使在使用一个信号传送路径SGP的所谓单端构造的情况下，通过提高频率，也能够进行高速传送。
另外，在图2所示的例子中，在半导体装置PKG1所具有的半导体芯片CHP1形成有例如以第一传送速度进行传送的低速信号发送用的电极(电极焊盘)TxL。另外，在半导体芯片CHP1形成有例如以比第一传送速度快的第二传送速度进行传送的高速信号发送用的电极(电极焊盘)Tx(详细地说，输出一对差动信号的电极Txp和电极Txn)。
另一方面，在半导体装置PKG2所具有的半导体芯片CHP2形成有以第一传送速度进行传送的低速信号接收用的电极(电极焊盘)RxL。另外，在半导体芯片CHP2形成有例如以比第一传送速度快的第二传送速度进行传送的高速信号接收用的电极(电极焊盘)Rx(详细地说，输入一对差动信号的电极Rxp与电极Rxn)。
而且，在通过将电极TxL与电极RxL电连接而形成的低速传送路径SGP1中，例如以低于3Gbps(Gigabit per second)的传送速度传送电信号。另外，在通过将电极Tx与电极Rx电连接而形成的高速传送路径SGP2中，例如以3Gbps～50Gbps左右的传送速度传送电信号。
在如电子装置EDV1那样高速地传送信号的情况下，优选将电容器CDC串联连接到高速传送路径SGP2中。通过被插入高速传送路径SGP2中的电容器CDC，能够隔断交流信号中包含的直流分量。由此，能够使高速进行的信号的输入输出稳定化。将这样以串联连接的形式插入到信号传送路径中并隔断交流信号中的直流分量的电容器CDC称为DC(DirectCurrent)隔断用电容器或者AC(Alternate Current)耦合用电容器(以下，称为DC隔断用电容器)。
将作为DC隔断用电容器的电容器CDC与例如图2所示的电容器CPS那样以并联连接的形式插入到电源电路中的电源电路用电容器区分开。图2所示的电容器CPS被插入到对半导体芯片CHP2供给基准电位(第一电位)VSS的基准电位供给路径VSP与对半导体芯片CHP2供给电源电位(第二电位)VDD的电源电位供给路径VDP之间。电容器CPS能够作为使电源电位供给路径VDP中包含的噪声(信号)以旁路方式流向基准电位供给路径VSP侧的旁路电容器而发挥功能。另外，电容器CPS能够通过使在形成于半导体芯片CHP2的电路中流过的电流的环路(路径距离)减小而作为降低电源电位供给路径VDP和基准电位供给路径VSP中包含的阻抗分量的影响的去耦电容器而发挥功能。另外，通过在消耗所供给的电力的电路的附近连接电容器CPS，能够作为抑制驱动电压瞬间下降的现象的电池而发挥功能。
用作上述旁路电容器、去耦电容器或者电池的电源电路用的电容器CPS均以并联连接的形式被插入到电源电路中。另一方面，电容器CDC以串联连接的形式被插入到信号传送路径SGP中。因此，如图2所示，在高速传送路径SGP2由差动信号传送路径DSp、DSn构成的情况下，对差动信号传送路径DSp和差动信号传送路径DSn分别插入电容器CDC。
此处，如上所述，作为DC隔断用电容器的电容器CDC只要在高速传送路径SGP2中插入至少1个以上即可。因此，也能够将电容器CDC搭载于例如图1所示的配线基板MB1。但是，需要与高速传送路径SGP2的数量对应地搭载DC隔断用电容器。例如，在单端构造的高速传送路径的情况下，需要与高速传送路径的数量相同数量的电容器CDC。另外，例如，如图2所示，在传送差动信号的高速传送路径SGP2的情况下，对于该差动对的高速传送路径SGP2，各需要1个(总计两个)电容器CDC。
在这样将大量的电容器CDC搭载于配线基板MB1的情况下，形成于配线基板MB1的多个配线中的构成高速传送路径SGP2的配线的布局变得复杂。另外，由于配线的布局变得复杂，难以实现电子装置EDV1的小型化。
另外，在高速传送路径SGP2中，从降低串扰噪声的观点出发，构成高速传送路径SGP2的配线优选形成于图1所示的配线基板MB1的内层(半导体装置PKG1、PKG2的在比形成有所安装的端子的配线层靠内侧形成的配线层)。但是，在将电容器CDC搭载于配线基板MB1的情况下，为了将电容器CDC与高速传送路径SGP2电连接，需要经由未图示的通路、通孔等将层叠的配线层间电连接的层间导电路径。通路、通孔等层间导电路径成为引起高速传送路径SGP2中的阻抗不连续的原因。因此，从提高高速传送路径SGP2的电气特性的观点出发，优选降低高速传送路径SGP2中包含的层间导电路径的数量。
因此，本申请发明人研究了将作为DC隔断用电容器的电容器CDC如图1所示地搭载于半导体装置PKG2内的技术。通过将电容器CDC搭载于半导体装置PKG2内，能够简化形成于配线基板MB1的配线的布局。由此，能够使配线基板MB1小型化。
另外，通过将电容器CDC搭载于半导体装置PKG2内，能够降低被插入到配线基板MB1所具有的高速传送路径SGP2中的层间导电路径的数量。由此，能够提高高速传送路径SGP2的电气特性。
此外，在本实施方式中，如图1所示，在具有发送用的电路的半导体装置PKG1和具有接收用的电路的半导体装置PKG2中，将电容器CDC搭载于具有接收用的电路的半导体装置PKG2。但是，如上所述，电容器CDC在高速传送路径SGP2中插入一个以上即可。因此，作为相对于图1的变形例，也可以将电容器CDC搭载于具有发送用的电路的半导体装置PKG1，而在半导体装置PKG2不搭载电容器CDC。另外，作为相对于图1的其他变形例，也能够将电容器CDC搭载于半导体装置PKG1和半导体装置PKG2这双方。
<半导体装置>
接下来，以图1所示的半导体装置PKG2为例，详细说明将电容器CDC搭载于半导体装置PKG2内的实施方式。图3是图1所示的多个半导体装置中的内置DC隔断用的电容器的半导体装置的俯视图。另外，图4是图3所示的半导体装置的仰视图。另外，图5是示出在去除图3所示的散热板的状态下配线基板上的半导体装置的内部构造的俯视图。另外，图6是沿着图3的A-A线的剖视图。
此外，在图3～图6中，为了容易观察，减少端子数而示出。另外，在图6中，为了容易观察，使焊球SB的数量少于图4所示的例子而示出。端子(键合焊盘2PD、焊接区2LD、焊球SB)的数量不限定于图3～图6所示的方式。例如，能够应用于键合焊盘2PD、焊接区2LD、焊球SB等的端子数量分别为100个～10000个左右的半导体装置。
首先，利用图3～图6来说明本实施方式的半导体装置PKG2的概要构成。本实施方式的半导体装置PKG2具备配线基板ITP、搭载于配线基板ITP的半导体芯片CHP2(参照图5)和搭载于配线基板ITP的多个电容器CDC。
如图6所示，配线基板ITP具有搭载有半导体芯片CHP2的上表面(面、主面、芯片搭载面)2t、与上表面2t相反的一侧的下表面(面、主面、安装面)2b以及配置于上表面2t与下表面2b之间的多个侧面2s(参照图3～图5)，如图4和图5所示，形成为在俯视视角下呈四角形的外形形状。在图4和图5所示的例子中，配线基板ITP的平面尺寸(俯视时的尺寸、上表面2t和下表面2b的尺寸、外形尺寸)形成为例如一边的长度为12mm～60mm左右的正方形或者长方形。另外，配线基板ITP的厚度(高度)即图6所示的上表面2t至下表面2b的距离例如是0.3mm～1.3mm左右。
配线基板ITP是用于将搭载于上表面2t侧的半导体芯片CHP2与图1所示的作为母板(安装基板)的配线基板MB1电连接的插入件(中继基板)。配线基板ITP具有将芯片搭载面即上表面2t侧与安装面即下表面2b侧电连接的多个配线层(在图6所示的例子中，8层)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8。各配线层具有作为供给电信号、电力的路径的配线等导体图案以及将多个路径之间绝缘的绝缘层2e。此外，也将不包含绝缘层2e而仅由导体图案构成的层称为配线层。
另外，多个配线层中的配置在最靠上表面2t侧的配线层WL1的大部分被作为阻焊膜的绝缘层SR1覆盖。另外，多个配线层中的配置在最靠下表面2b侧的配线层WL8的大部分被作为阻焊膜的绝缘层SR2覆盖。
另外，例如通过层积工艺将多个配线层分别层叠于由使树脂浸渍于玻璃纤维而成的预浸料构成的绝缘层(芯材、芯绝缘层)2CR的上表面2Ct和下表面2Cb，从而形成配线基板ITP。另外，经由多个将绝缘层2CR的上表面2Ct侧的配线层WL4与下表面2Cb侧的配线层WL5电连接，该多个通孔配线2TW被埋入于以从上表面2Ct和下表面2Cb中的一方贯通至另一方的方式设置的多个贯通孔(通孔)中。
在配线基板ITP的上表面2t形成有与半导体芯片CHP2电连接的多个键合焊盘(键合引线、半导体芯片连接用端子)2PD。另外，在配线基板ITP的下表面2b形成有作为半导体装置PKG2的外部输入输出端子的多个焊接区2LD。多个键合焊盘2PD与多个焊接区2LD经由形成于配线基板ITP的配线2d、通路2V和通孔配线2TW而各自电连接。
此外，在图6所示的例子中，关于配线基板ITP，示出在作为芯材的绝缘层2CR的上表面2Ct侧和下表面2Cb侧分别层叠有多个配线层的配线基板。但是，作为相对于图6的变形例，也可以使用不具有由预浸料材等硬材料构成的绝缘层2CR而是依次层叠绝缘层2e和配线2d等导体图案而形成的所谓无芯基板。在使用无芯基板的情况下，不形成通孔配线2TW，各配线层经由通路2V电连接。另外，在图6中，示例性地示出具有8层配线层的配线基板ITP，但作为变形例，例如，也可以使用具有9层以上或者7层以下的配线层的配线基板。
另外，在图6所示的例子中，在多个焊接区2LD分别连接焊球(焊接材料、外部端子、电极、外部电极)SB。焊球SB是在将半导体装置PKG2安装到图1所示的配线基板MB1时将配线基板MB1侧的多个端子(省略图示)与多个焊接区2LD电连接的导电性部件。焊球SB是例如由含铅(Pb)的Sn-Pb焊接材料或者实质上不包含Pb的所谓无铅焊料构成的焊接材料。作为无铅焊料的例子，可列举例如锡(Sn)单质、锡-铋(Sn-Bi)或者锡-铜-银(Sn-Cu-Ag)、锡-铜(Sn-Cu)等。此处，无铅焊料意味着铅(Pb)的含量为0.1wt％以下，该含量被确定为RoHS(Restriction of Hazardous Substances，危害物质限用)指令的基准。
另外，如图4所示，多个焊球SB配置成行列状(阵列状、矩阵状)。另外，在图4中，虽然省略图示，但接合有多个焊球SB的多个焊接区2LD(参照图6)也配置成行列状(矩阵状)。这样，将在配线基板ITP的安装面侧呈行列状地配置多个外部端子(焊球SB、焊接区2LD)的半导体装置称为区域阵列型的半导体装置。区域阵列型的半导体装置能够将配线基板ITP的安装面(下表面2b)侧有效应用作外部端子的配置空间，因此即使外部端子数量增大，也能够抑制半导体装置的安装面积的增大，在这一点上是优选的。即，能够伴随着高功能化、高集成化而节省空间地安装外部端子数量增大的半导体装置。
另外，半导体装置PKG2具备搭载在配线基板ITP上的半导体芯片CHP2。如图6所示，半导体芯片CHP2分别具有表面(主面、上表面)3t、与表面3t相反的一侧的背面(主面、下表面)3b和位于表面3t与背面3b之间的侧面3s，如图5所示，形成为在俯视视角下平面面积小于配线基板ITP的四角形的外形形状。在图5所示的例子中，半导体芯片CHP2的四个侧面3s中的各侧面3s以沿着配线基板ITP的四个侧面2s中的各侧面2s延伸的方式搭载于配线基板ITP的上表面2t的中央部。
另外，如图6所示，在半导体芯片CHP2的表面3t侧形成有多个焊盘(电极焊盘键合焊盘)3PD。多个焊盘3PD在半导体芯片CHP2的表面3t从保护半导体芯片CHP2的表面3t的钝化膜露出。在本实施方式中，在半导体芯片CHP2的表面3t呈行列状(矩阵状、阵列状)地配置有多个焊盘3PD。通过呈行列状地配置作为半导体芯片CHP2的电极的多个焊盘3PD，能够将半导体芯片CHP2的表面3t有效应用作电极的配置空间，因此，即使半导体芯片CHP2的电极数增大，也能够抑制平面面积的增大，在这一点上是优选的。其中，虽然省略图示，作为相对于本实施方式的变形例，也能够应用于将多个焊盘3PD形成于表面3t的周缘部的类型的半导体芯片。
另外，在图6所示的例子中，半导体芯片CHP2在表面3t与配线基板ITP的上表面2t对向配置的状态下搭载于配线基板ITP上。将这样的搭载方式称为倒装安装方式或者倒装连接方式。
另外，虽然省略图示，但在半导体芯片CHP2的主面(详细地说，设置在半导体芯片CHP2的基材即半导体基板的元件形成面上的半导体元件形成区域)形成有多个半导体元件(电路元件)。多个焊盘3PD经由配线(省略图示)而与该多个半导体元件各自电连接，所述配线形成于在半导体芯片CHP2的内部(详细地说，表面3t与未图示的半导体元件形成区域之间)配置的配线层。
半导体芯片CHP2(详细地说，半导体芯片CHP2的基材)例如由硅(Si)构成。另外，在表面3t形成有覆盖半导体芯片CHP2的基材和配线的绝缘膜，多个焊盘3PD各自的一部分在形成于该绝缘膜的开口部从绝缘膜露出。另外，多个焊盘3PD分别由金属构成，在本实施方式中，例如由铝(Al)构成。
另外，如图6所示，在多个焊盘3PD分别连接有突起电极3BP，半导体芯片CHP2的多个焊盘3PD与配线基板ITP的多个键合焊盘2PD经由多个突起电极3BP而各自电连接。突起电极(凸块电极)3BP是以在半导体芯片CHP2的表面3t上突出的方式形成的金属部件(导电性部件)。在本实施方式中，突起电极3BP是在焊盘3PD上隔着基底金属膜(凸块下金属)而层叠有焊接材料的所谓焊料凸块。基底金属膜能够例示出例如从与焊盘3PD的连接面侧起层叠钛(Ti)、铜(Cu)、镍(Ni)而成的层叠膜(也有时在镍膜上进一步形成金(Au)膜)。另外，作为构成焊料凸块的焊接材料，与上述焊球SB同样地，能够使用含铅的焊接材料、无铅焊料。在将半导体芯片CHP2搭载于配线基板ITP时，在多个焊盘3PD和多个键合焊盘2PD这双方处预先形成焊料凸块，在使焊料凸块彼此接触的状态下实施加热处理(回流处理)，从而使焊料凸块彼此一体化，形成突起电极3BP。另外，作为相对于本实施方式的变形例，也可以将在由铜(Cu)、镍(Ni)构成的导体柱的前端面形成有焊料膜的柱凸块(柱状电极)用作突起电极3BP。
另外，在本实施方式中，半导体芯片CHP2具备输入输出传送速度不同的多个信号的电路。虽然省略图示，在半导体芯片CHP2中具备以第一传送速度输入输出第一信号的第一电路以及以比上述第一传送速度快的第二传送速度输入输出第二信号的第二电路。作为第二信号，例如以3Gbps(Gigabit per second)～50Gbps左右的传送速度传送差动信号。以下，在本实施方式中，将传送第二信号的传送路径记载为高速传送路径来进行说明。另外，将以比第二传送速度慢的第一传送速度传送第一信号的传送路径作为低速传送路径来进行说明。此外，除上述第一信号之外，还对第一电路供给用于驱动第一电路的第一驱动电压。并且，此外，除上述第二信号之外，还对第二电路供给用于驱动第二电路的第二驱动电压。
另外，如图6所示，在半导体芯片CHP2与配线基板ITP之间配置有底部填充树脂(绝缘性树脂)UF。底部填充树脂UF配置成堵塞半导体芯片CHP2的表面3t与配线基板ITP的上表面2t之间的空间。另外，底部填充树脂UF由绝缘性(非导电性)的材料(例如树脂材料料)构成，配置成将半导体芯片CHP2与配线基板ITP的电连接部分(多个突起电极3BP的接合部)密封。这样，通过利用底部填充树脂UF覆盖多个突起电极3BP与多个键合焊盘2PD的接合部，能够缓和在半导体芯片CHP2与配线基板ITP的电连接部分产生的应力。另外，也能够使在半导体芯片CHP2的多个焊盘3PD与多个突起电极3BP的接合部产生的应力缓和。进而，还能够保护形成有半导体芯片CHP2的半导体元件(电路元件)的主面。
另外，如图5所示，半导体装置PKG2具备搭载在配线基板ITP上的多个电容器CDC、CPS。多个电容器CDC分别如上所述地以串联连接的形式被插入到高速传送路径SGP2。电容器CDC以串联连接的形式被插入到高速传送路径SGP2的情形能够以如下方式表述。
即，在图6所示的半导体芯片CHP2所具有的多个焊盘3PD中，包括以相对较低的第一传送速度进行传送的低速信号用的电极(电极焊盘)RxL(参照图2)。另外，在图6所示的半导体芯片CHP2所具有的多个焊盘3PD中，包括以比第一传送速度快的第二传送速度进行传送的高速信号用的电极(电极焊盘)Rxp、Rxn(参照图2)。另外，在图6所示的配线基板ITP所具有的多个焊接区2LD中，包括以相对较低的第一传送速度进行传送的低速信号用的焊接区LDL(参照图2)。另外，在图6所示的配线基板ITP所具有的多个焊接区2LD中，包括以比第一传送速度快的第二传送速度进行传送的高速信号用的焊接区LDH(参照图2)。
另外，如图2所示，电极Rxp、Rxn分别经由电容器CDC而与焊接区LDH电连接。详细地说，电容器CDC的一个电极与高速传送路径SGP2中的半导体芯片CHP2的电极Rxp或者电极Rxp侧连接，电容器CDC的另一个电极与高速传送路径SGP2中的焊接区LDH侧连接。
另一方面，构成低速传送路径SGP1的电极RxL和焊接区LDL不经由电容器地电连接。
另外，多个电容器CPS分别以将电源电路的第一电位与第二电位连接的方式以并联连接的形式被插入到电源电路内。电容器CPS以并联连接的形式被插入到电源电路的情形能够以如下方式表述。
即，在图6所示的半导体芯片CHP2所具有的多个焊盘3PD中，包括被供给基准电位VSS(参照图2)的电极(电极焊盘)Vs(参照图2)以及被供给电源电位VDD(参照图2)的电极(电极焊盘)Vd(参照图2)。另外，在图6所示的配线基板ITP所具有的多个焊接区2LD中，包括被供给基准电位VSS的焊接区LVs(参照图2)以及被供给电源电位VDD的焊接区LVd(参照图2)。另外，如图2所示，电容器CPS的一个电极与将电极Vs与焊接区LVs连接的基准电位供给路径VSP侧连接，电容器CPS的另一个电极与将电极Vd与焊接区LVd连接的电源供给路径VDP侧连接。
上述以外的电容器CDC、CPS与配线基板ITP的电连接构造的详细情况在后文中叙述。
另外，在多个电容器CDC、CPS中，如上所述，包括作为DC隔断用电容器的电容器CDC以及用作旁路电容器、去耦电容器或者电池的电源电路用的电容器CPS。在图5中，对多个电容器CDC、CPS中的一部分标注标号而示出，但在俯视视角下配置于支撑框SFR的内侧的电容器全部是电容器CPS，电容器CDC配置于支撑框SFR的外侧。
另外，通过将DC隔断用的电容器CDC配置于支撑框SFR的外侧，如图6所示，电容器CDC不被散热板HS覆盖而露出。由此，在组装半导体装置PKG2之后，在进行电气试验时，能够流过直流的检查电流而进行测试。该电气试验的详细情况在说明半导体装置的制造方法时进行详细说明。
另外，在图6所示的例子中，在半导体芯片CHP2的背面3b粘贴有散热板(散热器、散热部件)HS。散热板HS是例如导热系数比配线基板ITP高的金属板，具备将在半导体芯片CHP2产生的热量排出到外部的功能。另外，散热板HS经由粘接材料(散热树脂)BDhs而粘贴到半导体芯片CHP2的背面3b。粘接材料BDhs例如含有大量的金属粒子、填充物(例如氧化铝等)，从而导热系数高于底部填充树脂UF。
另外，在图3和图6所示的例子中，在半导体芯片CHP2的周围固定有支撑散热板HS的支撑框(加强环)SFR。将散热板HS粘接固定于半导体芯片CHP2的背面3b和支撑框SFR。通过将金属性的支撑框SFR固定于半导体芯片CHP2的周围，能够抑制配线基板ITP的翘曲变形，因此，从提高安装可靠性的观点来考虑是优选的。另外，通过将散热板HS粘接固定于以围绕半导体芯片CHP2的周围的方式设置的支撑框SFR，能够增大散热板HS的平面面积。即，通过将散热板HS的表面积确保得较大，能够提高散热性能，并且从稳定地固定于半导体芯片CHP2上的观点来考虑的话，优选将支撑散热板HS粘接固定于框SFR。
此外，在本实施方式中，以在半导体芯片CHP2的背面3b粘贴有散热板HS的实施方式为例进行了说明，但作为变形例，也可以设为不安装散热板HS而使半导体芯片CHP的背面3b露出的实施方式。
<配线基板与DC隔断用电容器的连接构造>
接下来，说明图5和图6所示的配线基板ITP与电容器CDC、CPS的连接构造的详细情况。图7是示出图5所示的多个电容器中的一个的俯视图。另外，图8是图5的A部的放大俯视图。另外，图9是沿着图8的A-A线的放大剖视图。另外，图10是示出图9所示的配线基板中的配置于最上层的第一层配线层的构造的放大俯视图。另外，图11是示出图10所示的配线层的向内侧一层的第二层配线层的放大俯视图。另外，图12是示出图11所示的配线层的向内侧一层的第三层配线层的放大俯视图。另外，图13是示出图12所示的配线层的向内侧一层的第四层配线层的放大俯视图。
此外，在本实施方式中，图5所示的DC隔断用的电容器CDC与电源电路用的电容器CPS是相同的构造。因此，在图7中，作为电容器CDC和电容器CPS的例子，示出1个电容器。另外，在图7中，标注箭头而示意性地示出电容器CDC、CPS的延伸方向DL和宽度方向DW。
另外，图8是电容器CDC的搭载面的放大俯视图，虽然大部分被绝缘层SR1覆盖，但标注虚线而示出形成于第一层配线层WL1(参照图9)的端子4PD1、4PD2、开口部(端子露出用开口部)SRk以及形成于导体平面2PL(参照图9)的开口部PLk1。
另外，在图9所示的第四层配线层WL4的下层中，如图6所示，存在绝缘层2CR的下表面2Cb侧的多个配线层，但省略放大图中的图示。
另外，在图10～图13的各图中，用实线表示形成于所图示的配线层的部件，用虚线表示形成于所图示的配线层的上层或者下层的部件。另外，在图8和图10～图13中，标注箭头而示意性地示出信号电流的流动方向(换言之，信号的传送方向)。另外，在图10～图13所示的各放大俯视图中，除了构成高速传送路径的一部分的通路2V、通孔配线2TW以外，还存在供给基准电位等的电源用的传送路径用的通路、通孔配线，但为了容易观察，省略图示。
如图7所示，电容器(芯片电容器)CDC、CPS在俯视视角下呈四角形。另外，电容器CDC、CPS具有沿延伸方向(长边方向)DL延伸的两个长边(长侧面)4ls以及沿与延伸方向DL正交的宽度方向DW延伸的两个短边(短侧面)4ss。另外，电容器CDC、CPS具有在延伸方向DL上(换言之，在长边4ls的延伸方向上)配置于彼此相反侧的端部的电极ER1、ER3和电极ER2、ER4。另外，电容器CDC、CPS具有被夹在电极ER1、ER3与电极ER2、ER4之间的主体部4BD，主体部4BD例如通过隔着绝缘层(电介质层)层叠多个导体板而形成。电极ER1、ER3和电极ER2、ER4作为用于将形成于对向配置的多个导体板间的电容提取到外部的外部电极端子而发挥功能。此外，在上述中，说明了电容器CDC、CPS的构造的一个例子，但对于电容器CDC、CPS的构造存在各种变形例。
另外，如图8所示，图5所示的多个电容器CDC、CPS中的多个电容器CDC分别搭载于配线基板ITP的上表面2t侧。在本实施方式中，如上述图2所示，高速传送路径SGP2由传送差动信号的一对差动信号传送路径DSp、DSn构成。因此，如图8所示，以串联连接的形式被插入到差动信号传送路径DSp、DSn的各差动信号传送路径中的电容器CDC彼此相邻地配置。换言之，构成差动对的一对电容器CDC彼此相邻地搭载在配线基板ITP上。
在图8所示的例子中，一个电容器CDC的电极ER1和与上述一个电容器CDC成对的另一个电容器CDC的电极ER1相邻地配置，一个电容器CDC的电极ER2和与上述一个电容器CDC成对的另一个电容器CDC的电极ER2相邻地配置。
这样，通过彼此相邻地搭载构成差动对的一对电容器CDC，易于使差动信号传送路径DSp、DSn(参照图2)的阻抗一致。另外，除了如上所述彼此相邻地搭载一对电容器CDC之外，如图8所示，通过使构成差动对的一对电容器CDC的信号电流的流动方向一致，更易于使差动信号传送路径DSp、DSn的阻抗一致。
另外，如图9和图10所示，配线基板ITP所具有的多个配线层中的包括电容器CDC(参照图9)的搭载面的第一层配线层WL1具有作为与电容器CDC的电极ER1电连接的导体图案的端子(端子焊盘、导体图案)4PD1。另外，配线层WL1具有作为与电容器CDC的电极ER2电连接的导体图案的端子(端子焊盘、导体图案)4PD2。
配线层WL1所具有的端子4PD1和端子4PD2在形成于覆盖配线层WL1的绝缘层(阻焊膜)SR1(参照图9)的开口部SRk从绝缘层SR1露出。电容器CDC的电极ER1配置成与端子4PD1的从绝缘层SR1露出的露出部分相对，经由焊接材料等导电性的接合材料而与端子4PD1电连接。另外，电容器CDC的电极ER2配置成与端子4PD2的从绝缘层SR1露出的露出部分相对，经由焊接材料等导电性的接合材料SD而与端子4PD1电连接。
如图8所示，端子4PD1与端子4PD2配置于沿电容器CDC的延伸方向DL(参照图7)彼此相对的位置。另外，如上所述，在本实施方式中，电容器CDC与差动信号传送路径DSp、DSn(参照图2)各自串联连接。因此，如图10所示，构成差动对中的一方的端子4PD1与构成差动对中的另一方的端子4PD1相邻地配置。另外，构成差动对中的一方的端子4PD2与构成差动对中的另一方的端子4PD2相邻地配置。
另外，配线层WL1形成有作为以围绕端子4PD1和端子4PD2的周围的方式形成的导体图案的导体平面(实心图案)2PL。导体平面2PL是在未形成信号传送用的配线、端子等导体图案的区域形成的导体图案，构成基准电位(第一电位)或者电源电位(第二电位)的供给路径的一部分。导体平面2PL形成于配线基板ITP所具有的多个配线层中的各配线层。如果这样将导体平面2PL形成于各配线层，则能够在信号传送时抑制从信号传送路径向周围扩展的电场和磁场的扩展，能够抑制来自其他信号的串扰噪声。由此，能够提高信号传送路径的噪声耐性。特别是，如本实施方式那样，在包括以3Gbps以上的传送速度传送信号的高速传送路径的情况下，优选通过形成导体平面来提高噪声耐性。
在出于提高噪声耐性的目的而形成导体平面2PL的情况下，优选在未形成信号传送用的配线、端子等导体图案的区域中积极地形成导体平面2PL。因此，如图10所示，在配线层WL1中，在导体平面2PL形成有开口部PLk1，在开口部PLk1的内部形成有端子4PD1和端子4PD2。另外，在开口部PLk1的内部，在未形成端子4PD1和端子4PD2的部分露出了覆盖在内侧一层的配线层WL2(参照图9)的绝缘层2e2。
另外，在端子4PD1和端子4PD2分别连接有作为层间导电路径的通路2V。端子4PD1和端子4PD2分别经由通路2V而与相比配线层WL1位于配线基板ITP的靠内侧一层的第二层配线层WL2电连接。
接下来，如图9和图11所示，相比配线层WL1位于配线基板ITP的靠内侧一层的第二层配线层WL2具有与上述端子4PD1或者端子4PD2(参照图9)电连接的多个配线2d。多个配线2d是利用图2来说明的构成高速传送路径SGP2的一部分的配线。
另外，配线层WL2具有以围绕形成有多个配线2d的区域的周围的方式形成的导体平面2PL。如上所述，配线层WL2所具有的导体平面2PL是在信号传送时抑制从信号传送路径向周围扩展的电场和磁场的扩展的导体图案，因此，较宽范围地形成。因此，如图11所示，配线层WL2所具有的导体平面2PL的面积大于端子4PD1和端子4PD2的面积的总和。
另外，配线层WL2所具有的多个配线2d和导体平面2PL被覆盖配线层WL2的绝缘层2e2(参照图9)覆盖。
另外，配线层WL2所具有的导体平面2PL具有形成于与端子4PD1和端子4PD2各自重叠的区域的开口部PLk2。在图11所示的例子中，开口部PLk2的面积大于图10所示的形成于配线层WL1的导体平面2PL的开口部PLk1的面积。另外，在图11所示的例子中，开口部PLk2形成于与2个端子4PD1和2个端子4PD2全部重叠的位置。换言之，形成于配线层WL2的导体平面2PL中的与端子4PD1和端子4PD2重叠的区域整体开口。另外，如图11所示，在俯视视角下，在开口部PLk2内，除去形成有多个配线2d和导体图案2MP的部分，覆盖图9所示的第三层配线层WL3的绝缘层2e3的上表面露出。以下，说明形成开口部PLk2的理由。
如上所述，导体平面2PL是在各配线层中覆盖未形成配线图案等的区域的实心图案，通过以围绕信号传送路径的周围(平面方向和厚度方向上的周围)的方式配置导体平面2PL，从而在信号传送时能够抑制从信号传送路径向周围扩展的电场和磁场的扩展。
然而，根据本申请发明人的研究，可知在将导体平面2PL配置于端子4PD1、端子4PD2的向内侧一层的配线层WL2且在与端子4PD1、端子4PD2重叠的区域未形成开口部PLk2的情况下，在导体平面2PL与端子4PD1、4PD2之间发生电容耦合，在传送路径中被追加寄生电容。
构成高速传送路径的导体图案中的端子4PD1和端子4PD2需要使如图9所示地与电容器CDC的电极ER1和电极ER2的接合面积增大来提高连接可靠性，因此，难以做成路径选择配线(例如图11所示的配线2d)那样的配线宽度(最小宽度尺寸)。此外，此处所说的端子4PD1和端子4PD2的“最小宽度尺寸”是例如图8所示的X方向或者Y方向上的最短的长度。为了使与电容器CDC的电极ER1和电极ER2的接合面积增大，对于端子4PD1和端子4PD2，图8所示的X方向的长度和Y方向的长度中的任一方的长度都难以减小。
因此，当在导体平面2PL与端子4PD1、4PD2之间发生电容耦合的情况下，寄生电容的值主要与在厚度方向上重叠的部分的面积成正比例地变大。而且，如果对构成高速传送路径的端子4PD1和端子4PD2追加寄生电容，则看上去高速传送路径中的阻抗下降。即，由于对高速传送路径中的一部分追加低阻抗部，发生阻抗不连续。在高频信号的信号传送路径中，以使传送路径中的阻抗分量接近于预定的值(例如在单线的情况下为50欧姆，在差动的情况下为100欧姆)的方式设计配线布局，能够抑制信号的反射等特性劣化。因此，从提高信号的传送品质的观点出发，在端子4PD1、端子4PD2与导体平面2PL之间产生的寄生电容的值优选尽可能降低而取得阻抗匹配。
因此，本申请发明人发现了在将电容器CDC搭载于半导体装置的情况下抑制在用于搭载电容器CDC的端子4PD1和4PD2发生阻抗不连续的方法。即，如图9和图11所示，配线层WL1的向内侧一层的配线层即配线层WL2所具有的导体平面2PL具有形成于与端子4PD1和端子4PD2各自重叠的区域的开口部PLk2。
图9和图11所示的端子4PD1、4PD2与导体平面2PL的关系也能够以如下方式表述。即，配线层WL2所具有的导体平面2PL在与端子4PD1和端子4PD2各自重叠的区域开口。
另外，在开口部PLk2内，在未形成配线2d、导体图案2MP的区域中，覆盖比配线层WL2再向内侧一层的配线层WL3(参照图9)的绝缘层2e3露出。
另外，如上所述，由于电容耦合而产生的寄生电容的值与导体平面2PL和端子4PD1或者端子4PD2在厚度方向上重叠的部分的面积成正比例地变大。因此，如图11所示，特别优选的是，端子4PD1和端子4PD2整体在厚度方向上与导体平面2PL不重叠。换言之，如图11所示，端子4PD1的轮廓和端子4PD2的轮廓优选在俯视视角下分别位于开口部PLk2的开口端部(开口的区域的周缘部)的内侧。
但是，即使端子4PD1和端子4PD2的一部分在厚度方向上与导体平面2PL重叠，也能够降低寄生电容的值。例如，如果端子4PD1和端子4PD2的平面面积中的90％以上与导体平面2PL不重叠，则能够降低寄生电容的值。关于端子4PD1和端子4PD2的一部分与形成于配线层WL2的导体平面2PL的一部分在厚度方向上重叠的情况下的变形例，在后文中叙述。
另外，图11所示的开口部PLk2的形状优选与配线层WL1(参照图10)中的端子4PD1和端子4PD2的形状、位置相对应。如图11所示，如果以包括与端子4PD1和端子4PD2重叠的区域整体的方式形成开口部PLk2，则即使开口部PLk2的面积进一步变大，寄生电容的值也不会大幅降低。
另一方面，导体平面2PL有时被用作高速传送路径的参考路径(返回路径)。在该情况下，优选将参考路径与高速传送路径的间隔距离保持为恒定。因此，优选开口部PLk2的面积不会极端大。例如，如图11所示，开口部PLk2的开口端部的轮廓优选沿着配线层WL1(参照图10)中的端子4PD1和端子4PD2的轮廓。
根据上述观点，如果不考虑配线2d的布局，则在俯视视角下，如果在端子4PD1的轮廓的外侧和端子4PD2的轮廓的外侧分别单独地形成开口部PLk2的开口端部，则能够降低开口部PLk2的面积，并且降低寄生电容。
但是，根据端子4PD1和端子4PD2的间隔距离，如图11所示，也有时难以针对端子4PD1、4PD2的每个端子而单独形成开口部PLk2。在该情况下，也可以将与端子4PD1重叠的区域的开口部和与端子4PD2重叠的区域的开口部连结，如图11所示，设为将与端子4PD1和端子4PD2重叠的区域一并开口的开口部PLk2。
另外，形成于配线层WL2的配线2d需要与导体平面2PL间隔开。因此，如图11所示，还存在配线2d配置于开口部PLk2的附近的情况、难以在开口部PLk2与配线2d之间配置导体平面2PL的情况。在该情况下，如图11所示，也可以设为将与多个端子4PD1和多个端子4PD2重叠的区域一并开口的开口部PLk2。在该情况下，配线部的阻抗有着在没有导体平面2PL的部位稍微变高的倾向，但与端子4PD1、4PD2的残留电容部分地抵消，因此也有时阻抗不连续被减轻。
另外，图11所示的导体图案2MP在配线层WL2中与导体平面2PL分离。但是，导体图案2MP经由与导体图案2MP连接的通路2V而与图10所示的配线层WL1所具有的导体平面2PL以及图13所示的配线层WL3所具有的导体平面2PL电连接。因此，对导体图案2MP供给与图11所示的导体平面2PL相同的电位(例如基准电位)。在该情况下，如果导体图案2MP的面积变大，则需要考虑导体图案2MP与端子4PD1之间的寄生电容或者导体图案2MP与端子4PD2之间的寄生电容。因此，如图11所示，优选配置成在俯视视角下导体图案2MP与端子4PD1和端子4PD2不会重叠。
如上所述，根据本实施方式，构成高速传送路径的一部分的端子4PD1和端子4PD2形成于配线层WL1。而且，形成于配线层WL1的向内侧一层的配线层WL2的导体平面2PL在与端子4PD1和端子4PD2各自重叠的区域开口。由此，能够抑制由导体平面2PL与端子4PD1和端子4PD2的电容耦合引起的阻抗下降，提高高速传送路径的噪声耐性。并且，本实施方式的半导体装置PKG2能够提高高速传送路径的噪声耐性，因此，能够提高可靠性。
接下来，说明图9和图12所示的第三层配线层WL3。相比配线层WL2(参照图9)位于配线基板ITP的靠内侧一层的第三层配线层WL3具有与形成于配线层WL1(参照图9)的端子4PD1(参照图9)或者端子4PD2(参照图9)电连接的多个配线2d(参照图12)。多个配线2d是利用图2来说明的构成高速传送路径SGP2的一部分的配线。
另外，配线层WL3具有以围绕形成有多个配线2d的区域的周围的方式形成的导体平面2PL。如上所述，配线层WL3所具有的导体平面2PL是在信号传送时抑制从信号传送路径向周围扩展的电场和磁场的扩展的导体图案，因此，较宽范围地形成。因此，如图12所示，配线层WL2所具有的导体平面2PL的面积大于端子4PD1和端子4PD2的面积的总和。
另外，配线层WL3所具有的导体平面2PL具有形成于与端子4PD1和端子4PD2各自重叠的区域的开口部PLk3。在图12所示的例子中，开口部PLk2的面积与图10所示的形成于配线层WL1的导体平面2PL的开口部PLk1的面积程度相同。
另外，在图12所示的例子中，形成于配线层WL3的导体平面2PL中的与端子4PD1和端子4PD2重叠的区域整体开口。另外，在图12所示的例子中，开口部PLk3形成于与成对的端子4PD1和端子4PD2重叠的每个区域。因此，在图12所示的范围中形成有2个开口部PLk3。另外，如图12所示，在俯视视角下，在开口部PLk3内，除去形成有多个配线2d的部分，覆盖图9所示的第四层配线层WL4的绝缘层2e4的上表面露出。
在考虑追加到端子4PD1和端子4PD2的寄生电容的情况下，是与离配线层WL1最近的配线层WL2所具有的导体平面2PL的电容耦合。因此，如上所述，通过在配线层WL2的导体平面2PL形成上述那样的开口部PLk2，能够使寄生电容的值大幅降低。因此，配线层WL3无论是怎样的配线构造，通过设置图11所示的开口部PLk2，都能够提高高速传送路径的噪声耐性。
但是，除上述之外，在进一步提高高速传送路径的噪声耐性的情况下，优选考虑与形成于比配线层WL2向内侧一层的配线层即配线层WL3的导体平面2PL的电容耦合。特别是，为了应对半导体封装体的薄型化以及伴随着半导体装置的高功能化的配线层数的增加这双方，存在各配线层的厚度变薄的倾向。当在导体平面2PL与端子4PD1、4PD2之间发生电容耦合的情况下，寄生电容的值主要与在厚度方向上重叠的部分的间隔距离成反比例地变大。因此，如果多个配线层各自的厚度变薄，则寄生电容的值容易变大。此外，在本实施方式中，例如各配线层WL2、WL3的厚度是30～50μm。并且，各配线层WL2、WL3所包括的配线层(在配线层WL2的情况下是具有导体平面2PL和配线2d的层，在配线层WL3的情况下是具有导体平面2PL的层)的厚度是10～20μm，配线层WL2所包括的导体图案2pL与配线层WL3所包括的导体图案2PL之间的绝缘层2e的厚度是20～30μm。
因此，在本实施方式中，在形成于配线层WL3的导体平面2PL中的与端子4PD1和端子4PD2重叠的区域形成有开口部PLk3。图9和图12所示的端子4PD1、4PD2与配线层WL3的导体平面2PL的关系也能够以如下方式表述。即，配线层WL3所具有的导体平面2PL的与端子4PD1和端子4PD2各自重叠的区域开口。
但是，即使端子4PD1和端子4PD2的一部分在厚度方向上与导体平面2PL重叠，也能够降低寄生电容的值。例如，如果端子4PD1和端子4PD2的平面面积中的90％以上与导体平面2PL不重叠，则能够降低寄生电容的值。
另外，图12所示的开口部PLk3的面积优选为图11所示的开口部PLk2的面积以下。如上所述，在考虑追加到端子4PD1和端子4PD2的寄生电容的情况下，图11所示的形成于配线层WL2的导体平面2PL与端子4PD1和端子4PD2的关系的影响最大。因此，图12所示的开口部PLk3的面积大于开口部PLk2的面积这一点难以对寄生电容的值的降低作出贡献。
另一方面，如上所述，导体平面2PL有时被用作高速传送路径的参考路径(返回路径)。在该情况下，优选将返回路径与高速传送路径的间隔距离保持为恒定。因此，图12所示的开口部PLk3的面积优选为图11所示的开口部PLk2的面积以下。
但是，如图12所示，当在开口部PLk3的周缘部形成有配线2d的情况下，需要使配线2d与导体平面2PL间隔开。因此，根据配线布局，也存在开口部PLk3的面积大于图11所示的开口部PLk2的面积的情况。
接下来，说明图9和图13所示的第四层配线层WL4。相比配线层WL3(参照图9)位于配线基板ITP的靠内侧一层的第四层配线层WL4具有与形成于配线层WL1(参照图9)的端子4PD1(参照图9)或者端子4PD2(参照图9)电连接的多个配线2d(参照图13)。在图13所示的例子中，多个配线2d与端子4PD2电连接。多个配线2d是利用图2来说明的构成高速传送路径SGP2的一部分的配线。
另外，在本实施方式中，配线层WL4是形成于作为芯材的绝缘层2CR的上表面2Ct上的配线层，因此，配线层WL4具有与贯通绝缘层2CR的通孔配线2TW电连接的通孔焊接区THL。通孔焊接区THL在配线层WL4中与配线2d电连接。通孔配线2TW和通孔焊接区THL是利用图2来说明的构成高速传送路径SGP2的一部分的配线。
另外，配线层WL4具有以围绕形成有配线2d和通孔焊接区THL的区域的周围的方式形成的导体平面2PL。如上所述，配线层WL4所具有的导体平面2PL是在信号传送时抑制从信号传送路径向周围扩展的电场和磁场的扩展的导体图案，因此，较宽范围地形成。因此，如图13所示，配线层WL4所具有的导体平面2PL的面积大于端子4PD1和端子4PD2的面积的总和。
另外，配线层WL4所具有的导体平面2PL具有多个开口部PLk4。开口部PLk4具有在俯视视角下沿着将配线2d和通孔焊接区THL连结的导体图案的轮廓的形状。另外，各个开口部PLk4的面积小于端子4PD1和端子4PD2的面积的总和。在形成端子有4PD1和端子4PD2的配线层WL1与配线层WL4之间存在配线层WL2和配线层WL3。因此，在图13所示的例子中，不使开口部PLk4的面积大于端子4PD1和端子4PD2的面积，而限于为了使将配线2d和通孔焊接区THL连结的导体图案与导体平面2PL间隔开所需的大小。图13所示的配线2d和通孔焊接区THL构成高速传送路径的一部分。因此，通过使将配线2d和通孔焊接区THL连结的导体图案与导体平面2PL的间隔距离缩小，容易将参考路径与高速传送路径的间隔距离保持为恒定。
但是，在各配线层的薄型化逐步发展而需要考虑配线层WL4与配线层WL1之间的电容耦合的情况下，作为相对于图13的变形例，也可以将开口部PLk4的面积设为端子4PD1和端子4PD2的面积的总和以上。在该情况下，例如，将与图10所示的开口部PLk1相同的开口部形成于图13所示的配线层WL4即可。
另外，如图13所示，构成高速传送路径的一部分的通孔THL形成于在俯视视角下与端子4PD1和端子4PD2中的至少一方在厚度方向上重叠的位置。在图13所示的例子中，与端子4PD1和端子4PD2这双方重叠。如果以其他观点表述图13所示的例子，则如下所述。即，通孔THL配置成在俯视视角下跨越端子4PD1和端子4PD2之间的区域。
从将图13所示的通孔焊接区THL与图10所示的端子4PD1电连接的观点出发，通孔焊接区THL的形成位置不限定于与端子4PD1和端子4PD2中的至少一方在厚度方向上重叠的位置。因此，作为相对于图13的变形例，也可以是在与端子4PD1和端子4PD2都不重叠的位置形成通孔焊接区THL的变形例。
但是，从简化配线布局来提高高速传送路径的集成度的观点出发，如图13所示，构成高速传送路径的一部分的通孔焊接区THL优选形成于与端子4PD1和端子4PD2中的至少一方在厚度方向上重叠的位置。
如上述的构成高速传送路径的导体图案中的图11、图12所示的配线2d那样地，在难以缩短最小宽度尺寸的导体图案的情况下，优选考虑由于在与形成于在厚度方向上相邻的配线层的导体平面2PL之间发生电容耦合而产生的寄生电容。如图13所示，通孔焊接区THL的最小宽度尺寸小于端子4PD1、端子4PD2，但最小宽度尺寸大于图11、图12所示的配线2d。因此，在图12所示的配线层WL3中，优选在与图13所示的通孔焊接区THL在厚度方向上重叠的位置不形成导体平面2PL。
此处，如图12所示，形成于配线层WL3的导体平面2PL中的与端子4PD1和端子4PD2重叠的区域整体开口。因此，如果通孔焊接区THL形成于与端子4PD1和端子4PD2中的至少一方在厚度方向上重叠的位置，则其结果是，通孔焊接区THL与图12所示的开口部PLk3重叠。即，开口部PLk3兼具降低在配线层WL3的导体平面2PL与端子4PD1或者端子4PD2之间产生的寄生电容的功能以及降低在配线层WL3的导体平面2PL与通孔焊接区THL(参照图13)之间产生的寄生电容的功能。
由此，能够减少图12所示的形成于配线层WL3的导体平面2PL的开口部PLk3的数量，因此，能够利用于配线2d的路径选择的空间增加。其结果是，能够提高高速传送路径的集成度。
另外，如图13所示，在通孔焊接区THL配置成在俯视视角下跨越端子4PD1和端子4PD2之间的区域的情况下，图11所示的配线层WL2、图12所示的配线层WL3或者图13所示的配线层WL4中形成的配线2d不易与端子4PD1、端子4PD2重叠。
接下来，图13所示的通孔配线2TW经由在层叠于图6所示的绝缘层2CR的下表面2Cb侧的配线层WL5、配线层WL6、配线层WL7和配线层WL8中形成的配线和作为层间导电路径的通路而与焊接区2LD和焊球SB电连接。但是，在配线层WL5与配线层WL1之间配置有作为芯材的绝缘层2CR，因此，与配线层WL2、配线层WL3的情况相比，考虑在图10所示的端子4PD1或者端子4PD2之间产生寄生电容的必要性相对较小。
<配线基板与未连接到高速传送路径的电容器的连接构造>
接下来，说明未与图5所示的形成于支撑框SFR的内侧的高速传送路径连接的、电源电路用的电容器CPS与配线基板ITP的连接构造。图14是图5的B部的放大俯视图。另外，图15是沿着图14的A-A线的放大剖视图。另外，图16是示出图15所示的配线基板中的配置于最上层的第一层配线层的构造的放大俯视图。另外，图17是示出图10所示的配线层的向内侧一层的第二层配线层的放大俯视图。
如图14所示，图5所示的多个电容器CDC、CPS中的多个电容器CPS分别搭载于配线基板ITP的上表面2t侧。在本实施方式中，如上述图2所示，电容器CPS以并联连接的形式被插入到对半导体芯片CHP2供给基准电位(第一电位)VSS的基准电位供给路径VSP与对半导体芯片CHP2供给电源电位(第二电位)VDD的电源电位供给路径VDP之间。即，电容器CPS是电源电路用的电容器，并未与图2所示的高速传送路径SGP2连接。
如用于电源电路的电容器CPS这样的未与高速传送路径SGP2连接的电容器和配线基板ITP的连接构造也可以是与利用图8～图13来说明的DC隔断用的电容器CDC相同的连接构造。但是，在未与高速传送路径SGP2连接的电容器CPS的情况下，即使在用于连接电容器CPS的导体图案与导体平面2PL之间产生由电容耦合引起的寄生电容，也不易成为可靠性下降的主要原因。因此，在与电容器CPS连接的电源供给路径的配线构造的情况下，也可以不形成用于降低寄生电容的开口部PLk2(参照图11)、开口部PLk3(参照图12)。
例如，如图15和图16所示，配线基板ITP所具有的多个配线层中的包括电容器CPS(参照图15)的搭载面的第一层配线层WL1具有作为与电容器CPS的电极ER3(参照图15)电连接的导体图案的端子(端子焊盘、导体图案)4PD3。其中，对端子4PD3供给例如与周围的导体平面2PLG相同的基准电位(例如接地电位)，因此，导体平面2PLG的一部分(在开口部SRk中露出的部分)被用作端子4PD3。另外，配线层WL1具有作为与电容器CPS的电极ER4电连接的导体图案的端子(端子焊盘、导体图案)4PD4。端子4PD4是被供给与周围的导体平面2PLG不同的电位(电源电位)的端子，因此在形成于导体平面2PLG的开口部PLk1的内侧形成为与导体平面2PLG间隔开。
另外，如图15和图17所示，配线层WL2具有被供给第一电位的导体平面2PLG和被供给与第一电位不同的第二电位(电源电位)的导体平面2PLD。但是，配线层WL2的导体平面2PLG与相当于端子4PD3的配线层WL1(参照图15)的导体平面2PLG在厚度方向上重叠。另外，配线层WL2的导体平面2PLD与端子4PD4整体在厚度方向上重叠。即，不形成相当于图11所示的开口部PLk2的开口部，而仅形成用于使导体平面2PLG与导体平面2PLD间隔开的间隙。
进而，如图15所示，在配线层WL3和配线层WL4中，在与电容器CPS在厚度方向上重叠的区域中形成被供给上述的第一电位或者第二电位的导体平面2PL，在导体平面2PL未形成开口部PLk3(参照图9)和开口部PLk4。
这样一来，在将未与高速传送路径SGP2(参照图2)连接的电容器和配线基板ITP电连接的部分，不形成用于降低寄生电容的开口部PLk2(参照图11)、开口部PLk3(参照图12)，而能够形成为简单的构造。这样一来，关于电源电路用的电容器CPS，不需要高速传送路径那样的提高噪声耐性的构造，如图14和图15所示，能够使基准电位用的导体平面2PLG与电源电位用的导体平面2PLD相对。或者，也能够使基准电位用的导体平面2PLG和电源电位用的导体平面2PLD中的某一个导体平面延伸至另一个端子的正下方即不制作开口部(贯穿形状)。由此，能够去除用于连接电源的引出线(包括通孔配线)，能够提高配线基板的设计自由度。其结果是，能够降低电源的电感、电阻，能够提高电源的特性。
此外，虽然省略图示，但如图2所示的低速传送路径SGP1那样，在例如以低于5Gbps的传送速度传送信号的路径中，即使不插入电容器CDC，信号的输入输出的稳定性也不易下降。其中，作为相对于本实施方式的变形例，在将DC隔断用的电容器CDC以串联连接的方式插入到低速传送路径SGP1的情况下，优选做成与利用图8～图13来说明的配线构造同样的构造。即，优选的是，在配线层WL1的向内侧一层的配线层WL2形成的导体平面2PL在与端子4PD1和端子4PD2各自重叠的区域开口。
<半导体装置的制造方法>
接下来，说明利用图1～图17来说明的半导体装置PKG2的制造工序。半导体装置PKG2按照图18所示的流程来制造。图18是示出利用图1～图17来说明的半导体装置的制造工序的概要的说明图。以下说明各工序的详细情况。此外，在以下的制造方法的说明中，说明预先准备按产品尺寸形成的配线基板ITP而制造一层量的半导体装置PKG2的方法。但是，作为变形例，也能够应用于如下的多件同时加工方式：准备被划分成多个产品形成区域的所谓的多件同时加工基板，针对多个产品形成区域分别进行组装，之后针对每个产品形成区域进行分割而取得多个半导体装置。在该情况下，在图18所示的焊球安装工序之后或者在电气试验工序之后，追加切断多件同时加工基板而针对每个产品形成区域进行分割的单片化工序。
1.配线基板准备工序
首先，在图18所示的配线基板准备工序中，准备图19和图20所示的配线基板ITP。图19是示出在图18所示的配线基板准备工序中准备的配线基板的芯片搭载面侧的俯视图。另外，图20是沿着图19的C-C线的剖视图。此外，在图19中，为了示出芯片搭载区域DBA、中央区域CTR和周缘区域PRP的边界，在芯片搭载区域DBA和中央区域CTR的外缘标注双点划线进行示出。另外，为了明确示出被图3所示的散热板HS覆盖的区域即中央区域CTR，在中央区域CTR内标注点图案。
另外，图19所示的A部的放大平面对应于去除图8所示的电容器CDC和接合材料SD的状态，B部的放大平面对应于去除图14所示的电容器CPS和接合材料SD的状态。另外，图19所示的配线基板ITP的下表面2b(参照图20)侧的俯视图省略图示。本工序中的配线基板ITP的下表面2b是在图4所示的多个焊球SB的位置处在作为阻焊膜的绝缘膜SR2中形成多个开口部且焊接区2LD(参照图20)在上述开口部露出的状态。
如图19所示，配线基板ITP具有在俯视视角下呈四角形的上表面2t的中央部的中央区域CTR以及连续地围绕中央区域CTR的周围的周缘区域PRP。中央区域PRP是在图18所示的散热板搭载工序中被图6所示的散热板HS覆盖的区域。另一方面，周缘区域PRP是从图6所示的散热板HS露出的区域。另外，中央区域CTR包括在图18所示的图6所示的半导体芯片搭载工序中搭载半导体芯片CHP2的区域即芯片搭载区域DBA。
另外，在中央区域CTR形成有包括多个键合焊盘2PD、多个端子4PD3和多个端子4PD4的第一导体图案组。形成于中央区域CTR的第一导体图案组中的多个键合焊盘2PD是在图18所示的半导体芯片搭载工序中经由图6所示的突起电极3BP而与半导体芯片CHP2电连接的电极端子。另外，第一导体图案组中的多个端子4PD3和多个端子4PD4分别是利用图14～图17来说明的用于连接电源电路用的电容器CPS的电极端子。
此外，在图19中，示出作为键合焊盘2PD的排列的一个例子而行列状地排列的例子，但键合焊盘2PD的排列存在各种变形例。例如，也可以是，沿着芯片搭载区域DBA的周缘部排列键合焊盘2PD，在芯片搭载区域DBA的中央部未形成键合焊盘2PD。
另外，在配线基板ITP的上表面2t的周缘区域PRP形成有包括多个端子4PD1和多个端子4PD2的第二导体图案组。第二导体图案组中的多个端子4PD1和多个端子4PD2分别是利用图8～图13来说明的用于连接DC隔断用的电容器CDC的电极端子。
由于图20所示的配线基板ITP的配线构造已经利用图6和图8～图17进行了说明，因此省略重复的说明。其中，在本工序中，如图20所示，未连接图6所记载的焊球SB。如图20所示，具有作为芯材的绝缘层2CR的配线基板ITP的制造方法例如能够通过如下方式进行制造：将形成有多个通孔配线2TW的绝缘层2CR作为基材，在绝缘层2CR的上表面2Ct侧和下表面2Cb侧分别通过层积工艺而层叠配线层。另外，在未使用芯材的情况下，能够通过在未图示的基材上层叠多个配线层之后剥下基材而制造配线基板。
2.电容器搭载工序
接下来，在图18所示的电容器搭载工序中，如图21和图22所示，在配线基板ITP的上表面2t侧搭载多个电容器CDC、CPS。图21是示出将多个电容器搭载于图19所示的配线基板的状态的俯视图。另外，图22是沿着图21的C-C线的剖视图。此外，在图21中，为了易于观察搭载于图19所示的中央区域CTR的多个电容器CPS，在中央区域CTR的内部未标注点图案。另外，图21所示的A部的放大平面对应于图8，B部的放大平面对应于图14。
在本工序中，如图21和图22所示，准备多个电容器CDC、CPS(电容器准备工序)，并分别搭载于配线基板ITP上。此时，DC隔断用的多个电容器CDC全部搭载于周缘区域PRP。另一方面，电源电路用的多个电容器CPS在图21所示的例子中全部搭载于中央区域CTR。此外，作为相对于图21的变形例，也可以将多个电容器CPS中的一部分搭载于周缘区域PRP。不过，电源电路用的电容器CPS优选配置于消耗电力的电路的附近，因此，更优选搭载于包括芯片搭载区域DBA的中央区域CTR。
在本工序中，如图8和图9所示，电容器CDC的电极ER1经由作为焊接材料的接合材料SD而与配线基板ITP的端子4PD1连接。另外，电容器CDC的电极ER2经由作为焊接材料的接合材料SD而与配线基板ITP的端子4PD2连接。另外，如图14和图15所示，电容器CPS的电极ER3经由作为焊接材料的接合材料SD而与配线基板ITP的端子4PD3连接。另外，电容器CPS的电极ER4经由作为焊接材料的接合材料SD而与配线基板ITP的端子4PD4连接。
在使用焊接材料作为接合材料SD的情况下，在搭载电容器CDC、CPS之前，在各端子4PD1、4PD2、4PD3、4PD4各自的表面上预先涂敷包括焊料成分的焊接材料，并使电容器CDC、CPS放置于焊接材料上。在该状态下，通过实施加热处理(回流处理)直至焊接材料的熔点以上的温度，将电容器CDC、CPS固定于端子4PD1、4PD2、4PD3、4PD4上。
3.芯片搭载工序
接下来，在图18所示的半导体芯片搭载工序中，如图23和图24所示，在配线基板ITP的上表面2t的芯片搭载区域DBA搭载半导体芯片CHP2。图23是示出将半导体芯片搭载于图21所示的配线基板的状态的俯视图。另外，图24是沿着图23的A-A线的剖视图。
在本工序中，如图23和图24所示，准备半导体芯片CHP2(半导体芯片准备工序)，并搭载于配线基板ITP的芯片搭载区域DBA上。在图23和图24所示的例子中，在半导体芯片CHP2的表面3t(参照图24)与配线基板ITP上表面2t相对的状态下，通过所谓倒装安装方式(或者也称为倒装连接方式)来安装。
另外，在本工序中，如图24所示，形成于半导体芯片CHP2的表面3t侧的多个焊盘3PD与配线基板ITP的多个键合焊盘2PD经由多个突起电极3BP而各自电连接。如本实施方式所示，在呈行列状地配置多个键合焊盘2PD的情况下，使用将焊接材料成形为球形而得到的焊料凸块作为多个突起电极3BP的情况较多。不过，突起电极3BP不限定于焊料凸块，也可以使用例如将铜等金属材料成形为柱状而得到的柱状凸块。
另外，在本工序中，在半导体芯片CHP2与配线基板ITP之间配置有底部填充树脂(绝缘性树脂)UF。底部填充树脂UF以将半导体芯片CHP2与配线基板ITP的电连接部分(多个突起电极3BP的接合部)密封的方式配置。这样，通过以将多个突起电极3BP的连接部密封的方式配置底部填充树脂UF，能够缓和在半导体芯片CHP2与配线基板ITP的电连接部分产生的应力。
该底部填充树脂UF的形成方法大致区分的话有两种方法。在作为第一方法的先涂敷方式中，在搭载半导体芯片之前，预先将底部填充树脂UF配置于芯片搭载区域DBA(参照图23)上。接下来，将半导体芯片CHP2从底部填充树脂UF的上方按压，将配线基板ITP与半导体芯片CHP2电连接。其后，使底部填充树脂UF硬化，得到图24所示的构造体。此外，在搭载半导体芯片CH2之前配置树脂材料的本方式的情况下，不限于上述那样的膏状的树脂材料，也能够使用膜状的树脂材料。在该情况下，不是“涂敷”作业，而是“粘贴”作业。
另外，在作为第二方法的后注入方式中，在配置底部填充树脂UF之前，将半导体芯片CHP2与配线基板ITP电连接。其后，在半导体芯片CHP2与配线基板ITP之间的间隙注入液状的树脂并使其硬化，从而得到图24所示的构造体。在本工序中，可以使用上述的先涂敷(或者先粘贴)方式和后注入方式中的任一方。
4.散热板搭载工序
接下来，在图18所示的散热板搭载工序中，如图25和图26所示，在半导体芯片CHP2上搭载散热板HS，利用散热板HS覆盖半导体芯片CHP2。图25是示出利用散热板覆盖图23所示的半导体芯片的状态的俯视图。另外，图26是沿着图25的A-A线的剖视图。
在本工序中，如图25和图26所示，准备散热板HS(半导体芯片准备工序)，并搭载于配线基板ITP的中央区域CTR(参照图25)上。由此，如图26所示，半导体芯片CHP2和电源电路用的多个电容器CPS被散热板HS覆盖。另一方面，如图25所示，DC隔断用的多个电容器CDC的各电容器CDC未被散热板HS覆盖，从该散热板HS露出。
对于安装散热板HS的方法来说，存在各种方法。例如，在图26所示的例子中，在散热板HS的周缘部安装有支撑框SFR，散热板HS经由支撑框SFR而粘接固定于配线基板ITP。另外，在半导体芯片CHP2的背面3b涂敷有粘接材料(散热树脂)BDhs，散热板HS经由粘接材料BDhs而粘接固定于半导体芯片CHP2。
作为与上述不同的方法，也可以将支撑框SFR粘接固定于配线基板ITP，并在所固定的支撑框SFR上搭载散热板HS。另外，作为相对于图26的变形例，也可以不设置支撑框SFR而形成为仅将散热板HS粘接固定于半导体芯片CHP2的结构。
此外，作为相对于本实施方式的变形例，在不安装散热板HS的情况下，能够省略本工序。
5.焊球安装工序
接下来，在图18所示的焊球安装工序中，如图4和如图6所示，在配线基板ITP的作为安装面的下表面2b侧安装多个焊球SB。在本工序中，在从图4和图6所示的绝缘层SR2露出的焊接区2LD上配置焊球SB，实施回流处理(在进行加热而使焊料成分熔融接合之后进行冷却的处理)，从而将焊球SB接合于焊接区2LD。此外，在不使用焊球SB作为将图1所示的配线基板MB1与半导体装置PKG2电连接的导电性材料的情况下，也能够省略本工序。或者在本工序中，也可以代替焊球SB而在焊接区2LD的露出面形成较薄的焊料膜等金属膜。
6.电气试验工序(DC测试工序)
接下来，在图18所示的电气试验工序中，进行对形成于半导体装置PKG2的电路的电气试验。该电气试验包括为了检查而使直流电流流过而进行检查的DC测试。DC测试例如包括确认电路的电连接状态的导通测试等。图27是示意性地示出在图18所示的电气试验工序中使DC隔断用的电容器的电极短路来进行检查的状态的放大剖视图。
在DC测试中，如上所述，使直流电流流过而进行检查，因此，在作为检查对象的电路包括DC隔断用的电容器CDC的情况下，切断检查用的电流。因此，在对被插入有电容器CDC的高速传送路径进行DC测试时，如图27中示意性地示出的那样，在使电容器CDC的电极ET2与电极ET1短路的状态下，需要输入直流的检查信号SGin。如果使电容器CDC的电极ET2与电极ET1短路，则即使在高速传送路径中以串联连接的形式插入DC隔断用的电容器CDC，也从电极ET1侧输出检查信号SGout，能够进行电路整体的DC测试。
此处，如图27所示，在使电容器CDC的电极ET2与电极ET1短路的情况下，要求能够容易地使导电性部件接触到电容器CDC的电极ET1和电极ET2这双方的构造。因此，在本实施方式中，DC隔断用的电容器CDC如图25所示地配置于未被散热板HS覆盖的位置。在该情况下，电容器CDC的电极ET1和电极ET2露出，因此，能够使用于使电容器CDC的电极ET2与电极ET1短路的导电性部件接触。
用于使电容器CDC的电极ET2与电极ET1短路的导电性部件存在各种方式。例如，在图27所示的例子中，以覆盖电容器CDC的电极ET1和电极ET2这双方的方式按压在树脂膜的内部埋入有导电性部件的各向异性导电性膜(导电性部件)CDF。在该状态下，如果从安装面侧的焊球SB(参照图6)侧输入检查信号SGin，则通过了各向异性导电性膜CDF的检查信号SGout从其他焊球SB输出。在该情况下，能够使多个电容器CDC中的各电容器CDC一并短路，因此，能够高效地进行DC测试。
另外，作为相对于图27的变形例，也能够使检查用的接触端子(探头端子)接触到电极ER1和电极ER2中的各电极而短路。
<半导体装置的安装方法>
接下来，利用图1，说明在作为母板的配线基板MB1上搭载半导体装置PKG1和半导体装置PKG2并将半导体装置PKG1与半导体装置PKG2电连接的方法。
如图1所示，在配线基板MB1的上表面(搭载面)MBt形成有用于连接半导体装置PKG1的多个端子TM1以及用于连接半导体装置PKG2的多个端子TM2。半导体装置PKG1具备作为外部端子的多个焊球SB。在本实施方式的半导体装置的安装方法中，通过将半导体装置PKG1的多个焊球SB分别接合到配线基板MB1的多个端子TM1，从而将半导体装置PKG1与配线基板MB1电连接。另外，在本实施方式的半导体装置的安装方法中，通过将半导体装置PKG2的多个焊球SB分别接合到配线基板MB1的多个端子TM2，从而将半导体装置PKG2与配线基板MB1电连接。
如上所述，通过将半导体装置PKG1和半导体装置PKG2与配线基板MB1电连接，经由配线基板MB1的高速传送路径SGP2而将半导体装置PKG1与半导体装置PKG2电连接。此时，在本实施方式中，将DC隔断用的电容器CDC搭载于半导体装置PKG2，因此，在配线基板MB1未搭载电容器CDC。其结果是，能够减小配线基板MB1的尺寸，因此，能够使电子装置EDV1小型化。另外，不需要在作为母板的配线基板MB1上搭载DC隔断用的电容器CDC，因此能够削减配线基板MB1上的部件搭载区域，能够提高配线基板MB1的配线设计自由度。其结果是，能够提高信号品质、电源品质。
(变形例)
以上，根据实施方式而具体说明了由本发明人完成的发明，本发明不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
<变形例1>
例如，在上述实施方式中，列举出通过倒装安装方式将半导体芯片CHP2搭载于配线基板ITP上的实施例而进行了说明。但是，作为变形例，如图29所示，也可以通过在使半导体芯片CHP3的背面3b与配线基板ITP的上表面2t相对的状态下进行搭载的所谓正装安装方式搭载半导体芯片CHP3。图28是示出相对于图3的变形例的俯视图。另外，图29是沿着图28的A-A线的剖视图。
图29所示的半导体芯片CHP3在将作为半导体芯片CHP3的电极端子的多个焊盘3PD集中配置于表面3t的周缘部这一点上与图6所示的半导体芯片CHP2不同。另外，半导体芯片CHP3在代替图6所示的多个突起电极3BP而经由作为导电性部件的多个导线3BW来与配线基板ITP电连接这一点上，与图6所示的半导体芯片CHP2不同。另外，半导体芯片CHP3在通过正装安装方式搭载于配线基板ITP上这一点上与图6所示的半导体芯片CHP2不同。除了上述不同点之外，半导体芯片CHP3与图6所示的半导体芯片CHP2相同。
另外，在通过正装安装方式将半导体芯片CHP3搭载于配线基板ITP的情况下，在图18所示的半导体芯片搭载工序之后且在焊球安装工序之前，实施经由多个导线3BW将半导体芯片CHP3与配线基板ITP的多个键合焊盘(键合引线、半导体芯片连接用端子)2PD电连接的导线键合工序。另外，在通过正装安装方式将半导体芯片CHP3搭载于配线基板ITP的情况下，在上述导线键合工序之后且在焊球安装工序之前，包括利用树脂来密封半导体芯片CHP3、多个导线3BW和多个电容器CPS而形成密封体MR的密封工序。
另外，在图29所示的例子中，在半导体芯片CHP3、多个导线3BW和多个电容器CPS被由树脂构成的密封体(树脂体)MR密封这一点上，与图6所示的例子不同。不过，半导体芯片和多个电容器CPS被某种部件(密封体MR或者图6所示的散热板HS)覆盖这一点对于图6和图28来说是相同的。另外，在图28中，多个DC隔断用的电容器CDC的各电容器CDC也从覆盖半导体芯片CHP3(参照图29)的部件(密封体MR)露出。由此，如在上述实施方式中说明地，在电气试验工序中，即使在高速传送路径中以串联连接的形式插入DC隔断用的电容器CDC，也能够进行DC测试。
图28和图29所示的变形例除了上述不同点之外，与在上述实施方式中说明的实施方式相同。因此，省略重复的说明。另外，关于上述不同点以外的部分，被记载为在上述实施方式中说明的半导体芯片CHP2的部分能够置换成半导体芯片CHP3。
<变形例2>
另外，在上述实施方式中说明的例子中，如图11所示，配线层WL2的导体平面2PL以与用于连接DC隔断用的电容器的端子4PD1和端子4PD2重叠的区域整体开口的方式形成有开口部PLk2。但是，如果在与端子4PD1和端子4PD2重叠的区域形成有开口部PLk2，则即使在与端子4PD1或者端子4PD2重叠的区域的一部分形成有导体图案，也能够降低寄生电容。图30～图33分别是示出相对于图11所示的第二层配线层的变形例的放大俯视图。
在图30所示的变形例中，在形成于导体平面2PL的开口部PLk2内形成有多个导体图案2ST。多个导体图案2ST由与导体平面2PL、配线2d相同的金属材料构成。
另外，为了使端子4PD1或者端子4PD2露出，多个导体图案2ST形成在与形成于绝缘层SR1(参照图8)的开口部SRk重叠的位置。详细地说，开口部SRk在俯视视角下呈四角形，导体图案2ST形成在与四角形的开口部SRk的各角部(各边的交点)重叠的位置。如图11所示，在形成比端子4PD1、端子4PD2的面积大的开口部PLk2的情况下，与绝缘层2e3被导体平面2PL覆盖的部分相比，露出作为基底的绝缘层2e3的部分在构造上的强度较低。通过在与端子4PD1或者端子4PD2重叠的区域中的一部分形成多个导体图案2ST，能够提高开口部PLk2内的强度。
特别是，如图8、图9所示，在搭载了电容器CDC时，接合材料SD的周缘部与开口部SRk的周缘部重叠。因此，在上述实施方式中说明的电气试验工序中，在使图27所示的电容器CDC的电极ER1与电极ER2短路时，如果利用各向异性导电性膜CDF等按压电容器CDC，则由于按压时的压力而产生的应力容易集中到与开口部SRk的各角部在厚度方向上重叠的位置。或者，与其他位置相比，由于搭载电容器CDC之后的温度循环负荷而产生的应力更容易集中到与开口部SRk的各角部在厚度方向上重叠的位置。
因此，如图30所示，在与开口部SRk的各角部在厚度方向上重叠的位置分别配置导体图案2ST，从而能够在配线层WL2中抑制由应力集中引起的绝缘层等的破坏。
另外，也可以如图31所示的其他变形例的那样，使导体图案2ST沿着开口部SRk的短边(换言之，沿着图8所示的电容器CDC的长边方向)延伸。在该情况下，与图30所示的变形例相比，导体图案2ST的面积增加，因此，作为加强部件的效果变大。但是，如果导体图案2ST的面积变得过大，则寄生电容增大，因此，形成在与端子4PD1在厚度方向上重叠的位置的多个导体图案2ST的面积的总和优选小于端子4PD1的面积的10％。另外，形成在与端子4PD2在厚度方向上重叠的位置的多个导体图案2ST的面积的总和优选小于端子4PD2的面积的10％。
另外，作为相对于图31的另一个变形例，如图32所示的其他变形例那样，还存在使导体图案2ST沿着开口部SRk的长边延长而不沿着开口部SRk的短边延长的方法。在该情况下，也能够抑制导体图案2ST作为天线而发挥功能。其中，在图31的变形例和图32的变形例中，提高开口部PLk2内的强度的效果在图32所示的例子的情况下较大，但寄生电容的值在图31所示的变形例的情况下较小。因此，优选以在所要求的加强的程度的范围内使导体图案2ST的面积的总和变小的方式确定导体图案2ST的延伸方向。
另外，从抑制导体图案2ST成为高速传送路径的噪声源的观点出发，如图33所示的其他变形例那样，优选将导体图案2ST分别与被供给基准电位的导体平面2PL或者导体图案2MP连结。在该情况下，导体图案2ST的电位稳定，因此，不易产生由导体图案2ST引起的噪声。
进而，在想要进一步提高开口部PLk2内的强度的情况下，如图34所示，沿着开口部SRk的周缘部环状地形成导体图案2ST即可。然而，在该情况下，存在环状的导体图案作为天线而发挥功能而对高速传送路径的传送特性造成影响的情况。因此，在本变形例中，也优选如图33那样，将导体图案2ST分别与被供给基准电位的导体平面2PL或者导体图案2MP连结。
<变形例3>
另外，在上述实施方式中说明的例子中，说明了使用相同的电容器作为DC隔断用的电容器和电源电路用的电容器的实施方式。但是，DC隔断用的电容器与电源电路用的电容器也可以是不同的电容器。例如，在图35所示的变形例中，在电容器CPS中，电极ER3和电极ER4各自在电容器CPS的长边方向上延伸。换言之，在图35所示的变形例的电容器CPS中，沿着电容器CPS的短边方向将电极ER3和电极ER4相对配置。
在电源电路用的电容器CPS所具有的电极ER3、ER4各自在长边方向上延伸的情况下，能够增大电极ER3与电极ER4的面积。其结果是，能够使连接有电容器CPS的电源电路低电感化。
另外，在图35所示的变形例中，将电源电位用的导体平面2PLD的一部分和接地电位用的导体平面2PLG的一部分各自呈梳齿状地形成，将呈梳齿状地形成的部分用作端子ER3或者端子ER4。
另外，在不脱离在上述实施方式中说明的技术思想的主旨的范围内，能够将变形例彼此组合来应用。
标号说明
2b 下表面(面、主面、安装面)
2Cb 下表面
2CR 绝缘层(芯材、芯绝缘层)
2Ct 上表面
2d 配线
2e、2e2、2e3、2e4 绝缘层
2LD、LDL、LDH、LVd、LVs 焊接区(端子、外部输入输出端子、球焊接区)
2MP、2ST 导体图案
2PD 键合焊盘(键合引线、半导体芯片连接用端子)
2PL 导体平面(导体图案、实心图案)
2PLD 导体平面(电源平面、电源电位用导体图案、实心图案)
2PLG 导体平面(接地平面、基准电位用导体图案、实心图案)
2s 侧面(边)
2t 上表面(面、主面、芯片搭载面)
2TW 通孔配线(层间导电路径、芯绝缘层用层间导电路径)
2V 通路(层间导电路径)
3b 背面(主面、下表面)
3BP 突起电极(凸块电极、柱状电极、导电性部件)
3BW 导线(导电性部件)
3PD 焊盘(电极焊盘、电极端子、键合焊盘)
3s 侧面(边)
3t 表面(主面、上表面)
4BD 主体部
4ls 长边(长侧面)
4PD1、4PD2、4PD3、4PD4 端子(端子焊盘、导体图案)
4ss 沿着延伸的两个短边(短侧面)
HS 散热板(散热器、散热部件)
BDhs 粘接材料(散热树脂)
CDC 电容器(DC电路用电容器、芯片电容器)
CDF 各向异性导电性膜(导电性部件)
CHP1、CHP2、CHP3 半导体芯片
CPS 电容器(电源电路用电容器、旁路电容器、去耦电容器、电池用电容器、芯片电容器)
CTR 中央区域(区域)
DBA 芯片搭载区域(区域)
DL 延伸方向(长边方向)
DSp、DSn 差动信号传送路径
DW 宽度方向
EDV1 电子装置(电子设备)
ER1、ER2、ER3、ER4 电极(电容器电极)
HS 散热板(部件、散热器、散热部件)
ITP 配线基板(插入件)
MB1 配线基板(母板、安装基板)
MBt 上表面(搭载面)
MR 密封体(树脂体)
PKG1、PKG2 半导体装置
PLk1、PLk2、PLk3、PLk4 开口部
PRP 周缘区域(区域)
Rx、RxL、Rxn、Rxp、Tx、TxL、Txn、Txp、Vd、Vs 电极(电极焊盘)
SB 焊球(焊接材料、外部端子、电极、外部电极)
SD 接合材料(焊接材料、导电性部件)
SFR 支撑框(加强环)
SGin、SGout 检查信号
SGP 信号传送路径
SGP1 低速传送路径
SGP2 高速传送路径
SR1、SR2 绝缘层(阻焊膜)
SRk 开口部(端子露出用开口部)
THL 通孔焊接区
TM1、TM2 端子
UF 底部填充树脂(绝缘性树脂)
VDD 电源电位(电位)
VDP 电源电位供给路径
VSP 基准电位供给路径
VSS 基准电位(电位)
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8 配线层。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，包括：
配线基板，具有多个配线层；
半导体芯片，搭载于所述配线基板，并具有多个电极焊盘；以及
第一电容器，搭载于所述配线基板，并具有第一电极和第二电极，
所述多个配线层具备：
第一配线层，具有与所述第一电容器的所述第一电极电连接的第一端子焊盘和与所述第一电容器的所述第二电极电连接的第二端子焊盘；以及
第二配线层，相比所述第一配线层位于所述配线基板的靠内侧一层，具有面积大于所述第一端子焊盘和所述第二端子焊盘的第一导体图案，
在所述第二配线层中，所述第一导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的第一开口部。
2.根据权利要求1所述的半导体装置，其中，
所述第一电容器以串联连接的形式插入到信号传送路径中，该信号传送路径相对于形成于所述半导体芯片的第一电路而输入或输出电信号。
3.根据权利要求1所述的半导体装置，其中，
所述半导体芯片的所述多个电极焊盘具有以第一传送速度进行传送的第一信号用的第一电极焊盘和以比所述第一传送速度快的第二传送速度进行传送的第二信号用的第二电极焊盘，
所述配线基板具有与所述半导体芯片的所述第一电极焊盘电连接的第一焊接区以及与所述半导体芯片的所述第二电极焊盘电连接的第二焊接区，
所述半导体芯片的所述第二电极焊盘经由所述第一电容器而与所述配线基板的所述第二焊接区电连接。
4.根据权利要求1所述的半导体装置，其中，
在所述配线基板搭载有第二电容器，该第二电容器具有第三电极和第四电极，
所述多个配线层具备：
所述第一配线层，具有与所述第二电容器的所述第三电极电连接且被供给第一电位的第三端子焊盘和与所述第二电容器的所述第四电极电连接且被供给与所述第一电位不同的第二电位的第四端子焊盘；以及
第二配线层，具有被供给所述第一电位的所述第一导体图案，
在所述第二配线层中，在与所述第三端子焊盘重叠的区域配置有所述第一导体图案。
5.根据权利要求4所述的半导体装置，其中，
所述第二电容器与所述半导体芯片所具有的电源电路电连接，
在俯视视角下，所述半导体芯片和所述第二电容器被第一部件覆盖，
所述第一电容器从所述第一部件露出。
6.根据权利要求1所述的半导体装置，其中，
所述配线基板具有绝缘层、通孔配线以及芯绝缘层，所述绝缘层配置于比所述第二配线层更靠内侧处，所述通孔配线贯通所述绝缘层，所述芯绝缘层具有与所述通孔配线连接的通孔焊接区，
所述通孔焊接区与第一配线层的所述第一端子焊盘或所述第二端子焊盘电连接，
在俯视视角下，所述通孔焊接区形成在与所述第一端子焊盘和所述第二端子焊盘中的一方或双方重叠的位置。
7.根据权利要求1所述的半导体装置，其中，
所述配线基板具有绝缘层、通孔配线以及芯绝缘层，所述绝缘层配置于比所述第二配线层更靠内侧处，所述通孔配线贯通所述绝缘层，所述芯绝缘层具有与所述通孔配线连接的通孔焊接区，
所述通孔焊接区与第一配线层的所述第一端子焊盘或所述第二端子焊盘电连接，
在俯视视角下，所述通孔焊接区形成于所述第一端子焊盘和所述第二端子焊盘之间。
8.根据权利要求1所述的半导体装置，其中，
在所述第一导体图案的所述第一开口部内形成有第二导体图案。
9.根据权利要求8所述的半导体装置，其中，
所述第一配线层被第一绝缘层覆盖，所述第一端子焊盘和所述第二端子焊盘在形成于所述第一绝缘层的多个端子露出用开口部中从所述第一绝缘层分别露出，
所述多个端子露出用开口部在俯视视角下呈四角形，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案配置在与所述端子露出用开口部的角部重叠的位置。
10.根据权利要求9所述的半导体装置，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案沿所述端子露出用开口部的短边延伸。
11.根据权利要求9所述的半导体装置，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案各自与被供给第一电位的所述第一导体图案连结。
12.根据权利要求1所述的半导体装置，其中，
所述半导体芯片具有表面、形成于所述表面侧的所述多个电极焊盘以及与所述表面相反一侧的背面，
所述半导体芯片以所述表面与所述配线基板相对的方式搭载于所述配线基板，
所述半导体芯片的所述背面被散热部件覆盖，
在俯视视角下，所述第一电容器从所述散热部件露出。
13.根据权利要求1所述的半导体装置，其中，
所述半导体芯片具有表面、形成于所述表面侧的所述多个电极焊盘以及与所述表面相反一侧的背面，
所述半导体芯片以所述背面与所述配线基板相对的方式搭载于所述配线基板，
所述半导体芯片的所述多个电极焊盘经由多个导线而与所述配线基板电连接，
所述半导体芯片和所述多个导线由树脂密封，
所述第一电容器从所述树脂露出。
14.根据权利要求1所述的半导体装置，其中，
所述多个配线层还具备第三配线层，该第三配线层相比所述第二配线层位于所述配线基板的靠内侧一层，并具有面积大于所述第一端子焊盘和所述第二端子焊盘的第二导体图案，
在所述第三配线层中，所述第二导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的第二开口部。
15.一种半导体装置，包括：
配线基板；
半导体芯片，搭载于所述配线基板，并具有多个电极焊盘；
第一电容器，搭载于所述配线基板，并具有第一电极和第二电极；以及
第一部件，覆盖所述半导体芯片且未覆盖所述第一电容器。
16.一种半导体装置的制造方法，包括以下的工序：
(a)工序，准备具有第一面的配线基板；
(b)工序，在所述(a)工序之后，将具有多个电极焊盘的半导体芯片以及具有第一电极和第二电极的第一电容器搭载于所述配线基板的所述第一面上；
(c)工序，在所述(b)工序之后，以使所述第一电容器露出的方式利用第一部件覆盖所述半导体芯片；以及
(d)工序，在所述(c)工序之后，在使未被所述第一部件覆盖的所述第一电容器的所述第一电极与所述第二电极短路的状态下，进行连接有所述第一电容器的电路的电气试验。
17.根据权利要求16所述的半导体装置的制造方法，其中，
所述第一电容器以串联连接的形式插入到信号传送路径中，该信号传送路径相对于形成于所述半导体芯片的第一电路而输入或输出电信号。
18.根据权利要求17所述的半导体装置的制造方法，其中，
在所述(d)工序中，通过使导电性部件抵碰到所述第一电容器的所述第一电极和所述第二电极这双方而使所述第一电极和所述第二电极短路，
所述配线基板所具有的多个配线层具备：
第一配线层，具有与所述第一电容器的所述第一电极电连接的第一端子焊盘和与所述第一电容器的所述第二电极电连接的第二端子焊盘；以及
第二配线层，相比所述第一配线层位于所述配线基板的靠内侧一层，具有面积大于所述第一端子焊盘和所述第二端子焊盘的第一导体图案，
在所述第二配线层中，所述第一导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的第一开口部，
在所述第一配线层的所述第一开口部内形成有多个第二导体图案，
所述第一配线层被第一绝缘层覆盖，所述第一端子焊盘和所述第二端子焊盘在形成于所述第一绝缘层的多个端子露出用开口部中从所述第一绝缘层分别露出，
所述多个端子露出用开口部在俯视视角下呈四角形，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案配置在与所述端子露出用开口部的角部重叠的位置。
19.根据权利要求18所述的半导体装置的制造方法，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案沿所述端子露出用开口部的短边延伸。
20.根据权利要求18所述的半导体装置的制造方法，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案各自与被供给第一电位的所述第一导体图案连结。

Claims (20)

1.一种半导体装置，包括：
配线基板，具有多个配线层；
半导体芯片，搭载于所述配线基板，并具有多个电极焊盘；以及
第一电容器，搭载于所述配线基板，并具有第一电极和第二电极，
所述多个配线层具备：
第一配线层，具有与所述第一电容器的所述第一电极电连接的第一端子焊盘和与所述第一电容器的所述第二电极电连接的第二端子焊盘；以及
第二配线层，相比所述第一配线层位于所述配线基板的靠内侧一层，具有面积大于所述第一端子焊盘和所述第二端子焊盘的第一导体图案，
在所述第二配线层中，所述第一导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的第一开口部。
2.根据权利要求1所述的半导体装置，其中，
所述第一电容器以串联连接的形式插入到信号传送路径中，该信号传送路径相对于形成于所述半导体芯片的第一电路而输入或输出电信号。
3.根据权利要求1所述的半导体装置，其中，
所述半导体芯片的所述多个电极焊盘具有以第一传送速度进行传送的第一信号用的第一电极焊盘和以比所述第一传送速度快的第二传送速度进行传送的第二信号用的第二电极焊盘，
所述配线基板具有与所述半导体芯片的所述第一电极焊盘电连接的第一焊接区以及与所述半导体芯片的所述第二电极焊盘电连接的第二焊接区，
所述半导体芯片的所述第二电极焊盘经由所述第一电容器而与所述配线基板的所述第二焊接区电连接。
4.根据权利要求1所述的半导体装置，其中，
在所述配线基板搭载有第二电容器，该第二电容器具有第三电极和第四电极，
所述多个配线层具备：
所述第一配线层，具有与所述第二电容器的所述第三电极电连接且被供给第一电位的第三端子焊盘和与所述第二电容器的所述第四电极电连接且被供给与所述第一电位不同的第二电位的第四端子焊盘；以及
第二配线层，具有被供给所述第一电位的所述第一导体图案，
在所述第二配线层中，在与所述第三端子焊盘重叠的区域配置有所述第一导体图案。
5.根据权利要求4所述的半导体装置，其中，
所述第二电容器与所述半导体芯片所具有的电源电路电连接，
在俯视视角下，所述半导体芯片和所述第二电容器被第一部件覆盖，
所述第一电容器从所述第一部件露出。
6.根据权利要求1所述的半导体装置，其中，
所述配线基板具有绝缘层、通孔配线以及芯绝缘层，所述绝缘层配置于比所述第二配线层更靠内侧处，所述通孔配线贯通所述绝缘层，所述芯绝缘层具有与所述通孔配线连接的通孔焊接区，
所述通孔焊接区与第一配线层的所述第一端子焊盘或所述第二端子焊盘电连接，
在俯视视角下，所述通孔焊接区形成在与所述第一端子焊盘和所述第二端子焊盘中的一方或双方重叠的位置。
7.根据权利要求1所述的半导体装置，其中，
所述配线基板具有绝缘层、通孔配线以及芯绝缘层，所述绝缘层配置于比所述第二配线层更靠内侧处，所述通孔配线贯通所述绝缘层，所述芯绝缘层具有与所述通孔配线连接的通孔焊接区，
所述通孔焊接区与第一配线层的所述第一端子焊盘或所述第二端子焊盘电连接，
在俯视视角下，所述通孔焊接区形成于所述第一端子焊盘和所述第二端子焊盘之间。
8.根据权利要求1所述的半导体装置，其中，
在所述第一导体图案的所述第一开口部内形成有第二导体图案。
9.根据权利要求8所述的半导体装置，其中，
所述第一配线层被第一绝缘层覆盖，所述第一端子焊盘和所述第二端子焊盘在形成于所述第一绝缘层的多个端子露出用开口部中从所述第一绝缘层分别露出，
所述多个端子露出用开口部在俯视视角下呈四角形，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案配置在与所述端子露出用开口部的角部重叠的位置。
10.根据权利要求9所述的半导体装置，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案沿所述端子露出用开口部的短边延伸。
11.根据权利要求9所述的半导体装置，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案各自与被供给第一电位的所述第一导体图案连结。
12.根据权利要求1所述的半导体装置，其中，
所述半导体芯片具有表面、形成于所述表面侧的所述多个电极焊盘以及与所述表面相反一侧的背面，
所述半导体芯片以所述表面与所述配线基板相对的方式搭载于所述配线基板，
所述半导体芯片的所述背面被散热部件覆盖，
在俯视视角下，所述第一电容器从所述散热部件露出。
13.根据权利要求1所述的半导体装置，其中，
所述半导体芯片具有表面、形成于所述表面侧的所述多个电极焊盘以及与所述表面相反一侧的背面，
所述半导体芯片以所述背面与所述配线基板相对的方式搭载于所述配线基板，
所述半导体芯片的所述多个电极焊盘经由多个导线而与所述配线基板电连接，
所述半导体芯片和所述多个导线由树脂密封，
所述第一电容器从所述树脂露出。
14.根据权利要求1所述的半导体装置，其中，
所述多个配线层还具备第三配线层，该第三配线层相比所述第二配线层位于所述配线基板的靠内侧一层，并具有面积大于所述第一端子焊盘和所述第二端子焊盘的第二导体图案，
在所述第三配线层中，所述第二导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的第二开口部。
15.一种半导体装置，包括：
配线基板；
半导体芯片，搭载于所述配线基板，并具有多个电极焊盘；
第一电容器，搭载于所述配线基板，并具有第一电极和第二电极；以及
第一部件，覆盖所述半导体芯片且未覆盖所述第一电容器。
16.一种半导体装置的制造方法，包括以下的工序：
(a)工序，准备具有第一面的配线基板；
(b)工序，在所述(a)工序之后，将具有多个电极焊盘的半导体芯片以及具有第一电极和第二电极的第一电容器搭载于所述配线基板的所述第一面上；
(c)工序，在所述(b)工序之后，以使所述第一电容器露出的方式利用第一部件覆盖所述半导体芯片；以及
(d)工序，在所述(c)工序之后，在使未被所述第一部件覆盖的所述第一电容器的所述第一电极与所述第二电极短路的状态下，进行连接有所述第一电容器的电路的电气试验。
17.根据权利要求1所述的半导体装置的制造方法，其中，
所述第一电容器以串联连接的形式插入到信号传送路径中，该信号传送路径相对于形成于所述半导体芯片的第一电路而输入或输出电信号。
18.根据权利要求17所述的半导体装置的制造方法，其中，
在所述(d)工序中，通过使导电性部件抵碰到所述第一电容器的所述第一电极和所述第二电极这双方而使所述第一电极和所述第二电极短路，
所述配线基板所具有的多个配线层具备：
第一配线层，具有与所述第一电容器的所述第一电极电连接的第一端子焊盘和与所述第一电容器的所述第二电极电连接的第二端子焊盘；以及
第二配线层，相比所述第一配线层位于所述配线基板的靠内侧一层，具有面积大于所述第一端子焊盘和所述第二端子焊盘的第一导体图案，
在所述第二配线层中，所述第一导体图案具有形成于与所述第一端子焊盘和所述第二端子焊盘各自重叠的区域的第一开口部，
在所述第一配线层的所述第一开口部内形成有多个第二导体图案，
所述第一配线层被第一绝缘层覆盖，所述第一端子焊盘和所述第二端子焊盘在形成于所述第一绝缘层的多个端子露出用开口部中从所述第一绝缘层分别露出，
所述多个端子露出用开口部在俯视视角下呈四角形，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案配置在与所述端子露出用开口部的角部重叠的位置。
19.根据权利要求18所述的半导体装置的制造方法，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案沿所述端子露出用开口部的短边延伸。
20.根据权利要求18所述的半导体装置的制造方法，其中，
形成于所述第一配线层的所述第一开口部内的所述多个第二导体图案各自与被供给第一电位的所述第一导体图案连结。
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