JP2012089590A

JP2012089590A - 電子部品

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Publication number: JP2012089590A
Application number: JP2010233189A
Authority: JP
Inventors: Hirotaka Satake; 裕崇佐竹
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2010-10-18
Filing date: 2010-10-18
Publication date: 2012-05-10
Anticipated expiration: 2030-10-18
Also published as: JP5630697B2

Abstract

【課題】増幅器用半導体素子による発熱の放熱性を阻害することが無く、複数の回路ブロックを内蔵しても、小型でありながら電気的特性に優れる電子部品を提供する。
【解決手段】積層体に形成されたグランド電極とシールドとに区画された領域に回路ブロックを構成する導体パターンを配置し、積層体の上面であって前記回路ブロックと前記シールドの一部と重なる部位に形成した実装電極１１に増幅器用半導体素子を搭載して、シールドを増幅器用半導体素子の放熱経路とした電子部品。
【選択図】図１

Description

本発明は無線通信装置に用いられる電子部品に関するものであり、特には増幅器用半導体素子とフィルタ等の高周波回路を小型に構成した電子部品に関する。

図１３は無線通信装置の回路ブロック例であって、無線ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）用の無線通信装置の高周波回路部を示す。
アンテナＡＮＴに接続され、送信回路ＴＸと受信回路ＲＸとの接続を切り替える高周波スイッチＳＷと、周波数ｆ１の送信信号が通過する経路に、アンテナＡＮＴから順に、フィルタＦＩＬ２、増幅器ＰＡ、フィルタＦＩＬ１、バランＢＡＬ１が接続され、周波数ｆ２の受信信号が通過する経路に、アンテナＡＮＴから順に、フィルタＦＩＬ４、ローノイズアンプＬＮＡ、フィルタＦＩＬ３、バランＢＡＬ２が接続される。

携帯電話等の無線通信装置の分野においては、無線通信装置自体の小型化が著しく、それに伴って、高周波回路部、及びそこに用いられる電子部品もまた小型化が急速に進んでいる。電子部品の小型化の一例として特許文献１には、多層基板に増幅器用半導体素子等の構成部品を搭載した混成集積回路装置が開示されている。
図１４は混成集積回路装置１０００（電子部品）の断面図である。増幅器用半導体素子１５５０は多層基板１１２０のキャビティ部の実装電極１０５０に搭載・半田付けされ、ボンディングワイヤ１６００により多層基板１１２０の表層の端子電極１３００と接続し、樹脂１５４０により封止されている。リアクタンス素子、抵抗などの実装部品１５００，１５１０は多層基板１１２０の表面に搭載され、それらは金属キャップ２０００で覆われている。
多層基板１１２０の内層には線路導体１２００等が設けられ、表層に設けた実装部品１５００，１５１０とビアホール１３１０や接続線路等を介して接続されている。そして増幅器用半導体素子１５５０の下部の略全体には複数のサーマルビア１０１０が設けられている。サーマルビア１０１０は前記実装電極１０５０と、多層基板１１２０の下面側に設けられたグランド電極１１００と接続される。

一般的に増幅器用半導体素子は消費電力が大きいので、発熱対策として多層基板にはサーマルビアが必須である。図１４に示した様にサーマルビア１０１０は増幅器用半導体素子１５５０の下部の大半を占めるため、その領域には他の回路を設けることが出来ず、電子部品の小型化を阻害していた。

この様な課題に対して、図１４に示す引用文献２に開示された高周波モジュール（電子部品）１０００では、多層基板１１２０の上面にパワーアンプＩＣ（増幅器用半導体素子）１５５０を実装し、多層基板１１２０の内層に形成されたフィルタ１１８０をパワーアンプＩＣ１５５０の略直下に配置し、フィルタ１１８０の多数のグランドビアホールをパワーアンプ用のサーマルビア１０３０として用いることが開示されている。この様な構成であれば、引用文献１のサーマルビアの様に、全ての層を貫通して上面の実装電極１０５０と下面側のグランド電極１１００とを接続する必要が無く、ビアホールの総数も少なくすることができるので、高周波モジュールを小型化することが出来るとしている。

特開平０９−１１６０９１号公報特開２００９−１８２９０３号公報

引用文献２に開示された電子部品の様に、増幅器用半導体素子の下部にフィルタやバランなどの他の回路ブロックを配置すれば電子部品を小型に構成することが可能である。しかしながら、従来の様なサーマルビアを使用せず、回路ブロックのビアホール、特にはグランドと接続するグランドビアを用いて放熱効果を得るには、多数のグランドビアが必要となる。
そのため回路ブロックの回路構成や回路素子を構成する導体パターンの形状や積層配置など著しく限定されてしまい、構成も複雑化すると言う課題がある。また高周波特性とともに放熱性能を考慮した回路と構成が必要となり、高周波回路の設計をより一層困難なものとしている。

近年、増幅器用半導体素子の小型化が進み発熱量も増加している。半導体素子の小型化に伴って積層体上面の実装電極と面する面積が減少し、回路ブロックのグランドビアによる放熱では十分な効果が得られず、熱抵抗の増加が顕著になり、増幅器用半導体素子の効率が低下してしまうと言う問題もある。

また、高周波回路の送信経路の増幅器用半導体素子と、受信経路の増幅器用半導体素子（ローノイズアンプ用）とを一つの積層体の上面に近接して配置したり、高周波回路のマルチバンド化に伴って、異なる周波数帯の高周波信号を扱う増幅器用半導体素子を近接して配置したりする場合がある。
表面弾性波やバルク弾性波を利用した弾性波素子を増幅器用半導体素子と近接して配置し、フィルタやデュプレクサ、ダイプレクサとして用いる場合には、十分な放熱特性が確保されなければ弾性波素子のフィルタ特性が変化するといった問題もあった。
更に積層体に３つ以上の回路ブロックを構成する場合には、アイソレーションの問題についても考慮する必要があった。
そこで本発明では、小型でありながら増幅器用半導体素子による発熱の放熱性に優れ、電気的特性に優れる電子部品を提供することを目的とする

第１の発明は、絶縁体層と導体パターンとを含む積層体と、増幅器用半導体素子とを備えた電子部品であって、前記積層体は、その上層側の内層に形成された第１グランド電極と、下層側の内層に形成された第２グランド電極と、前記第１グランド電極と複数のビアホールで接続された増幅器用半導体素子実装用の実装電極と、下面に前記第２グランド電極と複数のビアホールで接続された第３グランド電極を備え、更に前記積層体には、実装電極と第１グランド電極と第２グランド電極と第３グランド電極とを接続し、積層体の上下面にまで至る第１シールドと、第１グランド電極と第２グランド電極とを接続する第２シールドを備え、第１及び第２シールドは、積層方向に連なるビアホールでなるビアホール群を縦列して構成され、前記積層体の第１グランド電極と第２グランド電極との間は、前記第１及び第２シールドによって少なくとも３つの領域に区画され、第１及び第２シールドと第１及び第２グランド電極により区画された第１の領域には第１回路ブロックを構成する導体パターンが配置され、前記実装電極は前記第１の領域と前記第１シールドとに重なる部分に形成されており、前記第１シールドと前記第２シールドを増幅器用半導体素子の放熱経路としたことを特徴とする電子部品である。

増幅器用半導体素子の下方に位置する積層体内の第１の領域は、第１及び第２グランド電極と、第１及び第２シールドによって電磁気的な干渉から保護される。第１の領域には第１回路ブロックを構成する導体パターンが配置され、例えばフィルタ、バラン、あるいはフィルタとバランが複合されたフィルタバラン等の回路の何れかが形成される。
本発明によれば、増幅器用半導体素子の下方の区画された領域を有効に利用することにより電子部品の小型化が可能であり、電気的特性に優れた設計も比較的容易である。よって、第１回路ブロックとして構成される電気回路の特性を劣化させることが無く、優れた電子部品を提供することが出来る。なお本発明においては、第１回路ブロックにグランドビアを設けることは妨げない。

本発明において増幅器用半導体素子による発熱は、第１シールドと第２シールドにより対策される。前記第１シールドは、増幅器用半導体素子を搭載する実装電極と積層体の下面の第３グランド電極とを繋ぐ、積層方向に連なるビアホールでなるビアホール群を縦列して構成されており、主に回路基板側への熱伝導を担う経路となっている。第１シールドは増幅器用半導体素子の信号出力側に設けられている。放熱性を高めるのにビアホール群の列数を複数としても良いし、ビアホールの径を信号経路となるビアホールよりも大きくするなどしても良い。

本発明においては、第２シールドを副放熱経路として用いて放熱性を高めている。副放熱経路は、実装電極と第１グランド電極とを繋ぐ複数のビアホールと、第２グランド電極と第３グランド電極とを繋ぐ複数のビアホールと、第２シールドとで構成される。第２シールドは、積層方向に連なり、第１グランド電極と第２グランド電極とを接続するビアホールでなるビアホール群を縦列して構成されている。このため、第１及び第２グランド電極間の副放熱経路として有効に機能させることが出来る。
第２シールドは増幅器用半導体素子とは積層方向に重ならない位置に配置され、第１の領域を大きく確保している。但し、増幅器用半導体素子から離れるに従い放熱への寄与が小さくなるので、その効果も考慮しながら配置位置を決定するのが好ましい。

本発明においては、前記第１グランド電極と前記第２グランド電極との間に第４グランド電極を設けても良い。第４グランド電極は、第１グランド電極と第２グランド電極の様に絶縁体層の略全面に広がる形態でなくても良く、絶縁体層の一面の一部に設けたり、一面において分割して設けたりする場合もある。また、前記第１グランド電極と前記第２グランド電極との間に配置されるグランド電極の数は一層に限定されず、複数の絶縁体層に設けられる場合を含む。
更に、第１グランド電極と第４グランド電極との間のビアホール群の縦列位置と、第２グランド電極と第４グランド電極との間のビアホール群の縦列位置とを異ならせて、前記第２シールドを形成するのも好ましい。例えば、第１グランド電極と第４グランド電極との間のビアホール群の縦列位置を増幅器用半導体素子の近傍とし、第２グランド電極と第４グランド電極との間のビアホール群の縦列位置を相対的に遠方として異ならせれば、第２シールドの放熱効果の低下を防ぎながら、第１の領域の大きさを確保できる。
前記第１の領域において、第１グランド電極と第４グランド電極との間には、比較的、小さな平面領域でも形成可能なストリップ線路用又はインダクタンス用の導体パターンを配置し、第２グランド電極と第４グランド電極との間には、形成に比較的大きな平面領域が必要なキャパシタンス用の導体パターンを配置することで、第１の領域を有効に利用する事が出来る。

本発明においては、第１シールドと第１及び第２グランド電極により区画された第２の領域に、第２回路ブロックを構成する導体パターンを配置するのが好ましい。第２回路ブロックはフィルタ、整合回路、方向性結合器、高周波スイッチなどの回路である。
また第２シールドと第１及び第２グランド電極により区画された第３の領域には、第３回路ブロックを構成する導体パターンを配置するのが好ましい。第３回路ブロックはバラン、フィルタなどの回路である。

本発明においては、積層体の第２の領域、又は第３の領域と重なる上面に、弾性波素子を搭載するのも好ましい。弾性波素子は、ＳＡＷ（ＳｕｒｆａｃｅＡｃｏｕｓｔｉｃＷａｖｅ）フィルタ、ＦＢＡＲ（ｆｉｌｍｂｕｌｋａｃｏｕｓｔｉｃｒｅｓｏｎａｔｏｒ）型、ＳＭＲ（ｓｏｌｉｄｍｏｕｎｔｅｄｒｅｓｏｎａｔｏｒ）型などのＢＡＷ（ｂｕｌｋａｃｏｕｓｔｉｃｗａｖｅｆｉｌｔｅｒ）フィルタを構成するものである。

本発明によれば、増幅器用半導体素子による発熱の放熱性を阻害することが無く、複数の回路ブロックを内蔵しても、小型でありながら電気的特性に優れる電子部品を提供することが出来る。

本発明の一実施態様に係る電子部品の上面図である。本発明の一実施態様に係る電子部品のＸ−Ｘ’断面図である。本発明の一実施態様に係る電子部品の内層構造を示す絶縁層の一部を拡大した平面図である。本発明の一実施態様に係る電子部品の内層構造を示す絶縁層の一部を拡大した他の平面図である。本発明の一実施態様に係る電子部品の構成を示す回路ブロック図である。本発明の一実施態様に係る電子部品の構成を示す等価回路図である。本発明の他の実施態様に係る電子部品の断面図である。本発明の他の実施態様に係る電子部品の外観斜視図である。本発明の他の実施態様に係る電子部品の構成を示す等価回路図である。本発明の他の実施態様に係る電子部品の下面側の平面図である。本発明の他の実施態様に係る電子部品の内部構造を示す分解斜視図である。本発明の他の実施態様に係る電子部品の上面側の平面図である。無線通信装置の高周波回路部の構成例を示す回路ブロック図である。従来の電子部品の内部構造を示す断面図である。従来の電子部品の他の内部構造を示す断面図である。

本発明について以下図を用いて詳細に説明する。図１は本発明の一実施態様に係る電子部品の上面図であり、図２はその断面図であり、図３及び図４は電子部品を構成する積層体の内層構造の一例を示す部分平面図である。また、図５は電子部品の構成を示す回路ブロック図であり、図６はその等価回路図である。
本発明の電子部品は、絶縁体層と導体パターンとを含む積層体と、その面上に搭載された増幅器用半導体素子やチップ部品とで構成される。絶縁体層としては、誘電体セラミックス、樹脂、樹脂とセラミックとの複合材を用いることが可能である。積層体化は公知の工法を用いて行なわれ、例えば誘電体セラミックスを用いる場合にはＬＴＣＣ（低温同時焼成セラミック）技術や、ＨＴＣＣ（高温同時焼成セラミック）技術により、樹脂等ではビルドアップ技術による。

ＬＴＣＣ技術であれば、積層体１００は、例えば絶縁体層として、１０００℃以下の低温で焼結可能なセラミック誘電体からなり、ＡｇやＣｕ等の導電ペーストを印刷して所定の導体パターンを形成した厚さ１０〜２００μｍの複数のセラミックグリーンシートを用い、これを積層し、一体的に焼結することにより形成することができる。
低温で焼結可能なセラミック誘電体としては、例えばＡｌ，Ｓｉ及びＳｒを主成分として、Ｔｉ，Ｂｉ，Ｃｕ，Ｍｎ，Ｎａ，Ｋ等を副成分とするセラミックス、Ａｌ，Ｍｇ，Ｓｉ及びＧｄを含むセラミックス、Ａｌ，Ｓｉ，Ｚｒ及びＭｇを含むセラミックスが挙げられる。

積層体１００は、増幅器用半導体素子やチップ部品を実装する上面と、端子電極等が形成された下面を有する。上面側（上層側とも呼ぶ）の内層に第１グランド電極１０ａが形成され、下面側（下層側とも呼ぶ）の内層には第２グランド電極１０ｂが形成されている。
図１に示す様に、積層体１００の上面には増幅器用半導体素子６０やチップ部品９０を搭載したり、ワイヤボンディングしたりするための端子電極が形成されている。増幅器用半導体素子６０を実装するための実装電極１１には、そのほぼ一面に複数のビアホール２０が設けられている。なお図中、増幅器用半導体素子６０を破線で、ボンディングワイヤＢＷを点線で示して透過し、その下側の実装電極１１のビアホール２０を、黒丸とＸに丸とで示して配置を明確にしている。
一般にビアホールは電気的接続や放熱に利用され、その中には専ら金属導体が充填されている。金属導体は密に充填された状態が好ましいが、利用目的を阻害しない範囲であれば中空部分を有していても構わない。

第１及び第２グランド電極１０ａ，１０ｂは、絶縁体層の表面のほぼ全面を覆う導体パターンで形成され、第３グランド電極１２は積層体１００の下面の中央部を含む領域を広く覆う導体パターンで形成されている。
第３グランド電極１２の周囲には、回路基板に実装するための端子電極９５が形成されている。端子電極９５は入出力ポートＰ１，Ｐ２＋，Ｐ２−、グランドポート、電源ポートＶｃｃ１，Ｖｃｃ２，Ｖａｔｔ，Ｖｂ，Ｖｄ等としての電気的機能も有する。
本実施態様では、入出力端子Ｐ１は不平衡端であり、入出力端子Ｐ２＋、Ｐ２−は平衡端である。また下面の端子電極をＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）としているが、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）等も採用することが出来るし、積層体の側面に設けた端子構造であっても良い。

図２のＸ−Ｘ’断面図に示す様に、実装電極１１は第１グランド電極１０ａと複数のビアホール２０で接続される。また積層体１００の下面には回路基板に実装するための端子電極９５、第３グランド電極１２が形成され、第３グランド電極１２は第２グランド電極１０ｂと複数のビアホール２０で接続される。第２グランド電極１０ｂはビアホールでグランドポートとして機能する端子電極９５と接続する。
ビアホール２０の一部は、積層方向に連なるビアホールでなるビアホール群を構成している。積層体の上下面にまで至る第１シールド３０は、ビアホール群を縦列して、実装電極１１と第１グランド電極１０ａと第２グランド電極１０ｂと第３グランド電極１２とを接続し構成される。図１においては、他のビアホールよりも密に縦列配置され、３列に並んだ黒丸で示したビアホール２０が第１シールド３０を構成する。
第１シールド３０は、増幅器用半導体素子６０の信号出力側の下部にあり、実装電極１１の面積の１／２を超えない領域に形成されている。増幅器用半導体素子６０の信号出力側は他の部位よりも相対的に発熱を生じ易いため、その下部に第１シールド３０を設けることで、回路基板への放熱効果を増している。

本発明では、更に第１グランド電極１０ａと第２グランド電極１０ｂとを接続する第２シールド３５を備えている。図３は第１グランド電極１０ａが形成された絶縁体層Ｓ１の一部を示す平面部分拡大図であり、図４は第１グランド電極１０ａと第２グランド電極１０ｂとの間に位置する絶縁体層Ｓ２の一部を示す平面部分拡大図である。
第２シールド３５は第１シールド３０と同様に、積層方向に連なるビアホール２０でなるビアホール群を縦列して構成される。図３及び図４においては、第１シールド３０を構成するビアホール２０を黒丸、第２シールド３５を構成するビアホール２０を格子に丸、第１回路ブロックを構成する導体パターンと接続するビアホールを×に丸、高周波信号や半導体の制御信号の経路等となるビアホール２１を白丸で示している。ビアホール２１や、グランド電極を有さない層に構成されるビアホール２０は、グランド電極を有する層のビアホール２０と比較し、大径のビアホールとしている。
第２シールド３５は第１シールド３０とは所定の間隔をもって形成され、増幅器用半導体素子６０とは積層方向に重ならない位置に設けられる。ここでは略並行に構成されるが特には限定されず、縦列も直線状で無くても構わない。

第１シールド３０及び第２シールド３５と、第１グランド電極１０ａと第２グランド電極１０ｂとにより、積層体１００は、少なくとも３つの領域（第１の領域７１、第２の領域５１、第３の領域８１）に区画される。
第１グランド電極１０ａ及び第２グランド電極１０ｂは、絶縁体層Ｓ２の表面をほぼ全面を覆う導体パターンで形成されるが、信号経路の層間の接続を担うビアホール２１の周囲や、各領域に配置される導体パターンとの間で無用な寄生容量が生じる部分は、導体パターンが除かれて形成される。

第１シールド３０と第２シールド３５とに挟まれた第１の領域７１は、実装電極１１の下部に位置する。そこには高周波回路を構成する第１回路ブロック７０を構成する導体パターンが配置される。第１シールド３０と第１グランド電極１０ａと第２グランド電極１０ｂとにより区画された第２の領域５１には第２回路ブロック５０を構成する導体パターンが配置される。また第２シールド３５と第１グランド電極１０ａと第２グランド電極１０ｂとにより区画された第３の領域８１には第３回路ブロック８０を構成する導体パターンが配置される。

本実施態様では、図５及び図６に示す様に、第１の領域７１に構成する第１回路ブロック７０をバンドパスフィルタとし、第２の領域５１に構成する第２回路ブロック５０をローパスフィルタとし、第３の領域８１に構成する第３回路ブロック８０をバランとしている。本発明においては、各領域に配置される回路ブロックは特に限定されないが、増幅器用半導体素子６０の出力段側に接続される回路ブロックは、専らフィルタや整合回路であり、入力段側にはフィルタ、バラン、あるいはそれらの機能を複合したフィルタバランが配置される場合が多い。

図２においては、各領域５１，７１，８１と下面及び上面の端子電極を繋ぐ矢印で、回路ブロック間の接続を示している。回路ブロックは、図示していないビアホールや接続線路（導体パターン）などの接続手段を介して適宜接続される。
図中左下の端子電極９５は第３回路ブロック８０と接続する。そして第３回路ブロック８０は、第１回路ブロック７０と接続する。なお、第１及び第３回路ブロック間の接続は、積層体１００に設けられた接続手段を用いる場合や、積層体１００では接続せずに、回路基板に設けられたフィルタ等の他の回路ブロックを介して接続する場合もある。
第１回路ブロック７０は上面の端子電極Ｂｔ１と接続し、ボンディングワイヤＢＷを介して増幅器用半導体素子６０の入力端子Ｐ１ａと接続する。増幅器用半導体素子６０の出力端子Ｐ１ｂは複数のボンディングワイヤＢＷにて上面の端子電極Ｍ１と接続し、端子電極Ｍ１はビアホール、第２回路ブロック５０を介して、右下の端子電極９５と接続する。

各領域５１、７１、８１は、第１及び第２シールド３０，３５、第１及び第２グランド電極１０ａ，１０ｂによって、電磁気的に区画される。また各電源端子Ｖｃｃ１，Ｖｃｃ２，Ｖａｔｔ，Ｖｂ，Ｖｄと増幅器用半導体素子６０やバラン８０への電源線路は、第１グランド電極１０ａと積層体１００の上面との間や、第２グランド電極１０ｂと積層体１００の下面との間の絶縁体層に形成されており、各領域に形成される回路ブロック間の干渉や、回路基板、搭載部品、電源線路との間の干渉を抑制する。

増幅器用半導体素子６０による熱エネルギーは、専ら第１シールド３０を介して回路基板に放熱されるが、一部は実装電極１１の下部に設けられた複数のビアホール２０と、第１グランド電極１０ａと、第２シールド３５と、第２グランド電極１０ｂと、第２グランド電極１０ｂと第３グランド電極との間に設けられた複数のビアホール２０を介して回路基板に放熱される。第２シールド３５は密に縦列配置されたビアホールで構成されるので、第１グランド電極１０ａと第２グランド電極１０ｂとの間の熱伝導を効率的に行なうことが出来る。本発明では、第１シールド３０を増幅器用半導体素子の主放熱経路とするとともに、第２シールド３５を副放熱経路とすることで放熱性能を高めている。

図７は他の実施態様の電子部品の断面図を示す。図２で示した電子部品とは、第１グランド電極１０ａと第２グランド電極１０ｂとの間に、第４グランド電極１０ｃを備える点で相違する。
通常、各領域に設けられる回路ブロックはリアクタンス素子によるＬＣ回路として構成される。ストリップ線路やインダクタンス素子は電磁気的な干渉の影響を受け易く、キャパシタンス素子は、その電極パターンの形成にインダクタンス素子と比べて相対的に広い面積が必要となる。そこで、各領域を第４グランド電極１０ｃによって分け、インダクタンス素子を構成する電極パターンと、キャパシタンス素子を構成する電極パターンを構成する電極パターンを分けて配置すれば、積層体内の限られた領域を有効に使いながら、より一層、電磁気的な干渉の影響を受け難い電子部品とすることが出来る。

図７では、第１の領域７１において、図中上側にストリップ線路７０ａ（インダクタンス素子）を構成する電極パターンを、下側の領域にはキャパシタンス素子７０ｂを構成する電極パターンを構成した例を示した。第２シールド３５を構成するビアホールの位置を、第１及び第４グランド電極１０ａ，１０ｃ間と、第２及び第４グランド電極１０ｂ、１０ｃ間とで異ならせることで、ストリップ線路７０ａを構成する領域に無駄な部分を生じさせることが無く、またキャパシタンス素子７０ｂを構成する平面領域を大きく確保することが出来る。第１及び第２グランド電極を繋ぐ第２シールド３５の長さは長くなるが放熱性能は維持される。なお、第４グランド電極１０ｃは、第１の領域７１のみに形成しても構わない。

図８は本発明の一実施例に係る電子部品の斜視図である。この電子部品１は、無線ＬＡＮ用の無線通信装置の高周波送受信回路部に用いられるものであり、複数のフィルタとバランを備えるとともに、高周波増幅器、ローノイズアンプ、高周波スイッチを積層体に実装して一体化したものである。

図９は高周波部品の等価回路図である。アンテナポートＡＮＴには、整合回路４５を介してＳＰＤＴ（単極双投型）の高周波スイッチ４０が配置されている。送信信号の経路にはバラン８０、フィルタ７０、高周波増幅器６０、整合回路５０、フィルタ５４が設けられ、受信信号の経路にはバラン８２、フィルタ７２、ローノイズアンプ６１、フィルタ５２が設けられている。高周波スイッチ４０、高周波増幅器６０、ローノイズアンプ６１を構成するそれぞれの半導体素子は積層体１００に実装され、他の回路は導体パターンにより積層体１００に内蔵されている。なお、ＤＣカットコンデンサや高周波増幅器６０、ローノイズアンプ６１等の整合回路など一部の回路素子は、積層体１００に実装されている。高周波増幅器６０、ローノイズアンプ６１、高周波スイッチ４０などに用いられる半導体素子や積層体１００に内蔵できないキャパシタンス等のチップ部品が、積層体１００上に実装され、樹脂１２０で封止されている。

図１０に電子部品の底面平面図を示す。下面側には複数の端子電極が形成されており、各端子電極に付与した符号は図１２に示した電子部品の等価回路のポートと対応する。

下面中央の領域にはビアホールを通じて上層の第２グランド電極１０ｂ（ＧＮＤ４）と繋がる第３グランド電極１２が設けられ、安定したグランド電位を与えるとともに、回路基板との接続強度を向上している。
各端子電極は、第３グランド電極１２の周囲であって各側面側に形成されており、第１側面側にはグランドポートＧＮＤとともに、アンテナポートＡＮＴ、非接続ポートＮＣが形成されている。第１側面と隣り合う図下側の第２側面側には、電圧ポートＶｃｃ１，Ｖａｔｔ，Ｖｂ，Ｖｃｃ２とともに、フィルタ７０の入力ポートＰａ、バラン８０の出力ポートＰｂが形成されている。第２側面と対向する図上側の第３側面側には、電圧供給端子Ｖｃｌ，Ｖｂｌ，Ｖｒ，Ｖｔとともに、フィルタ７２の出力ポートＰｃ、バラン８２の入力ポートＰｄが形成されている。そして第４側面側には、電圧供給端子Ｖｄ、グランドポートＧＮＤとともに、バラン８０の入力（平衡）ポートＰ２＋、Ｐ２−、バラン８２の出力（平衡）ポートＰ４＋、Ｐ４−が形成されている。

図１１は、本発明の実施例に係る電子部品のフィルタ、バラン等回路の積層配置の概略を示す分解斜視図である。積層体１００は１８層で形成されるが、図面上は絶縁体層Ｌ４と絶縁体層Ｌ５との間、絶縁体層Ｌ５と絶縁体層Ｌ６との間の層を省略して示している。
本発明の電子部品１は、異なる絶縁体層Ｌ３，Ｌ７，Ｌ９，Ｌ１１にグランド電極を備える構造である。第１グランド電極１０ａ（ＧＮＤ１）と第２グランド電極１０ｂ（ＧＮＤ４）との間に、第４グランド電極１０ｃ（ＧＮＤ２，ＧＮＤ３）を備え、それらグランド電極ＧＮＤ１〜４を、電気的に接続する縦列配置された複数のビアホールで構成された複数のシールドによって接続し、積層体１００の内部をＡ〜Ｇの７つの領域に区画している。図中ビアホールは、グランド電極ＧＮＤ１〜４と繋がるものを黒丸で示し、他の接続に用いられるものを白丸で示した。

積層体１００の上面の領域Ｂの上側に位置する部分には、実装電極１１が形成され、増幅器用半導体素子６０が実装される。領域Ｂと領域Ｃとの間には積層体１００の上面から下面の第３グランド電極１２まで及ぶ第１シールド３０が形成され、領域Ａと領域Ｂ間には第２シールド３５が形成されている。他の領域間にも第２シールド３５と同様に、第１グランド電極１０ａと第２グランド電極１０ｂとを繋ぐビアホール２０により、シールドが形成されており、電磁気的な区画とともに、副放熱経路として機能する。

領域Ａにはバラン８０、領域Ｂにはフィルタ７０、領域Ｃにはフィルタ５４と整合回路５０の導体パターンが形成され、領域Ｄにはバラン８２、領域Ｅにはフィルタ７２、領域Ｆにはフィルタ５２の導体パターンが形成され、領域Ｇには整合回路４５の導体パターンが形成される。

増幅器等への電源線路は、第１及び第２グランド電極１０ａ、１０ｂよりも外側の絶縁体層Ｌ２，Ｌ１２に形成している。この様に複数の電源線路の積層配置する位置を限定し、前記回路ブロックを構成する導体パターンと分離することで、それぞれがノイズを受け難い構成となっている。また電源線路間には干渉が低減されるように、グランド電極と繋がるビアホールが設けられている。

図１２は積層体の上面に形成された端子電極と実装部品の配置状態を示す平面図である。符号は図１２に示した等価回路のポートに付した符号に対応するが、主要なもののみ示し、他は省略している。
積層体内の導体パターンで形成されたフィルタ７０のポートＢｔ１、整合回路５０のポートＭ１、Ｍ２、フィルタ５４のポートＬｔ１、Ｌｔ２、整合回路４５のポートＡ１、フィルタ７２のポートＢｒ３、フィルタ５２のポートＢｒ１，Ｂｒ２は、全て積層体１００の上面に形成された端子電極と接続している。従って、各回路間の電気的な接続は、実装されたチップ部品や、増幅器やスイッチ等の半導体素子との接続に用いるボンディングワイヤＢＷで行なわれる。

本発明の電子部品１は、異なる積層位置にある複数のグランド電極と、それらグランド電極を電気的に接続するシールドによって、積層体の内部を電磁気的にシールドされた複数の領域として区画し、各回路ブロックを構成する導体パターンを異なる領域に配置している。各領域がシールドされた状態であるので、各回路ブロックは、それぞれ他の回路からのノイズを受け難い構成となっている。この様な構成によって、複数の回路ブロックを含む積層体１００であっても小型化で、回路ブロック間等の干渉を防ぎ、かつ半導体の発熱を効率よく回路基板へ放熱するのを可能としている。

１電子部品
１０ａ第１グランド電極
１０ｂ第２グランド電極
１０ｃ第４グランド電極
１１実装電極
１２第３グランド電極
２０ビアホール
３０第１シールド
３５第２シールド

Claims

絶縁体層と導体パターンとを含む積層体と、増幅器用半導体素子とを備えた電子部品であって、
前記積層体は、その上層側の内層に形成された第１グランド電極と、下層側の内層に形成された第２グランド電極と、前記第１グランド電極と複数のビアホールで接続された増幅器用半導体素子実装用の実装電極と、下面に前記第２グランド電極と複数のビアホールで接続された第３グランド電極を備え、
更に前記積層体には、実装電極と第１グランド電極と第２グランド電極と第３グランド電極とを接続し、積層体の上下面にまで至る第１シールドと、第１グランド電極と第２グランド電極とを接続する第２シールドを備え、
第１及び第２シールドは、積層方向に連なるビアホールでなるビアホール群を縦列して構成され、前記積層体の第１グランド電極と第２グランド電極との間は、前記第１及び第２シールドによって少なくとも３つの領域に区画され、
第１及び第２シールドと第１及び第２グランド電極により区画された第１の領域には第１回路ブロックを構成する導体パターンが配置され、
前記実装電極は前記第１の領域と前記第１シールドとに重なる部分に形成されており、
前記第１シールドと前記第２シールドとを増幅器用半導体素子の放熱経路としたことを特徴とする電子部品。
前記第１グランド電極と前記第２グランド電極との間に第４グランド電極を備え、
前記第２シールドは、第１グランド電極と第４グランド電極との間のビアホール群の縦列位置と、第２グランド電極と第４グランド電極との間のビアホール群の縦列位置とを異ならせて形成されたことを特徴とする請求項１に記載の電子部品。
前記第１の領域において、第１グランド電極と第４グランド電極との間には、ストリップ線路用又はインダクタンス用の導体パターンが配置され、第２グランド電極と第４グランド電極との間には、キャパシタンス用の導体パターンが配置されたことを特徴とする請求項２に記載の電子部品。
第１シールドと第１及び第２グランド電極により区画された第２の領域には第２回路ブロックを構成する導体パターンが配置されたことを特徴とする請求項１乃至３の何れかにに記載の電子部品。
第２シールドと第１及び第２グランド電極により区画された第３の領域には第３回路ブロックを構成する導体パターンが配置されたことを特徴とする請求項１乃至４の何れかに記載の電子部品。
前記積層体の第２の領域、又は第３の領域と重なる上面に、弾性表面波素子を搭載することを特徴とする請求項１乃至５のいずれかに記載の電子部品。