CN116093063A - 半导体器件 - Google Patents

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CN116093063A
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CN
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wiring pattern
pattern
signal
ground
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佃龙明
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Renesas Electronics Corp
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Abstract

一种半导体器件包括具有第一布线层的布线基板。第一布线层包括第一布线图案、第二布线图案和第三布线图案，第一布线图案是第一信号的传输路径，第二布线图案是第二信号的传输路径并且被布置为与第一布线图案的一侧接近，第三布线图案是第三信号的传输路径并且被布置为与第一布线图案的另一侧接近。包括第一至第三布线图案的布线图案组具有：第一部分，其中第一至第三布线图案的布线宽度彼此相等；以及第二部分，其中第一布线图案的布线宽度大于第二和第三布线图案中的每一者的布线宽度。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，并且涉及例如有效地应用于使用布线基板的半导体器件的技术，在该布线基板上半导体芯片和布线基板经由接合线彼此电连接。
背景技术
作为使用具有多个布线层的布线基板的半导体器件，存在专利文件1(日本未审专利申请公开No.2001-24084)和专利文件2(日本未审专利申请公开No.2019-114601)。
下面列出了所公开的技术。
[专利文件1]日本未审专利申请公开No.2001-24084
[专利文件2]日本未审专利申请公开No.2019-114601
发明内容
近年来，即使对于低成本型半导体器件，也需要小型化和高信号传输速度。作为低成本型半导体器件，例如，其中半导体芯片和布线基板经由接合线彼此电连接的半导体器件或其中布线基板具有两个布线层的类型的半导体器件可以被呈现。
已经发现，从确保通信质量的观点来看，提高上述低成本型半导体器件中的信号传输速度存在问题。
根据对本说明书和附图的描述，其它问题和新颖特征将是明显的。
根据实施例的半导体器件包括半导体芯片、布线基板、以及接合线，该半导体芯片被安装在该布线基板上，该接合线将半导体芯片和布线基板电连接。布线基板包括第一布线层和第二布线层，接合焊盘被形成在第一布线层中，外部端子被形成在第二布线层中。第一布线层包括第一布线图案、第二布线图案、以及第三布线图案，第一布线图案是第一信号的传输路径，第二布线图案是第二信号的传输路径并且被布置为与第一布线图案的一侧接近，第三布线图案是第三信号的传输路径并且被布置为与第一布线图案的另一侧接近。包括第一布线图案、第二布线图案和第三布线图案的布线图案组具有第一部分和第二部分，在第一部分中第一布线图案的布线宽度、第二布线图案的布线宽度和第三布线图案的布线宽度彼此相等，在第二部分中第一布线图案的布线宽度大于第二布线图案的布线宽度和第三布线图案的布线宽度。
附图说明
图1是示出了根据一个实施例的包括半导体器件的电子装置的配置示例的说明图。
图2是示出了在图1所示的电子装置中的电路的配置示例的说明图。
图3是图1所示的两个半导体器件中的一个半导体器件的顶视图。
图4是图3所示的半导体器件的底视图。
图5是沿图3中的线A-A的截面图。
图6是示出了当图3所示的密封体被去除时的状态的顶视图。
图7是示出了图5所示的布线基板的布线布局的示例的平面图。
图8是示意性地示出了被布置在图7所示的布线区域WR中的多个布线图案的一部分的平面图。
图9是示出了关于图8所研究的示例的平面图。
图10是与图9所示的布线基板相对设置的第二布线层的放大平面图。
图11是布线基板的放大平面图，该布线基板是关于图8所示的布线基板的变型。
图12是布线基板的放大平面图，该布线基板是关于图8所示的布线基板的另一变型。
图13是示出了被连接到图8所示的布线基板的多个接合线的布置的示例的放大平面图。
图14是示出了图8所示的多个布线图案之中的其中第一信号被传输的第一布线图案与图10所示的第二布线层重叠的状态的放大平面图。
图15是沿图14中的线B-B的放大截面图。
图16是示出了关于图15的变型的放大截面图。
具体实施方式
<本申请中对描述形式、基本术语和用法的说明>
在本申请中，为了方便起见，在需要时将以多个节段等来描述实施例。然而，除非另有说明，否则这些节段等不是彼此无关的，并且一个示例的部分涉及另一示例作为细节或修改的部分或整体，而与描述的顺序无关。同样，原则上将省略对类似部件的重复描述。此外，实施例中的组成元件并不总是不可缺少的，除非另有说明，或者除了组成元件原则上在理论上不可缺少或者组成元件根据上下文是明显不可缺少的情况。
同样地，在对实施例的描述中，除非另有说明并且除了根据上下文清楚地仅包含A的情况，否则用于材料、组合物等的短语“由A制成的X”无意于排除包含除A以外的元素的那些。例如，对于某组分，其意指“包含A作为主要组分的X”。例如，“硅构件”等不限于纯硅，并且显然的是，硅构件包括由硅锗(SiGe)合金制成的构件、由包含硅作为主要组分的多组分合金制成的构件、以及包含其它添加物等的构件。此外，当提及镀金、Cu层、镀镍等时，除非另有明确说明，其包括含有金、Cu、镍等作为主要组分的构件以及纯的构件。
此外，当涉及具体值或量时，大于或小于该具体值或量的值或量也是适用的，除非另有说明或除了根据上下文该值或量在逻辑上限于该具体值或量并且该值或量明显限于该具体值或量的情况。在以下描述中，即使当描述一个值与另一个值相同或相等时，“相同”或“相等”的含义不仅包括这些值完全相同或相等的情况，而且包括这些值在它们可以被视为基本上相同或相等的范围内具有一些差异的情况。
另外，在针对实施例的附图中，相同或相似的部分由相同或相似的附图标记或附图标号表示，并且其描述原则上不再重复。
此外，在附图中，即使在截面中剖面线反而使附图变得复杂或者与空白的区别是清楚的情况下，也可以省略剖面线。关于这一点，当其根据描述等是清楚的时，即使在平面闭合的孔中也可以省略背景的轮廓。另外，即使在除了截面之外的情况下，也可以应用剖面线或点图案，以便阐明一部分不是空的空间或清楚地图示了区域之间的边界。
在以下描述中，在形成于布线基板上的导体图案之中，向其提供电源电位的导体图案被描述为电源图案。同样，在形成于布线基板上的导体图案之中，向其提供参考电位的导体图案被描述为接地图案。另外，在导体图案之中，向其提供参考电位并线性延伸的图案被描述为接地布线图案。
<电子装置>
首先，将参考图1和图2描述使用根据下述本实施例的半导体器件的示例。图1是示出了包括根据本实施例的半导体器件的电子装置的配置示例的说明图。此外，图2是示出了被包括在图1所示的电子装置中的电路的配置示例的说明图。在图1中，为了清楚地示出半导体器件PKG1和半导体器件PKG2电连接，图2所示的信号传输路径SGP由粗线示意性地示出。
图1所示的电子装置(电子设备)EDV1包括布线基板(母板，安装板)MB1和被安装在布线基板MB1上的半导体器件PKG1和半导体器件PKG2。半导体器件PKG1和半导体器件PKG2经由在布线基板MB1中形成的信号传输路径SGP彼此电连接。经由信号传输路径SGP被传输的信号包括从半导体器件PKG1输出的信号SGT和输入到半导体器件PKG1的信号SGR。此外，信号传输路径SGP包括其中信号SGT被传输的信号传输路径SGPT和其中信号SGR被传输的信号传输路径SGPR。
在图1所示的示例中，信号SGT从半导体器件PKG1输出并输入到半导体器件PKG2。此外，信号SGR从半导体器件PKG2输出并输入到半导体器件PKG1。然而，信号SGT的输出目的地和信号SGR的输出源不限于图1所示的示例，并且存在各种修改。由于图1所示的半导体器件PKG1和半导体器件PKG2具有相同的结构，下面将描述半导体器件PKG1作为代表。
如图2所示，电子装置EDV1具有多个信号传输路径SGP。多个信号传输路径SGP中的每个信号传输路径是高速传输路径(高速信号传输路径)，在该高速传输路径中信号(例如，数据信号)以例如1.6Gbps(千兆位每秒)的传输速度被传输。多个信号传输路径SGP包括其中信号SG1被传输的信号传输路径SGP1。多个信号传输路径SGP包括其中信号SG2被传输的信号传输路径SGP2。多个信号传输路径SGP包括其中信号SG3被传输的信号传输路径SGP3。多个信号传输路径SGP包括其中信号SG4被传输的信号传输路径SGP4。信号SG1、SG2、SG3和SG4是彼此不同的信号。信号SG1、SG2、SG3和SG4中的每一者是作为输出信号的信号SGT(参见图1)或作为输入信号的信号SGR(参见图1)。信号SG1、SG2、SG3和SG4中的每一者是以例如1.6Gbps或更高的传输速度被传输的数据信号。然而，作为变型，信号SG1、SG2、SG3和SG4的部分或全部可以是地址信号或命令信号。
如图2所示，在半导体器件PKG1中设置的半导体芯片(半导体组件，电子组件)CHP1包括多个电极3PD。在半导体芯片CHP1中设置的多个电极3PD包括信号传输电极Sx。多个信号传输路径SGP中的每个信号传输路径被连接到在半导体芯片CHP1中设置的信号传输电极Sx。在图2中，以在半导体器件PKG1中设置的多个信号传输路径SGP中的四个信号传输路径SGP为例进行示出。然而，在半导体器件PKG1中设置的信号传输路径SGP的数目大于图2所示的数目。
尽管稍后将描述细节，但是为了提高在作为高速传输路径的信号传输路径SGP中的传输质量，优选的是使多个信号传输路径SGP中的每个信号传输路径的阻抗(具体地，特性阻抗)与设计值(例如，50Ω)相匹配。
另外，在半导体芯片CHP1中设置的多个电极3PD包括向其提供参考电位VSS的电极(参考电位电极)Vs和向其提供电源电位VDD的电极(电源电位电极)Vd。电源电位VDD经由电源电位供给路径VDP被提供到半导体芯片CHP1(具体地，在半导体芯片CHP1中设置的电路)。此外，参考电位VSS经由参考电位供给路径VSP被提供到半导体芯片CHP1(具体地，在半导体芯片CHP1中设置的电路)。在半导体芯片CHP1中设置的多个电路中的至少一些电路由驱动电压驱动，该驱动电压通过电源电位VDD与参考电位VSS之间的电位差来生成。参考电位VSS例如是接地电位，并且电源电位VDD高于参考电位VSS。
<半导体器件>
将基于作为示例的图1所示的半导体器件PKG1来描述在半导体器件PKG1中的信号传输路径的结构示例。首先，将描述半导体器件PKG1的概要，然后将描述信号传输路径的结构。图3是图1所示的两个半导体器件中的一个半导体器件的顶视图。图4是图3所示的半导体器件的底视图。图5是沿图3中的线A-A的截面图。图6是示出了当图3所示的密封体被去除时的状态的顶视图。
图5所示的根据本实施例的半导体器件PKG1包括布线基板SUB1、半导体芯片CHP1以及接合线BW，半导体芯片CHP1被安装在布线基板SUB1上，接合线BW被电连接到布线基板SUB1和半导体芯片CHP1中的每一者。
布线基板SUB1具有上表面(表面，主表面，芯片安装表面)2t和与上表面2t相对的下表面(表面，主表面，安装表面，第二主表面)2b，半导体芯片CHP1被安装在该上表面2t上。另外，布线基板SUB1具有与上表面2t和下表面2b的外边缘连续的多个侧表面2s(参见图3和图4)。在本实施例的情况下，布线基板SUB1的上表面2t(参见图5)和下表面2b(参见图4)是四边形。
布线基板SUB1是将在上表面2t上安装的半导体芯片CHP1与作为母板(安装板)的布线基板MB1(参见图1)电连接的中间件(中继板)。布线基板SUB1具有布线层WL1和WL2，布线层WL1和WL2将在作为芯片安装表面的上表面2t侧上的内部接口端子(接合焊盘2PD)和在作为安装表面的下表面2b侧上的外部端子(连接区2LD)电连接。布线层WL1和布线层WL2中的每一者具有导体图案，诸如作为用于提供电信号或电力的路径的布线。此外，绝缘层21L被布置在布线层WL1与布线层WL2之间。布线层WL1和布线层WL2经由通孔布线2THW彼此电连接，通孔布线2THW是贯穿绝缘层2IL的层间传导路径。在图5所示的示例中，在布线基板SUB1中设置的布线层仅是布线层WL1和布线层WL2的两层。
图5和图6所示的布线基板SUB1的基本结构可以表示如下。布线层WL1被布置在绝缘层21L上。分别与多个接合线BW连接的多个接合焊盘2PD被形成在布线层WL1中。作为外部端子的多个连接区2LD被形成在布线层WL2中。绝缘层21L被布置在布线层WL1与布线层WL2之间。
多个接合焊盘2PD和多个连接区2LD经由导体图案(诸如，布线图案2WP，向其提供参考电位的接地图案2GP，或向其提供电源电位的电源图案2VP)和通孔布线2THW彼此电连接，通孔布线2THW是将布线层WL1和布线层WL2电连接的层间传导路径。
此外，布线层WL1被覆盖有绝缘膜(阻焊膜)SR1。在绝缘膜SR1中形成开口，并且多个接合焊盘2PD中的每个接合焊盘从开口中的绝缘膜SR1露出。布线层WL2被覆盖有绝缘膜(阻焊膜)SR2。在绝缘膜SR2中形成开口，并且多个连接区2LD中的每个连接区从开口中的绝缘膜SR2露出。
在图5所示的示例中，焊球(焊接材料，外部端子，电极，外部电极)SB被连接到多个连接区2LD中的每个连接区。焊球SB是导电构件，当半导体器件PKG1被安装在图1所示的布线基板MB1上时，该导电构件将在布线基板MB1的侧面上的多个端子(未示出)和多个连接区2LD电连接。焊球SB例如是包含铅(Pb)的Sn-Pb焊接材料或由基本上不包含Pb的所谓无铅焊料制成的焊接材料。无铅焊料的示例包括例如仅锡(Sn)、锡-铋(Sn-Bi)、锡-铜-银(Sn-Cu-Ag)、锡-铜(Sn-Cu)等。这里，无铅焊料是指铅(Pb)含量为0.1wt％或更低的焊料，并且该含量被定义为RoHS(有害物质限制)指令的标准。
如图4所示，多个焊球SB被布置成矩阵形状(阵列形状)。另外，虽然未在图4中示出，但是接合到多个焊球SB的多个连接区2LD(参见图5)也被布置成矩阵形状。其中以这种方式在布线基板SUB1的安装表面侧上以矩阵形状布置多个外部端子(焊球SB，连接区2LD)的半导体器件被称为区阵列型半导体器件。区阵列型半导体器件是有利的，因为布线基板SUB1的安装表面(下表面2b)的侧面可以有效地用作用于布置外部端子的空间，并且即使外部端子的数目增加，也可以抑制半导体器件的安装面积的增加。甚至可以以节省空间的方式安装其中外部端子的数目由于更高的功能性和更高的集成而增加的半导体器件。
如图5所示，半导体芯片CHP1具有前表面(主表面，上表面)3t和与前表面3t相对的背表面(主表面，下表面)3b。如图3所示，半导体芯片CHP1在平面图中具有四边形的外形，该外形具有比布线基板SUB1小的平面面积。在图6所示的示例中，半导体芯片CHP1被安装在布线基板SUB1的上表面2t的中心区域(包括上表面2t的中心的区域)中。
如图6所示，多个电极3PD被布置在半导体芯片CHP1的前表面3t的外围边缘上。在图6所示的示例中，多个电极3PD沿着前表面3t的每一侧被布置成一行。然而，作为变型，电极3PD可以被布置成多行。
另外，如图5所示，半导体芯片CHP1被安装在布线基板SUB1上，其中背表面3b面向布线基板SUB1的上表面2t。具体而言，在具有布线基板SUB1的上表面2t的绝缘膜SR1与半导体芯片CHP1的背表面3b之间布置管芯接合材料DBM。半导体芯片CHP1经由管芯接合材料DBM被接合和固定在布线基板SUB1的绝缘膜SR1上。这种安装方法被称为面朝上安装方法。在面朝上安装方法的情况下，接合线BW用作导电构件，用于将半导体芯片的电极3PD和布线基板SUB1的接合焊盘2PD电连接。
虽然未示出，但是多个半导体元件(电路元件)被形成在半导体芯片CHP1的主表面上(具体地，在作为半导体芯片CHP1的基底材料的半导体衬底的元件形成表面上设置的半导体元件形成区域)。多个电极3PD经由布线(未示出)被电连接到多个半导体元件，该布线形成在被布置在半导体芯片CHP1内部的布线层中(具体地，在前表面3t和半导体元件形成区域(未示出)之间)。
半导体芯片CHP1(具体地，半导体芯片CHP1的基底材料)由例如硅(Si)制成。此外，覆盖半导体芯片CHP1的基底材料和布线的无机绝缘膜被形成在前表面3t上，并且多个电极3PD中的每个电极的部分在于无机绝缘膜中形成的开口处从绝缘膜露出。另外，多个电极3PD中的每个电极由金属制成，并且在本实施例中由例如铝(Al)制成。
如图5所示，接合线BW的一端被接合到电极3PD。接合线BW的另一端被接合到接合焊盘2PD。接合线BW是由诸如金或铜的金属材料制成的细金属线。在图5所示的示例中，被连接到电极3PD的端部是第一接合侧，而被连接到接合焊盘2PD的端部是第二接合侧。这种连接方法被称为正向接合方法。然而，尽管未示出，但在关于图5的变型中，被连接到电极3PD的端部是第二接合侧，而被连接到接合焊盘2PD的端部是第一接合侧。该变型中的连接方法被称为反向接合方法。
另外，在布线基板SUB1的上表面2t上形成密封体MR1。密封体是例如通过热固性树脂材料(其中无机填料、黑色颜料等与用作基底的热固性树脂混合)而获得的树脂体。半导体芯片CHP1、多个接合线BW和多个接合焊盘2PD中的每一者由密封体MR1密封。通过密封多个接合线BW，可以防止在完成的半导体器件PKG1中的相邻接合线BW之间的变形和短路。
<布线布局>
接下来，将参照具体示例描述图5和图6所示的布线基板SUB1中的布线布局。图7是示出了图5所示的布线基板的布线布局的示例的平面图。在图7中，其中形成有多个布线图案的区域被示为布线区域WR。此外，在图7中，与图5所示的半导体芯片CHP1重叠的区域通过双点画线被指示为区域(芯片区域)CHR。
在对本实施例的描述中，“布线图案”是电连接两个或更多个端子图案并且线性延伸的导体膜。布线图案与接合焊盘2BP(参见图7)、通孔连接区2THL(参见图8)、接地图案2GP(参见图7)或电源图案2VP(参见图7)的区别在于它是线性延伸的图案。例如，在布线层WL1(参见图7)中形成的接合焊盘2BP(参见图7)和通孔连接区2THL(参见图8)经由布线图案电连接。另外，多个通孔连接区2THL可以经由布线图案电连接。
此外，尽管稍后将描述细节，但是布线图案包括“传输布线部分”和“电力馈送布线部分”，“传输布线部分”用作在半导体器件的操作期间传输信号和电位的路径，“电力馈送布线部分”用作在半导体器件的制造过程中执行电解电镀过程时的电力馈送路径。电力馈送布线部分的一端被连接到传输布线部分，其另一端被布置在布线基板的外围边缘上。
如上所述，近年来，即使对于低成本型半导体器件，也需要小型化和高信号传输速度。通过增加半导体器件的信号传输速度，可以提高半导体器件PKG1的处理性能。
为了增加半导体器件的信号传输速度，需要增加在半导体器件中设置的信号传输路径的数目并增加多个信号传输路径中的每个信号传输路径的信号传输速度。例如，图2所示的根据本实施例的半导体器件PKG1包括以例如1.6Gbps(千兆位每秒)的传输速度传输信号的信号传输路径SGP。
为了增加多个信号传输路径中的每个信号传输路径的信号传输速度，需要增加信号频率，并且需要对传输损耗和噪声采取措施。因此，当考虑半导体器件的信号传输速度的增加时，半导体器件的结构趋于复杂。例如，从实现更高密度的作为半导体芯片的端子的电极的观点来看，其中以矩阵形状布置的电极阵列和布线基板以彼此面对的状态电连接的倒装芯片连接方法是优选的。另外，例如，为了设置大量的信号传输路径，使用通过增加在布线基板中设置的布线层的数目而形成的多层布线基板的方法可以是能够想到的。
然而，如果采用上述方法，则半导体器件的制造过程变得复杂并且制造成本增加，从而损失了低成本型半导体器件的优点。因此，本申请的发明人已经研究了用于提高半导体器件PKG1的信号传输速度的技术，其前提是半导体芯片CHP1和布线基板SUB1经由接合线BW电连接，并且布线基板SUB1的布线层的数目是如图5所示的半导体器件PKG1中的两层。
提高半导体器件PKG1的信号传输速度的一个重要因素是使图2所示的多个信号传输路径SGP中的每个信号传输路径的阻抗(具体地，特性阻抗)与设计值(例如，50Ω)相匹配。通过信号传输路径的特性阻抗的匹配可以降低传输损耗。特别地，在其中半导体芯片CHP1和布线基板SUB1经由接合线BW电连接的半导体器件的情况下，特性阻抗在接合线BW周围趋于是高的。因此，优选地，通过设计在被连接到接合线BW的布线图案周围的结构来减小信号传输路径的特性阻抗。
另外，在布线基板SUB1的情况下，需要通过布线层WL1和布线层WL2的两个布线层将多个接合线BW和用作外部端子的多个连接区2LD电连接。将多个接合焊盘2PD和多个连接区2LD连接的布线图案主要被布置在布线层WL1中。因此，由于需要在布线层WL1中的有限空间内布置布线图案，在布线布局中存在限制。例如，理想地，优选地，在被包括在信号传输路径中的布线图案的两侧上布置向其提供参考电位的布线图案。
然而，如果向其提供参考电位的布线图案的数目增加，则布线基板的面积将增加。因此，从减小布线基板的平面尺寸的观点来看，在一些情况下，多个信号传输布线图案被布置为彼此靠近。在这种情况下，在三个信号传输布线图案之中，与其它布线图案相比，中间的布线图案到向其提供参考电位的布线图案的距离更长。因此，特别是对于被夹在信号传输布线图案之间的布线图案，需要采取措施来抑制特性阻抗的增加。
作为抑制用作信号传输路径的布线图案中的特性阻抗的增加的一种方法，在布线图案附近布置与布线图案电容耦合的导体图案的方法是有效的。由于信号传输路径的特性阻抗的值与电容的倒数成比例，可以通过增加电容来减小特性阻抗的值。
基于上述内容，将描述根据本实施例的半导体器件PKG1的结构示例。图8是示意性地示出了在图7所示的布线区域WR中布置的多个布线图案的部分的平面图。图9是示出了关于图8所研究的示例的平面图。
如图8所示，除了接合焊盘2PD之外，布线层WL1还包括以下布线图案。即，布线层WL1包括布线图案WP1、布线图案WP2和布线图案WP3，布线图案WP1是信号SG1(参见图2)的传输路径，布线图案WP2是与信号SG1不同的信号SG2(参见图2)的传输路径，布线图案WP2被布置为与布线图案WP1的一侧接近，布线图案WP3是与信号SG1和信号SG2不同的信号SG3(参见图2)的传输路径，布线图案WP3被布置为与布线图案WP1的另一侧接近。布线层WL1还包括两个接地布线图案WPG，该两个接地布线图案WPG是参考电位VSS(参见图2)的传输路径，并且沿着布线图案WP2或布线图案WP3延伸，以便在它们之间布置布线图案WP1、布线图案WP2和布线图案WP3中的每一者。
包括布线图案WP1、布线图案WP2和布线图案WP3的布线图案组GWPS具有部分P1和部分P2。在部分P1中，布线图案WP1、布线图案WP2和布线图案WP3的布线宽度(图8所示的布线宽度WA1、WA2和WA3)彼此相等。另一方面，在部分P2中，在布线图案WP1、布线图案WP2和布线图案WP3之中，布线图案WP1的布线宽度WB1大于布线图案WP2的布线宽度WB2和布线图案WP3的布线宽度WB3。
在图8所示的示例中，布线宽度WA1、WA2、WA3、WB2和WB3彼此相等。另一方面，布线宽度WB1大于布线宽度WA1、WA2、WA3、WB2和WB3。
在本实施例的情况下，由于布线图案WP1的布线宽度WB1大于在部分P2中的布线图案WP2的布线宽度WB2和布线图案WP3的布线宽度WB3中的每一者，可以获得以下效果。即，在部分P2中的布线图案WP1与接地布线图案WPG之间的分隔距离DSG2与在部分P1中的布线图案WP1与接地布线图案WPG之间的分隔距离DSG1大致相同(在图8所示的示例中相同)。
在作为研究示例的图9所示的布线基板SUBZ的情况下，布线基板SUBZ与图8所示的布线基板SUB1的不同之处在于布线图案WP1的布线宽度WA1和WB1彼此相等。在布线基板SUBZ的情况下，在部分P2中的布线图案WP1与接地布线图案WPG之间的分隔距离DSG2大于在部分P1中的布线图案WP1与接地布线图案WPG之间的分隔距离DSG1。随着到平行于布线图案WP1而延伸的接地布线图案WPG的分隔距离较小，给予包括布线图案WP1的信号传输路径的电容分量变大。换言之，由于到平行于布线图案WP1而延伸的接地布线图案WPG的分隔距离较小，可以减小包括布线图案WP1的信号传输路径的特性阻抗。
在图8所示的布线基板SUB1的情况下，与图9所示的布线基板SUBZ相比，可以增加给予在部分P2中的布线图案WP1的电容分量。结果，可以减小包括布线图案WP1的信号传输路径的特性阻抗。
如图8所示，布线图案WP1与布线图案WP2之间的分隔距离、布线图案WP1与布线图案WP3之间的分隔距离、布线图案WP2与接地布线图案WPG之间的分隔距离、以及布线图案WP3与接地布线图案WPG之间的分隔距离彼此相等。
此外，布线层WL1还包括接合焊盘BP1和通孔连接区THL1，接合焊盘BP1被电连接到布线图案WP1，接合线BW(参见图5)被接合到接合焊盘BP1，布线图案WP1和通孔布线THW1被接合到通孔连接区THL1。类似地，布线层WL1还包括接合焊盘BP2和通孔连接区THL2，接合焊盘BP2被电连接到布线图案WP2并且接合线BW(参见图5)被接合到接合焊盘BP2，布线图案WP2和通孔布线THW2被接合到通孔连接区THL2。类似地，布线层WL1还包括接合焊盘BP3和通孔连接区THL3，接合焊盘BP3被电连接到布线图案WP3并且接合线BW(参见图5)被接合到接合焊盘BP3，布线图案WP3和通孔布线THW3被接合到通孔连接区THL3。此外，布线层WL1还包括接合焊盘BPG和通孔连接区THLG，接合焊盘BPG被电连接到接地布线图案WPG并且接合线BW(参见图5)被接合到接合焊盘BPG，接地布线图案WPG和通孔布线THWG被接合到通孔连接区THLG。
在图8所示的示例中，布线图案WP1、接合焊盘BP1和通孔连接区THL1中的每一者都是整体形成的。类似地，布线图案WP2、接合焊盘BP2和通孔连接区THL2中的每一者是整体形成的。布线图案WP3、接合焊盘BP3和通孔连接区THL3中的每一者是整体形成的。接地布线图案WPG、接合焊盘BPG和通孔连接区THLG中的每一者是整体形成的。
图10是与图9所示的布线基板相对设置的第二布线层的放大平面图。如图10所示，在布线基板SUB1的布线层WL2中形成的多个连接区2LD包括被连接到通孔布线THW1的连接区LD1、被连接到通孔布线THW2的连接区LD2、被连接到通孔布线THW3的连接区LD3、以及被连接到通孔布线THWG的连接区LDG。连接区LDG是接地图案2GP的部分，接地图案2GP是大面积导体图案。多个连接区LDG经由接地图案2GP彼此连接。另一方面，作为信号传输路径的部分的连接区LD1、LD2和LD3彼此分离。
在图10所示的示例中，电力馈送布线PDW被连接到连接区LD1、LD2和LD3中的每一者。在半导体器件PKG1(参见图5)的制造过程中，当通过电解电镀法形成布线基板SUB1的导体图案时，电力馈送布线PDW用作用于向导体图案的种子层提供电力的布线。当如图10所示在布线层WL2中形成电力馈送布线PDW时，不总是需要在布线层WL1中形成电力馈送布线PDW。在这种情况下，当通过电解电镀法形成图8所示的布线层WL1的导体图案时，经由通孔布线从图10所示的电力馈送布线PDW提供电力。
<变型例1>
图11是布线基板的放大平面图，其是关于图8所示的布线基板的变型。图11所示的布线基板SUB2与图8所示的布线基板SUB1的不同之处在于，电力馈送布线被形成在布线层WL1中。具体地，布线图案WP1包括在接合焊盘BP1与通孔连接区THL1之间的信号传输布线部分STP以及从通孔连接区THL1延伸到布线基板SUB2的外边缘的电力馈送布线部分PDP。布线图案组GWPS的部分P2存在于布线图案WP1的信号传输布线部分STP中。
在图11所示的示例的情况下，布线图案WP2包括在接合焊盘BP2与通孔连接区THL2之间的信号传输布线部分STP以及从通孔连接区THL2延伸到布线基板SUB2的外边缘的电力馈送布线部分PDP。布线图案组GWPS的部分P2存在于布线图案WP2的信号传输布线部分STP中。
类似地，在图11所示的示例的情况下，布线图案WP3包括在接合焊盘BP3与通孔连接区THL3之间的信号传输布线部分STP以及从通孔连接区THL3延伸到布线基板SUB2的外边缘的电力馈送布线部分PDP。布线图案组GWPS的部分P2存在于布线图案WP3的信号传输布线部分STP中。
由于通过增加布线图案WP1的布线宽度WB1而赋予电容的部分P2被形成在信号传输布线部分STP中，可以预期降低特性阻抗的很好效果。另一方面，尽管电力馈送布线部分PDP被连接到信号传输路径，但它很少用作信号传输路径。因此，电力馈送布线部分PDP用作在信号传输路径的电路上的短截线布线。当通过增加用作短截线布线的电力馈送布线部分PDP的布线宽度来提供电容时，可以有助于减小信号传输路径的特性阻抗。因此，作为考虑减小特性阻抗的变型，布线图案WP1的电力馈送布线部分PDP的布线宽度WC1可以大于在布线图案组GWPS的部分P1中的布线图案WP1的布线宽度WA1。
然而，当考虑到在半导体器件的制造过程中的问题时，优选的是，在能够提供用于执行电解电镀过程所需的电力的范围内，使电力馈送布线部分PDP的布线宽度变窄。即，电力馈送布线部分PDP延伸到布线基板SUB1的外围端部(到达侧表面2s的部分)。在半导体器件的制造过程中，布线基板SUB1的外围端部由被称为切割刀片(未示出)的旋转刀片切割。如果被布置在布线基板SUB1的外围端部处的金属膜的量是大的，则金属膜可能卡在切割刀片中，这可能导致图案损坏或切割故障。
考虑到上述情况，在本实施例的情况下，布线图案WP1的电力馈送布线部分PDP的布线宽度WC1等于或小于在布线图案组GWPS的部分P1中的布线图案WP1的布线宽度WA1。例如，在图11所示的示例中，布线图案WP1的电力馈送布线部分PDP的布线宽度WC1与在布线图案组GWPS的部分P1中的布线图案WP1的布线宽度WA1相同。尽管未示出，但是作为变型，布线宽度WC1可以比布线宽度WA1窄。这样，可以抑制在切割刀片对布线基板SUB1的切割过程中出现图案损坏和切割故障。
类似地，在图11所示的示例中，布线图案WP2的电力馈送布线部分PDP的布线宽度和布线图案WP3的电力馈送布线部分PDP的布线宽度与在布线图案组GWPS的部分P1中的布线图案WP3的布线宽度WA3和布线图案WP2的布线宽度WA2相同。
当电力馈送布线部分PDP如图11所示被连接到在布线层WL1中形成的导体图案中的每个导体图案时，不总是需要形成参考图10所述的布线层WL2的电力馈送布线PDW。当通过电解电镀法形成布线层WL1和WL2的导体图案时，可以共同形成布线层WL1和WL2。因此，针对在布线层WL1和布线层WL2中的至少一者中的每个布线路径形成电力馈送布线PDW(或电力馈送布线部分PDP)是足够的。
除了上述区别之外，图11所示的布线基板SUB2与图8所示的布线基板SUB1相同。此外，在参考图1至图6所描述的半导体器件PKG1中，可以应用图11所示的布线基板SUB2来代替布线基板SUB1。因此，在对布线基板SUB2的描述中，将省略与对布线基板SUB1的描述重叠的部分。
<变型例2>
图12是布线基板的放大平面图，该布线基板是关于图8所示的布线基板的另一变型。图12所示的布线基板SUB3与图8所示的布线基板SUB1的不同之处在于，接地图案2GP被布置为与通孔连接区THL1相邻。
具体地，布线层WL1包括接合焊盘PD1和通孔连接区THL1，接合焊盘PD1被电连接到布线图案WP1并且接合线被接合到接合焊盘PD1，布线图案WP1和通孔布线THW1被接合到通孔连接区THL1。在布线层WL1的通孔连接区THL1周围，与接地布线图案WPG电连接的接地图案2GP被布置为与通孔连接区THL1相邻。
当电力馈送布线部分PDP如在图11所示的布线基板SUB2中被连接到通孔连接区THL1时，难以将接地图案2GP布置为与通孔连接区THL1接近。另一方面，当接地图案2GP如图12所示被布置为与通孔连接区THL1接近时，由于电容可以被赋予通孔连接区THL1的部分，可以减小包括布线图案WP1的信号传输路径的特性阻抗。
此外，被布置在布线图案WP2与布线图案WP3之间的接地图案2GP可以向包括布线图案WP2的信号传输路径和包括布线图案WP3的信号传输路径中的每一者提供电容。因此，还可以获得减小这些信号传输路径的特性阻抗的效果。
除了上述区别之外，图12所示的布线基板SUB3与图8所示的布线基板SUB1相同。此外，在参考图1至图6所描述的半导体器件PKG1中，可以应用图11所示的布线基板SUB2来代替布线基板SUB1。因此，在对布线基板SUB3的描述中，将省略与对布线基板SUB1的描述重叠的部分。
<接合线的布置示例>
图13是示出了被连接到图8所示的布线基板的多个接合线的布置的示例的放大平面图。下面将以图8所示的布线基板SUB1为例来描述接合线的布置的示例。然而，作为变型，与图11所示的布线基板SUB2或图12所示的布线基板SUB3的组合也是可能的。
如图13所示，布线层WL1还包括布线图案WP4，该布线图案WP4是与信号SG1(参见图2)、信号SG2(参见图2)和信号SG3(参见图2)不同的信号SG4(参见图2)的传输路径，并且被布置为与两个接地布线图案WPG中的一个接地布线图案接近。此外，被连接到布线基板SUB1的多个接合线BW分别包括被电连接到布线图案WP1的接合线BW1、被电连接到布线图案WP2的接合线BW2、被电连接到布线图案WP3的接合线BW3、被电连接到布线图案WP4的接合线BW4、以及被电连接到两个接地布线图案WPG的两个接地接合线BWG。接合线BW1、接合线BW2、接合线BW3和接合线BW4中的每一者被布置在两个接地接合线BWG之间。
即，在图13所示的多个接合线BW的布置的示例中，四个信号传输接合线BW被布置在两个接地接合线BWG之间。另一方面，在布线基板SUB1的布线层WL1中，少于四个图案的三个信号传输布线图案WP1、WP2和WP3被布置在两个接地布线图案WPG之间。
大量电极3PD被密集地布置在图6所示的半导体芯片CHP1的前表面3t上。多个电极3PD的布置密度高于多个接合焊盘2BP在布线基板SUB1上的布置密度。因此，为了抑制半导体芯片CHP1的平面尺寸的增加，对接合线BW的总数存在限制。在这种情况下，被包括在信号传输路径中的接合线BW的数目不能减少，结果，接地接合线BWG(参见图13)的数目受到限制。在图13所示的示例中，接地接合线BWG被布置在四个信号传输接合线BW的束的两侧。
另一方面，与半导体芯片CHP1(参见图6)的前表面3t相比，布线基板SUB1的布线层WL1在导体图案的布置空间中具有空间。随着向其提供参考电位的接地布线图案WPG的数目增加，信号传输路径的特性阻抗可以减小。在图13所示的示例中，接地布线图案WPG被布置在三个信号传输布线图案WP1、WP2和WP3的束的两侧。因此，如在接合线BW的布置中，与布线图案WP4被布置在布线图案WP3与接地布线图案WPG之间的情况相比，可以减小特别包括布线图案WP3的信号传输路径的特性阻抗。
如图13所示，被布置在布线图案WP4与布线图案WP3之间的接地布线图案WPG经由被布置在多个接合焊盘2PD的内侧(区域CHR侧)的接地图案2GP被电连接到接合焊盘BPG。
在图13所示的示例中，两个接地布线图案WPG中的每个接地布线图案经由接地图案2GP彼此电连接。因此，两个接地接合线BWG彼此电连接。然而，由于将参考电位提供给两个接地接合线BWG和两个接地布线图案WPG中的每一者是足够的，存在各种变型。例如，也存在与布线图案WP3接近的接地图案WPG未与图13所示的布线层WL1中的接地图案2GP连接的情况。然而，即使在这种情况下，多个接地图案WPG中的每个接地图案经由图10所示的布线层WL2的接地图案2GP被电连接。
此外，在图13所示的示例中，布线层WL1还包括被连接到接合线BW5的布线图案WP5，该接合线BW5形成信号传输路径的部分。布线图案WP4被布置在布线图案WP5与接地布线图案WPG之间。布线图案WP5沿着布线图案WP4延伸。
在图13所示的示例中，在多个接合线BW之中，被布置在两个接地接合线BWG之间的信号传输接合线BW的数目是四。然而，被布置在两个接地接合线BWG之间的信号传输接合线BW的数目可以是五个或更多个或与被布置在两个接地布线图案WPG之间的信号传输布线图案的数目相等。另外，被布置在两个接地布线图案WPG之间的信号传输布线图案的数目可以是四个或更多个。
此外，所有信号传输路径不必满足上述关系(被布置在两个接地接合线BWG之间的信号传输接合线BW的数目大于被布置在两个接地布线图案WPG之间的信号传输布线图案的数目)。即，半导体器件可以被设置有其中接合线的数目与布线图案的数目彼此相等的区域。
<在厚度方向上的电容耦合>
在上文中，已经描述了通过在平面图中将接地图案布置在构成信号传输路径的布线图案周围来向信号传输路径赋予电容的示例。在下文中，将描述在布线基板的厚度方向上向构成信号传输路径的布线图案赋予电容的模式。图14是示出了在图8所示的多个布线图案之中的其中传输第一信号的第一布线图案与图10所示的第二布线层重叠的状态的放大平面图。图15是沿图14中的线B-B的放大截面图。下面将以图8所示的布线基板SUB1为例，示出了在布线基板的厚度方向上提供电容的方法的示例。然而，作为变型，与图11所示的布线基板SUB2或图12所示的布线基板SUB3的组合也是可能的。
图10所示的布线层WL2包括作为与布线图案WP1(参见图8)电连接的外部端子的接合焊盘LD1、作为与布线图案WP2(参见图8)电连接的外部端子的接合焊盘LD2、作为与布线图案WP3(参见图8)电连接的外部端子的接合焊盘LD3、以及与接地布线图案WPG电连接的接地图案2GP。如图14所示，布线图案组GWPS的部分P2的布线图案WP1在平面图中与布线层WL2的接地图案2GP重叠。
如图15所示，在其中布线图案WP1的布线宽度较大的部分P2中，布线图案WP1、WP2和WP3中的每一者与接地图案2GP重叠。因此，在布线图案WP1与接地图案2GP之间形成电容C1，在布线图案WP2与接地图案2GP之间形成电容C2，在布线图案WP3与接地图案2GP之间形成电容C3。在布线图案WP1、WP2和WP3中的每一者与接地图案2GP之间形成的电容的值与彼此面对的图案的面积成比例地增加。因此，在图15所示的示例的情况下，电容C1的值大于电容C2的值和电容C3的值。如上所述，在包括布线图案WP1的信号传输路径中，有必要特别地减小特性阻抗，并且可以通过如图15所示向布线图案WP1提供比其它电容大的电容C1来减小包括布线图案WP1的信号传输路径的特性阻抗。
顺便提及，如参考图15所述，用于通过在布线基板的厚度方向上与被包括在信号传输路径中的布线图案电容耦合来减小布线路径的特性阻抗的技术不仅可以应用于布线图案WP1，而且可以应用于布线图案WP2和布线图案WP3。图16是示出了关于图15的变型例的放大截面图。
图16所示的布线基板SUB4与图15所示的布线基板SUB1的不同之处在于，布线图案WP2的布线宽度大于在部分P2中的其它布线图案WP1和WP3的布线宽度。在图16所示的示例的情况下，在布线图案WP2中形成的电容C2的值大于电容C1的值和电容C3的值。在这种情况下，可以获得减小包括布线图案WP2的信号传输路径的特性阻抗的效果。
尽管未示出，但是存在布线图案WP3的布线宽度大于其它布线图案WP1和WP2的布线宽度的情况。备选地，存在布线图案WP1、布线图案WP2和布线图案WP3中的两个或更多个布线图案中的任一者的布线宽度大于其它布线图案的布线宽度的情况。在这种情况下，可以获得减小包括具有大布线宽度的布线图案的信号传输路径的特性阻抗的效果。
当提取包括参考图16所描述的布线基板SUB4的半导体器件和包括变型例(未示出)的半导体器件作为技术思想时，它们可以描述如下。由于布线基板SUB4除了上述区别之外与图15所示的布线基板SUB1相同，下面将参考在对图5所示的半导体器件PKG1的描述中使用的附图进行描述。
即，半导体器件PKG1(参见图5)包括半导体芯片CHP1(图5)、布线基板SUB4以及接合线BW，布线基板SUB4具有上表面2t(参见图5)和与上表面2t相对的下表面2b(参见图5)，半导体芯片CHP1被安装在该上表面2t上(参见图5)，接合线BW(参见图5)被电连接到半导体芯片CHP1和布线基板SUB4中的每一者。
布线基板SUB4包括布线层WL1和布线层WL2，布线层WL1被布置在上表面2t的一侧上并且与接合线BW连接的接合焊盘2PD(参见图5)被形成在布线层WL1中，布线层WL2经由绝缘层2IL被布置为与布线层WL1相对并且外部端子被形成在布线层WL2中。
除了接合焊盘2PD之外，布线层WL1还包括布线图案WP1、布线图案WP2和布线图案WP3，布线图案WP1是信号SG1(参见图2)的传输路径，布线图案WP2是与信号SG1不同的信号SG2(参见图2)的传输路径，并且布线图案WP2被布置为与布线图案WP1的一侧接近，布线图案WP3是与信号SG1和信号SG2不同的信号SG3(参见图2)的传输路径，并且布线图案WP3被布置为与布线图案WP1的另一侧接近。此外，布线层WL1还包括两个接地布线图案WPG，该两个接地布线图案WPG是参考电位VSS(参见图2)的传输路径，并且沿着布线图案WP2或布线图案WP3延伸，以便在它们之间布置布线图案WP1、布线图案WP2和布线图案WP3中的每一者。
布线层WL2包括作为与布线图案WP1电连接的外部端子的连接区LD1、作为与布线图案WP2电连接的外部端子的连接区LD2、作为与布线图案WP3电连接的外部端子的连接区LD3、以及与接地布线图案WPG电连接的接地图案2GP。
包括布线图案WP1、布线图案WP2和布线图案WP3的布线图案组GWPS具有其中布线图案WP1、布线图案WP2和布线图案WP3的布线宽度彼此相等的部分P1(参见图8)以及其中布线图案WP1、布线图案WP2和布线图案WP3的布线图案中的任一者的布线宽度大于其它布线图案的布线宽度的部分P2。在平面图中，在布线图案组的部分P2中，具有大布线宽度的布线图案与布线层WL2的接地图案2GP重叠。
<变型例3>
上面已经描述了各种变型，并且上面描述的变型可以组合应用。
在上文中，已经基于实施例具体描述了由本发明的发明人做出的发明。然而，不必说，本发明不限于上述实施例，在不脱离本发明要旨的范围内可以进行各种修改和改变。
例如，在上述实施例中，已经描述了多个焊球SB如图4所示被布置成矩阵形状的情况，但是多个焊球SB可以沿着布线基板SUB1的安装表面(下表面2b)的每一侧被布置成外围形状。
此外，在上述实施例中，已经描述了被传输到信号传输路径SGP的信号的类型是例如数据信号的情况，但是被传输到该信号传输路径SGP的信号的一部分可以是命令/地址信号。在这种情况下，命令/地址信号的传输速度大约是数据信号的传输速度的一半(即，800Mbps)。

Claims (11)

1.一种半导体器件，包括：
半导体芯片；
布线基板，所述布线基板具有第一表面和第二表面，所述半导体芯片被安装在所述第一表面上，并且所述第二表面与所述第一表面相对；以及
多个接合线，将所述半导体芯片与所述布线基板电连接，
其中所述布线基板包括：
第一布线层，多个接合焊盘被形成在所述第一布线层中，所述多个接合线分别与所述多个接合焊盘连接；
第二布线层，多个外部端子被形成在所述第二布线层中；以及
绝缘层，被布置在所述第一布线层与所述第二布线层之间；
其中所述第一布线层还包括：
第一布线图案，所述第一布线图案是第一信号的传输路径；
第二布线图案，所述第二布线图案是与所述第一信号不同的第二信号的传输路径，并且所述第二布线图案被布置为与所述第一布线图案的一侧接近；
第三布线图案，所述第三布线图案是与所述第一信号和所述第二信号中的每一者不同的第三信号的传输路径，并且所述第三布线图案被布置为与所述第一布线图案的另一侧接近；以及
两个接地布线图案，所述两个接地布线图案是参考电位的传输路径，并且沿着所述第二布线图案和所述第三布线图案中的一者延伸，以在所述两个接地布线图案之间布置所述第一布线图案、所述第二布线图案和所述第三布线图案，以及
其中包括所述第一布线图案、所述第二布线图案和所述第三布线图案的布线图案组具有：
第一部分，在所述第一部分中所述第一布线图案的布线宽度、所述第二布线图案的布线宽度和所述第三布线图案的布线宽度彼此相等；以及
第二部分，在所述第二部分中所述第一布线图案的布线宽度大于所述第二布线图案的布线宽度和所述第三布线图案的布线宽度。
2.根据权利要求1所述的半导体器件，
其中所述布线基板还包括贯穿所述绝缘层的第一通孔布线，
其中所述第一布线层还包括：
第一接合焊盘，所述第一接合焊盘被电连接到所述第一布线图案，并且所述多个接合线中的第一接合线被接合到所述第一接合焊盘；以及
第一通孔连接区，所述第一布线图案和所述第一通孔布线中的每一者被接合到所述第一通孔连接区；
其中所述第一布线图案包括：
信号传输布线部分，在所述第一接合焊盘与所述第一通孔连接区之间；以及
电力馈送布线部分，从所述第一通孔连接区向所述布线基板的外边缘延伸，
其中所述布线图案组的所述第二部分存在于所述第一布线图案的所述信号传输布线部分中。
3.根据权利要求2所述的半导体器件，
其中所述第一布线图案的所述电力馈送布线部分的布线宽度小于在所述布线图案组的所述第一布线部分中的所述第一布线图案的布线宽度。
4.根据权利要求1所述的半导体器件，
其中所述布线基板还包括贯穿所述绝缘层的第一通孔布线，
其中所述第一布线层还包括：
第一接合焊盘，所述第一接合焊盘被电连接到所述第一布线图案，并且所述多个接合线中的第一接合线被接合到所述第一接合焊盘；以及
第一通孔连接区，所述第一布线图案和所述第一通孔布线被接合到所述第一通孔连接区，并且
其中与所述接地布线图案电连接的接地图案被布置在所述第一布线层的所述第一通孔连接区周围，以与所述第一通孔连接区相邻。
5.根据权利要求1所述的半导体器件，
其中所述第一布线层还包括第四布线图案，所述第四布线图案是与所述第一信号、所述第二信号和所述第三信号中的每一者不同的第四信号的传输路径，并且所述第四布线图案被布置为与所述两个接地布线图案中的一个接地布线图案接近，
其中所述多个接合线包括：
第一接合线，被电连接到所述第一布线图案；
第二接合线，被电连接到所述第二布线图案；
第三接合线，被电连接到所述第三布线图案；
第四接合线，被电连接到所述第四布线图案；以及
两个接地接合线，分别被电连接到所述两个接地布线图案，并且
其中所述第一接合线、所述第二接合线、所述第三接合线和所述第四接合线中的每一者被布置为在所述两个接地接合线之间彼此相邻。
6.根据权利要求1所述的半导体器件，
其中所述多个外部端子包括：
第一连接区，被电连接到所述第一布线图案；
第二连接区，被电连接到所述第二布线图案；
第三连接区，被电连接到所述第三布线图案；以及
接地图案，被电连接到所述接地布线图案；
其中所述布线图案组的所述第二部分的所述第一布线图案在平面图中与所述第二布线层的所述接地图案重叠。
7.根据权利要求1所述的半导体器件，
其中在所述布线基板中设置的布线层仅为所述第一布线层和所述第二布线层。
8.根据权利要求1所述的半导体器件，
其中所述第一信号是以1.6Gbps或更高的传输速度被传输的数据信号。
9.一种半导体器件，包括：
半导体芯片；
布线基板，所述布线基板具有第一表面和第二表面，所述半导体芯片被安装在所述第一表面上，并且所述第二表面与所述第一表面相对；以及
多个接合线，每个接合线将所述半导体芯片和所述布线基板电连接，
其中所述布线基板包括：
第一布线层，多个接合焊盘被形成在所述第一布线层中，所述多个接合线分别与所述多个接合焊盘连接；
第二布线层，多个外部端子被形成在所述第二布线层中；以及
绝缘层，被布置在所述第一布线层与所述第二布线层之间；其中所述第一布线层还包括：
第一布线图案，所述第一布线图案是第一信号的传输路径；
第二布线图案，所述第二布线图案是与所述第一信号不同的第二信号的传输路径，并且所述第二布线图案被布置为与所述第一布线图案的一侧接近；
第三布线图案，所述第三布线图案是与所述第一信号和所述第二信号中的每一者不同的第三信号的传输路径，并且所述第三布线图案被布置为与所述第一布线图案的另一侧接近；以及
两个接地布线图案，所述两个接地布线图案是参考电位的传输路径，并且沿着所述第二布线图案和所述第三布线图案中的一者延伸，以在所述两个接地布线图案之间布置所述第一布线图案、所述第二布线图案和所述第三布线图案，
其中所述第二布线层包括：
第一连接区，所述第一连接区是与所述第一布线图案电连接的外部端子；
第二连接区，所述第二连接区是与所述第二布线图案电连接的外部端子；
第三连接区，所述第三连接区是与所述第三布线图案电连接的外部端子；以及
接地图案，所述接地图案与所述接地布线图案电连接；
其中包括所述第一布线图案、所述第二布线图案和所述第三布线图案的布线图案组包括：
第一部分，在所述第一部分中所述第一布线图案的布线宽度、所述第二布线图案的布线宽度和所述第三布线图案的布线宽度彼此相等；以及
第二部分，被形成在所述第一布线图案、所述第二布线图案和所述第三布线图案中的任一者中，并且具有比所述第一部分的所述布线宽度大的布线宽度，以及
其中所述第二部分中的一者与所述第二布线层的所述接地图案重叠。
10.根据权利要求9所述的半导体器件，
其中在所述布线基板中设置的布线层仅为所述第一布线层和所述第二布线层。
11.根据权利要求9所述的半导体器件，
其中所述第一信号、所述第二信号和第三信号中的任一者是以1.6Gbps或更高的传输速度被传输的数据信号。
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