KR20220127892A

KR20220127892A - 반도체 구조

Info

Publication number: KR20220127892A
Application number: KR1020227028003A
Authority: KR
Inventors: 린 왕
Original assignee: 창신 메모리 테크놀로지즈 아이엔씨
Priority date: 2021-01-28
Filing date: 2021-06-30
Publication date: 2022-09-20
Also published as: JP7454683B2; US20220238428A1; EP4064348A4; EP4064348A1; JP2023515311A

Abstract

본 출원에 따른 반도체 구조체는 기판 위에 위치한 패드 구조체; 및 기판과 패드 구조체 사이에 위치하며 패드 구조체와 대향하여 배치되는 커패시터 구조체를 포함하되, 커패시터 구조체는 병렬로 연결되며 이격되어 배치된 적어도 2개의 커패시터 유닛을 포함하고, 각각의 커패시터 유닛은 적어도 하나의 커패시터 소자를 포함한다.

Description

반도체 구조

본 출원은 반도체 기술분야에 관한 것으로서, 특히 반도체 구조에 관한 것이다.

본 출원은 2021년 1월 28일에 출원한, 출원번호가 2021101169290이고, 명칭이 "반도체 구조"인 중국 특허출원의 우선권을 주장하며, 여기서 모든 내용은 참고용으로 원용된다.

커패시터는 에너지 저장 특성을 갖고 있으며, 전원 단자와 접지 단자 사이에 병렬로 연결되어, 회로 작동 중에 전원 단자에서 발생하는 전압 변동을 완만하게 하여 전원 단자의 보다 안정적인 작동 성능을 확보한다. 따라서, 회로 설계에서 전원 단자의 안정성을 높이기 위해 다량의 커패시터 구조를 추가해야 하는 경우가 많다. 전원 단자 외에도, 신호 단자에서 고주파 노이즈를 제거해야 하는 경우, 신호 단자에 커패시터를 추가하여 구현할 수 있다.

종래의 반도체 칩에서는 일반적으로 칩의 잉여 공간에 커패시터 구조를 추가하여 칩의 전원 단자 또는 신호 단자를 안정화시킨다. 그러나, 이러한 경우에 칩 면적은 당연하게 증가되므로 제품 비용이 상승하게 된다.

일부 실시예에 따르면, 본 출원은 반도체 칩을 제공한다.

반도체 구조체는, 기판 위에 위치한 패드 구조체; 및 상기 기판과 상기 패드 구조체 사이에 위치하며 상기 패드 구조체와 대향하여 배치되는 커패시터 구조체를 포함하되, 상기 커패시터 구조체는 병렬로 연결되며 이격되어 배치된 적어도 2개의 커패시터 유닛을 포함하고, 각각의 상기 커패시터 유닛은 적어도 하나의 커패시터 소자를 포함한다.

상술한 반도체 구조체는 패드 구조체가 위치하는 영역의 활용률을 효과적으로 향상시킬 수 있다. 칩의 잉여 공간에 커패시터 구조체를 추가하는 종래의 배치 방식에 비하여, 본 출원은 커패시터 구조체의 배치로 인한 칩 면적의 증가를 효과적으로 방지할 수 있다. 또한, 본 출원에서 큰 사이즈의 패드 구조체 아래에 있는 각 커패시터 유닛의 사이즈는 상대적으로 작다. 제조 공정에서 작은 사이즈의 커패시터 유닛의 각 층의 막은 균일한 성막이 보다 용이하다. 따라서, 본 출원은 관련된 각 층의 막의 성막 품질을 개선함으로써, 커패시터 구조체의 신뢰성을 향상시켜, 보다 안정적인 관련된 전원의 전원 전압을 확보할 수 있다.

이하, 본 출원의 실시예 또는 종래 기술의 기술적 수단을 보다 명확하게 설명하기 위해, 실시예 또는 종래 기술의 설명에서 사용되는 도면에 대해 간략하게 설명한다. 이하에서 설명되는 도면은 단지 본 출원의 일부 실시예일 뿐이고, 당업자는 창조적인 작업없이 이러한 도면에 따라 다른 도면을 얻을 수 있다.
도1은 일 실시예에 따른 반도체 구조체의 개략적인 단면도이다.
도2는 일 실시예에 따른 반도체 구조체의 개략적인 평면도이다.
도3은 일 실시예에 따른 반도체 구조체의 부분적인 구조를 개략적으로 제시하는 도면이다.
도4는 일 실시예에 따른 도전층과 커패시터 소자의 전기적 연결을 개략적으로 제시하는 도면이다.
도5는 도3의 도전층을 개략적으로 제시하는 도면이다.
도6은 도3의 제1 금속층과 제1 도전부 및 제3 도전부를 개략적으로 제시하는 도면이다.
도7은 트랜지스터 타입의 커패시터를 개략적으로 제시하는 도면이다.
도8은 도3의 커패시터의 구조체를 개략적으로 제시하는 도면이다.

본 출원에 대한 이해를 돕기 위하여, 이하에서 첨부된 도면을 참조하여 본 출원에 대하여 보다 전면적으로 설명한다. 도면에는 본 출원의 바람직한 실시예가 도시되어 있다. 그러나 본 출원은 본 명세서에 기재된 실시예에 한정되지 않고, 여러 가지 다른 형식으로 구현될 수 있다. 이러한 실시예는 본 출원의 개시 내용을 보다 철저하고 전면적으로 이해하기 위해 제공된다.

본 명세서에서 사용된 모든 기술 및 과학 용어는 달리 정의되지 않는 한 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어는 실시예를 구체적으로 설명하기 위한 것이며, 본 출원의 범위를 제한하는 것으로 해석되지 않는다.

요소 또는 층이 다른 요소 또는 층 상에 “있다”거나, 다른 요소 또는 층에 “인접”, “연결” 또는 “접속"되는 것으로 지칭되는 경우, 그 요소 또는 층은 다른 요소 또는 층 상에 직접 존재하거나, 다른 요소 또는 층에 직접 인접, 연결 또는 접속될 수 있고, 또는 중간에 또 다른 요소 또는 층이 존재할 수 있음을 이해할 것이다. 반대로, 요소 또는 층이 다른 요소 또는 층 상에 “직접 있다”거나, 다른 요소 또는 층에 “직접 인접”, “직접 연결” 또는 “직접 접속"되는 것으로 지칭되는 경우에는, 중간에 요소 또는 층이 존재하지 않는다. 제1, 제2, 제3 등의 용어는 다양한 소자, 부품, 영역, 층, 도핑 유형 및/또는 부분을 설명하기 위해 사용될 수 있지만, 이러한 소자, 부품, 영역, 층, 도핑 유형 및/또는 부분은 상기 용어에 의해 한정되는 것은 아니다. 이러한 용어는 단지 소자, 부품, 영역, 층, 도핑 유형 또는 부분과 다른 소자, 부품, 영역, 층, 도핑 유형 또는 부분을 구분하기 위한 것이다. 따라서, 본 발명의 교시를 벗어나지 않는 범위에서, 이하 언급되는 제1 소자, 부품, 영역, 층, 도핑 유형 또는 부분은 제2 소자, 부품, 영역, 층, 도핑 유형 또는 부분을 의미할 수 있다. 예를 들어, 제1 도전부는 제2 도전부로 표시될 수 있고, 마찬가지로 제2 도전부는 제1 도전부로 표시될 수 있다.

본 명세서에서 "아래", "하면", "하", "밑", "위", "상면" 등과 같은 공간 관계를 나타내는 용어는 도면에 도시된 요소 또는 구성과 다른 요소 또는 구성 간의 관계를 용이하게 설명하기 위한 것이다. 도면에 도시된 방향 외에, 공간 관계를 나타내는 용어는 사용 및 작동 중인 소자의 상이한 방향을 더 포함한다는 것을 이해할 것이다. 예를 들어, 도면의 소자가 반전된 경우, 다른 요소 "하면", "아래" 또는 "밑"에 있는 요소 또는 구성은 다른 요소 또는 구성 "위"에 있는 것으로 설명될 것이다. 따라서, 예시적인 용어인 "하면" 및 "아래"는 상하 두 방향을 포함할 수 있다. 또한, 소자는 다른 방향(예: 90도 회전 또는 기타 방향)을 포함할 수도 있으며, 여기서 사용된 공간 관계를 나타내는 용어는 이에 따라 해석될 것이다.

본 명세서에서 사용되는 단수형 단어는 문맥상 명백하게 달리 언급하지 않는 한, 복수형을 포함한다. 또한, 본 명세서에서 사용되는 용어 "구성" 및/또는 “포함”은 기술된 특징, 정수, 단계, 동작, 요소 및/또는 부품의 존재를 나타내며, 하나 이상의 기타 특징, 정수, 단계, 동작, 요소, 부품 및/또는 그 조합의 존재나 추가를 배제하지 않는다. 본 명세서에서 사용되는 용어 "및/또는"은 나열된 관련 항목에 대한 임의 및 모든 조합을 포함한다.

도1 및 도2를 참조하면, 일 실시예에서, 기판(100), 패드 구조체(200) 및 커패시터 구조체(300)를 포함하는 반도체 구조체가 제공된다. 구체적으로, 반도체 구조체는 반도체 칩 상의 상부 구조체일 수 있다.

기판(100)은 실리콘 기판일 수 있으나, 이에 한정되는 것은 아니다.

패드 구조체(200)는 기판(100) 위에 위치하며, 전원 패드 또는 신호 패드 또는 접지 패드 등일 수 있다. 즉, 패드 구조체(200)의 구체적인 타입은 제한되지 않는다.

구체적으로, 패드 구조체(200)가 전원 패드인 경우, 인출선을 이용하여 패키지 기판에 전기적으로 연결됨으로써 대응하는 전원 전압(예를 들어, VDDQ, VPP, VDD 등)을 획득할 수 있다. 패드 구조체(200)가 신호 패드인 경우, 인출선을 이용하여 패키지 기판에 전기적으로 연결됨으로써 대응하는 제어 신호(예를 들어, 칩 선택 신호(CS), 리셋 신호(RESET) 등)를 획득할 수 있다. 패드 구조체(200)가 접지 패드인 경우, 인출선을 이용하여 패키지 기판에 전기적으로 연결됨으로써 병렬 연결로 접지될 수 있다.

커패시터 구조체(300)는 칩 회로의 전원 단자와 접지 단자 사이에 병렬로 연결되어, 회로 작동 중에 전원 단자에서 발생하는 전압 변동을 완만하게 함으로써, 전원의 고주파 노이즈를 제거하여 전원의 보다 안정적인 작동 성능을 확보한다.

구체적으로, 커패시터 구조체(300)는 기판(100)과 패드 구조체(200) 사이에 위치하며, 패드 구조체(200)에 대향하여 배치된다. 따라서, 커패시터 구조체(300)는 패드 구조체(200) 아래에 위치한다.

따라서, 본 실시예에서는 패드 구조체(200)가 위치하는 영역의 활용률을 효과적으로 향상시킬 수 있다. 칩의 잉여 공간에 커패시터 구조체를 추가하는 종래의 배치 방식에 비하여, 본 실시예는 커패시터 구조체의 배치로 인한 칩 면적의 증가를 효과적으로 방지할 수 있다.

도3을 함께 참조하면, 본 실시예에서 커패시터 구조체(300)는 병렬로 연결되며 이격되어 배치된 적어도 2개의 커패시터 유닛(310)을 포함한다. 각각의 커패시터 유닛은 하나의 커패시터 소자(311)를 포함할 수 있거나, 또는 복수의 커패시터 소자(311)를 포함할 수 있다.

따라서, 큰 사이즈의 패드 구조체(200) 아래에 있는 각 커패시터 유닛(310)의 사이즈는 상대적으로 작다. 제조 공정에서 작은 사이즈의 커패시터 유닛의 각 층의 막은 균일한 성막이 보다 용이하다. 따라서, 본 출원은 관련된 각 층의 막의 성막 품질을 개선함으로써, 커패시터 구조체의 신뢰성을 향상시켜, 보다 안정적인 관련된 전원의 전원 전압을 확보할 수 있다.

여기서, "관련된 전원"은 커패시터 구조체(300)가 연결되는 전원 단자를 의미한다.

일 실시예에서, 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영은, 기판(100) 상에 형성된 패드 구조체(200)의 직교투영의 내부에 위치한다.

이때, 커패시터 구조체(300) 전체가 패드 구조체(200) 아래에 위치하므로, 패드 구조체(200)가 위치하는 영역의 활용률을 보다 효과적으로 향상시킬 수 있어, 칩 면적은 커패시터 구조체(300)의 배치에 따른 영향을 전혀 받지 않아 칩 소형화에 유리하다.

물론, 본 출원이 이에 한정되는 것은 아니며, 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영은 부분적으로, 기판(100) 상에 형성된 패드 구조체(200)의 직교투영의 외부에 위치할 수 있다. 또는, 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영은, 기판(100) 상에 형성된 패드 구조체(200)의 직교투영과 일치할 수 있다.

일 실시예에서, 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영의 중심은, 기판(100) 상에 형성된 패드 구조체(200)의 직교투영의 중심과 일치한다.

이때, 커패시터 구조체(300)는 패드 구조체(200)에 정면으로 대향하여 배치되므로, 커패시터 구조체(300)는 각 부위의 성능이 보다 균일하게 된다.

다만, 본 출원에서 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영의 중심은 기판(100) 상에 형성된 패드 구조체(200)의 직교투영의 중심과 일치하지 않을 수도 있으며, 본 출원은 이에 제한되지 않는다.

일 실시예에서, 도4를 참조하면, 커패시터 유닛(310)의 커패시터 소자(311)는 제1 전극판(3111) 및 제2 전극판(3112)을 포함한다. 제1 전극판(3111)과 제2 전극판(3112)은 대향하여 배치되어, 전하 저장을 수행한다.

도1을 함께 참조하면, 반도체 구조체는 도전층(400)을 더 포함한다. 도전층(400)은 제1 도전부(410) 및 제2 도전부(420)를 포함한다. 제1 도전부(410)와 제2 도전부(420)는 서로 절연되어 있다.

제1 도전부(410)는 각 커패시터 소자(311)의 제1 전극판(3111)과 전기적으로 연결된다. 즉, 각 커패시터 유닛(310)의 각 커패시터 소자(311)의 제1 전극판(3111)은 모두 제1 도전부(410)에 전기적으로 연결된다. 따라서, 제1 도전부(410)를 배치함으로써, 각 커패시터 유닛(310) 내의 각 커패시터 소자(311)의 제1 전극판(3111)은 모두 동일한 회로 노드에 전기적으로 연결될 수 있다.

마찬가지로, 제2 도전부(420)는 각 커패시터 소자(311)의 제2 전극판(3112)과 전기적으로 연결된다. 즉, 각 커패시터 유닛(310)의 각 커패시터 소자(311)의 제2 전극판(3112)은 모두 제2 도전부(420)에 전기적으로 연결된다. 따라서, 제2 도전부(420)를 배치함으로써, 각 커패시터 유닛(310) 내의 각 커패시터 소자(311)의 제2 전극판(3112)은 모두 동일한 회로 노드에 전기적으로 연결될 수 있다.

따라서, 도전층(400)을 배치함으로써, 각 커패시터 유닛(310) 내의 각 커패시터 소자(311)를 간편하고 효과적으로 병렬로 연결하여 커패시터 구조체(310)를 형성할 수 있다.

제1 도전부(410) 및 제2 도전부(420) 중 어느 하나는 또한 전원 단자에 전기적으로 연결되고, 다른 하나는 또한 접지 단자에 전기적으로 연결된다. 즉, 제1 도전부(410)는 칩 회로의 전원 단자에도 전기적으로 연결되고, 제2 도전부(420)는 칩 회로의 접지 단자에도 전기적으로 연결된다. 또는, 제2 도전부(420)는 칩 회로의 전원 단자에도 전기적으로 연결되고, 제1 도전부(410)는 칩 회로의 접지 단자에도 전기적으로 연결된다.

이때, 각 커패시터 소자(311)를 병렬로 연결하여 형성되는 커패시터 구조체(310)를 간편하고 효과적으로 칩 회로에 도입할 수 있다.

구체적으로, 커패시터 소자(311)는 트랜지스터 타입의 커패시터일 수 있으며, 도4 및 도7을 참조하면, 트랜지스터 타입의 커패시터는 게이트가 커패시터 소자의 제1 전극판(3111)을 구성하고, 소스, 드레인 및 기판(100)의 대응 부분이 커패시터 소자(311)의 제2 전극판(3112)을 구성한다.

이때, 각 커패시터 소자(311)의 제1 전극판(3111)(즉, 트랜지스터 타입의 커패시터의 게이트)은 제1 커패시터 관통홀(410a)을 통해 제1 도전부(410)에 전기적으로 연결될 수 있다. 각 커패시터 소자(311)의 제2 전극판(3112)(즉, 트랜지스터 타입의 커패시터의 소스, 드레인 및 기판(100)의 대응 부분)은 제2 커패시터 관통홀(420a)을 통해 제2 도전부(420)에 전기적으로 연결될 수 있다.

또한, 이 경우에 제1 도전부(410)는 칩 회로의 전원 단자에도 전기적으로 연결되고, 제2 도전부(420)는 칩 회로의 접지 단자에도 전기적으로 연결될 수 있다.

커패시터 소자(311)가 트랜지스터 타입의 커패시터인 경우, 또한 트랜지스터 타입의 커패시터는 게이트가 커패시터 소자의 제2 전극판(3112)을 구성하고, 소스, 드레인 및 기판(100)의 대응 부분이 커패시터 소자(311)의 제1 전극판(3111)을 구성하는 것일 수 있다. 본 출원은 이에 제한되지 않는다.

또는, 커패시터 소자(311)는 다른 타입의 커패시터(예를 들어, 대향하여 배치된 2개의 금속판에 의해 형성된 평행판 커패시터)일 수 있으며, 본 출원은 이에 제한되지 않는다.

일 실시예에서, 도5 및 도3을 참조하면, 도전층(400)의 제2 도전부(420)는 커패시터 구조체(300)의 각 커패시터 소자(311)에 걸쳐서 일체형 구조로 형성됨으로써, 커패시터 구조체(300)의 각 커패시터 소자(311)의 제2 전극판(3112)이 모두 연결용 관통홀을 통해 제2 도전부(420)에 전기적으로 연결될 수 있도록 한다.

제1 도전부(410)는 분할형 구조로 형성되며, 전기적으로 연결된 복수의 서브 도전부(411)를 포함한다. 서브 도전부(411)는 커패시터 구조체(300)의 인접한 커패시터 소자(311)에 걸쳐서 형성됨으로써, 인접한 커패시터 소자(311)의 제1 전극판(3111)이 연결용 관통홀을 통해 동일한 서브 도전부(411)에 전기적으로 연결될 수 있도록 한다. 이와 동시에, 제1 도전부(410)의 각 서브 도전부(411)는 서로 전기적으로 연결된다. 따라서, 커패시터 구조체(300)의 각 커패시터 소자(311)의 제1 전극판(3111)은 서로 전기적으로 연결될 수 있다.

또한, 본 실시예에서, 기판(100) 상에 형성된 제1 도전부(410)의 각 서브 도전부(411)의 직교투영은, 기판(100) 상에 형성된 제2 도전부(420)의 직교투영과 이격되어 배치된다. 즉, 기판(100) 상에 형성된 제1 도전부(410)의 직교투영과 제2 도전부(420)의 직교투영은 이격되어 배치된다.

이 경우, 본 실시예의 제1 도전부(410)와 제2 도전부(420)는 성막 공정에서 동시에 형성될 수 있어, 공정을 효과적으로 간소화하고 생산 효율을 향상시킬 수 있다.

구체적으로, 상기 공정에서, 먼저 도전성 물질층을 한층 형성한 후, 도전성 물질층을 패터닝하여 제2 도전부(420) 및 복수의 서브 도전부(411)를 형성할 수 있다.

물론, 본 실시예의 제1 도전부(410) 및 제2 도전부(420)는 다른 성막 공정에서 단계별로 형성될 수 있다. 이때, 기판(100) 상에 형성된 제1 도전부(410)의 각 서브 도전부(411)의 직교투영은, 기판(100) 상에 형성된 제2 도전부(420)의 직교투영과 이격되어 배치된다.

본 실시예에서, 기판(100) 상에 형성된 제1 도전부(410)의 직교투영은 제2 도전부(420)의 직교투영과 이격되어 배치된다 점에 유의하여야 한다. 그러나, 본 출원은 이에 제한되지 않는다.

예를 들어, 일부 실시예에서, 제1 도전부(410)와 제2 도전부(420)는 단계적으로 형성될 수 있다. 이 경우, 제1 도전부(410)와 제2 도전부(420)는 모두 일체형 구조로 마련될 수 있다. 이때, 기판(100) 상에 형성된 제1 도전부(410)의 직교투영은, 기판(100) 상에 형성된 제2 도전부(420)의 직교투영과 중첩되거나 부분적으로 중첩될 수 있다.

또 예를 들어, 일부 실시예에서, 제1 도전부(410)와 제2 도전부(420)는 단계적으로 형성될 수 있다. 이때, 기판(100) 상에 형성된 분할형 구조의 제1 도전부(410)의 직교투영은, 기판(100) 상에 형성된 일체형 구조의 제2 도전부(420)의 직교투영과 서로 연결될 수 있다.

또한, 본 실시예에서, 도전층(400)에서 분할형 구조의 제1 도전부(410)는 전원 단자에 전기적으로 연결되고, 일체형 구조의 제2 도전부(420)는 접지 단자에 전기적으로 연결된다. 또한, 반도체 칩 상에 복수의 본 실시예에 따른 반도체 구조체가 배치되는 경우, 복수의 반도체 구조체의 도전층(400)의 제2 도전부(420)는 하나로 연결된 일체형 구조로 형성될 수 있다.

물론, 반도체 칩 상에 복수의 본 실시예에 따른 반도체 구조체가 배치되는 경우, 복수의 반도체 구조체의 도전층(400)의 제2 도전부(420)는 개별적으로 마련될 수 있으며, 각각의 반도체 구조체 내의 제2 도전부(420)는 일체형 구조로 형성된다.

또한, 본 실시예에서, 분할형 구조의 제1 도전부(410)가 접지 단자에 전기적으로 연결되고, 일체형 구조의 제2 도전부(420)가 전원 단자에 전기적으로 연결될 수 있다. 이때, 각 반도체 칩 상에 복수의 본 실시예에 따른 반도체 구조체가 배치되는 경우, 복수의 반도체 구조체의 도전층(400)은 서로 독립적으로 배치될 수 있다.

일 실시예에서, 계속해서 도3을 참조하면, 전술한 실시예에 기초하여, 각각의 커패시터 유닛(310)은 병렬로 배치된 적어도 2개의 커패시터 소자(311)를 포함한다. 커패시터 구조체(300)의 각 커패시터 소자(311)는 M행-N열의 어레이로 배열되며, 여기서 M 및 N은 모두 2 이상의 정수이다.

커패시터 소자(311)를 어레이로 배열함으로써, 제1 도전부(410)의 각 서브 도전부(411) 및 제2 도전부(420)의 레이아웃 설계를 용이하게 할 수 있다.

본 실시예에서는 도3 및 도5를 함께 참조하면, 서브 도전부(411)는 제1 서브 섹션(4111)을 포함한다. 동일한 제1 서브 섹션(4111)은 둘씩 인접하며 중심 대칭으로 분포된 4개의 커패시터 소자(311)에 걸쳐서 형성된다. 이때, 동일한 제1 서브 섹션(4111)은 4개의 커패시터 소자(311)에 동시에 전기적으로 연결되어, 4개의 커패시터 소자(311)에 전원 단자 신호를 제공함으로써 다중기능성을 구현할 수 있다. 예시적으로, 제1 서브 섹션(4111)은 "工"자형으로 형성될 수 있다.

이때, 각 커패시터 소자(311)가 전기 신호를 안정적으로 획득할 수 있도록, 각각의 커패시터 소자(311)의 네 모서리는 모두 서브 도전부(411)에 전기적으로 연결될 수 있다.

제1 서브 섹션(4111)에 더하여, 서브 도전부(411)는 인접한 2개의 커패시터 소자(311)에만 걸쳐서 형성된 제2 서브 섹션(4112)을 더 포함할 수 있다. 제2 서브 섹션(4112)은 커패시터 구조체(300)의 가장자리에 위치하는 2개의 인접한 커패시터 소자(311)에 걸쳐서 형성될 수 있고, 제1 서브 섹션(4111)은 제2 서브 섹션(4112)에 의해 형성된 환형 영역의 내부에 위치할 수 있다.

한편, 도전층(400)은 제3 도전부(430)를 더 포함할 수 있고, 제3 도전부(430)는 모서리에 위치한 커패시터 구조체(311)의 위에 배치되어 모서리에 위치한 커패시터 구조체(311)에 전기적으로 연결될 수 있다.

일 실시예에서, 도3 및 도6을 참조하면, 패드 구조체(200)는 제1 금속층(210)을 포함한다. 제1 금속층(210)의 일단은 전원 단자에 전기적으로 연결된다. 또한, 제1 금속층(210)의 타단은 제1 관통홀(210a)을 통해 각 서브 도전부(411)에 전기적으로 연결된다.

제1 금속층(210)을 배치함으로써, 각 서브 도전부(411) 간의 전기적 연결, 및 전원 단자와의 전기적 연결을 간편하고 효과적으로 구현할 수 있다. 이때, 분할형 구조의 제1 도전부(410)는 전원 단자에 전기적으로 연결되고, 일체형 구조의 제2 도전부(420)는 접지 단자에 전기적으로 연결된다.

일 실시예에서, 도3 및 도6을 참조하면, 패드 구조체(200)는 제1 금속층(210)을 포함한다. 제1 금속층(210)의 일단은 접지 단자에 전기적으로 연결된다. 또한, 제1 금속층(210)의 타단은 제1 관통홀(210a)을 통해 각 서브 도전부(411)에 전기적으로 연결된다.

제1 금속층(210)을 배치함으로써, 각 서브 도전부(411) 간의 전기적 연결, 및 접지 단자와의 전기적 연결을 간편하고 효과적으로 구현할 수 있다. 이때, 분할형 구조의 제1 도전부(410)는 접지 단자에 전기적으로 연결되고, 일체형 구조의 제2 도전부(420)는 전원 단자에 전기적으로 연결된다.

일 실시예에서, 도1을 참조하면, 패드 구조체(200)는 제2 금속층(220), 제3 금속층(230) 및 제4 금속층(240)을 더 포함한다. 제3 금속층(230)은 제3 관통홀(230a)을 통해 제2 금속층(220)과 연결되고, 제4 금속층(240)은 제4 관통홀(240a)을 통해 제3 금속층(230)과 연결된다.

다층의 금속층을 배치함으로써, 패드 구조체(200)의 기계적 강도를 효과적으로 향상시킬 수 있으며, 따라서, 패드 구조체(200)는 배선 공정에 의해 패키지 기판에 전기적으로 연결될 때, 손상을 방지할 수 있다.

또한, 기판(100) 상에 형성된 제2 금속층(220)의 직교투영의 형상은 환형으로 설정될 수 있고, 기판(100) 상에 형성된 제2 금속층(220)의 직교투영은 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영을 둘러싸는 것으로 설정될 수 있다.

이때, 환형의 제2 금속층(220)은 패드 구조체(200)의 기계적 강도를 확보할 수 있는 한편, 배선 공정 중에 압력을 감수하여, 둘러싸고 있는 커패시터 구조체(300)가 배선 공정에서 받는 손상을 효과적으로 방지할 수 있다.

또한, 제2 금속층(230)의 역할이 더욱 향상되도록, 기판(100) 상에 형성된 제3 금속층(230)의 직교투영은 기판(100) 상에 형성된 제2 금속층(220)의 직교투영과 중첩되도록 설정될 수 있다.

일 실시예에서, 패드 구조체(200)는 전원 패드일 수 있다. 이때, 전술한 바와 같이, 패드 구조체(200)(구체적으로, 제4 금속층(240))는 인출선을 이용하여 패키지 기판에 전기적으로 연결됨으로써 대응하는 전원 전압(예를 들어, VDDQ, VPP, VDD 등)을 획득할 수 있다.

따라서, 패드 구조체(200)는 칩 회로에 전원 전압을 입력하도록 구성되므로, 칩 회로의 일 전원 단자로서 작용할 수 있다. 패드 구조체(200)의 제4 금속층(240)은 패키지 기판 상의 대응하는 전원 신호를 수신하며, 순차적으로 제3 금속층(230) 및 제2 금속층(220)을 통해 칩 회로에 전원 신호를 입력한다.

또한, 본 실시예에서 제2 금속층(220)은 제2 관통홀을 통해 제1 금속층(210)에 전기적으로 연결됨으로써, 각 서브 도전부(411)와 전기적으로 연결된다. 각 서브 도전부(411)는 커패시터 구조체(300)의 각 커패시터 소자(311)에 전기적으로 연결된다.

따라서, 커패시터 구조체(300)의 일단은 그 위의 패드 구조체(200)에 전기적으로 연결되어 패드 구조체(200)로부터 입력되는 전원 전압을 안정화시킬 수 있다.

일 실시예에서, 패드 구조체(200)는 접지 패드일 수 있다. 이때, 전술한 바와 같이, 패드 구조체(200)(구체적으로, 제4 금속층(240))는 인출선을 이용하여 패키지 기판에 전기적으로 연결됨으로써 접지될 수 있다.

따라서, 패드 구조체(200)는 칩 회로의 일 접지 단자로서 작용할 수 있다. 패드 구조체(200)의 제2 금속층(220), 제3 금속층(230) 및 제4 금속층(240)은 차례로 전기적으로 연결되며, 제4 금속층(240)을 통해 패키지 기판에 전기적으로 연결되어 접지된다.

따라서, 커패시터 구조체(300)의 일단은 효과적으로 접지되어 전원 단자로부터 입력되는 전원 전압을 안정화시킬 수 있다.

물론, 다른 실시예에서, 패드 구조체(200)는 전원 패드 및/또는 접지 패드가 아닐 수 있다. 이때, 전원 단자 및/또는 접지 단자는 패드 구조체(200) 외의 외부 회로에 위치할 수 있다.

또는, 패드 구조체(200)가 전원 패드인 경우에도, 전원 단자는 패드 구조체(200) 외의 외부 회로에 위치할 수 있다. 패드 구조체(200)가 접지 패드인 경우에도, 접지 단자는 패드 구조체(200) 외의 외부 회로에 위치할 수 있으며, 본 출원은 이에 제한되지 않는다.

여기서, 패드 구조체(200) 외의 외부 회로는 패드 구조체(200)와 전기적 연결 관계가 없는 칩 회로 내의 회로를 의미한다.

일 실시예에서, 커패시터 소자(311)는 트랜지스터 타입의 커패시터를 포함한다. 도7을 참조하면, 트랜지스터 타입의 커패시터는 게이트가 커패시터 소자의 제1 전극판(3111)을 구성하고, 소스, 드레인 및 기판(100)의 대응 부분이 커패시터 소자의 제2 전극판(3112)을 구성한다. 분할형 구조의 제1 도전부(410)는 전원 단자에 전기적으로 연결되고, 일체형 구조의 제2 도전부(420)는 접지 단자에 전기적으로 연결된다.

도1, 도2 및 도3을 참조하면, 반도체 구조체는 보호링(500)을 더 포함한다. 보호링(500)은 일단이 기판(100)과 연결되고, 타단이 제2 도전부(420)와 연결되어, 제2 도전부를 통해 접지될 수 있다.

또한, 기판(100) 상에 형성된 보호링(500)의 직교투영은, 기판(100) 상에 형성된 커패시터 구조체(300)의 직교투영을 둘러싼다. 도3은 반도체 구조체의 부분적인 구조를 개략적으로 제시하는 도면이므로, 도3에서는 우측 부분에만 보호링(500)이 도시되어 있음을 이해할 것이다.

따라서, 본 실시예에서 보호링(50)은 트랜지스터 타입의 커패시터의 래치업(latch-up) 현상를 효과적으로 방지할 수 있다.

또한, 보호링(500)을 배치함으로써, 각 트랜지스터 타입의 커패시터에서 제2 전극판(3112)을 구성하는 기판 부분이 보호링(500)을 통해 일괄적으로 제2 도전부(420)에 전기적으로 연결될 수 있다.

일 실시예에서, 도3 및 도8을 참조하면, 커패시터 유닛(310)은 트랜지스터 타입의 커패시터를 적어도 2개 포함한다. 동일한 커패시터 유닛(310)에서, 인접한 2개의 트랜지스터 타입의 커패시터는 소스(20) 또는 드레인(30)을 공유한다. 이때 일정한 면적으로 상대적으로 더 큰 전기용량값을 획득할 수 있다.

물론, 인접한 2개의 트랜지스터 타입의 커패시터는 소스 또는 드레인을 공유하지 않을 수 있으며, 본 출원은 이에 제한되지 않는다.

본 명세서에서, "일부 실시예", "다른 실시예", "일 실시예" 등과 같은 용어를 사용하는 것은, 그 실시예 또는 예시에 기재된 구체적인 구성, 구조, 물질 또는 특징이 본 발명의 적어도 하나의 실시예 또는 예시에 포함된다는 것을 의미한다. 본 명세서에서 상기 용어에 대한 예시적인 기재는 반드시 동일한 실시예 또는 예시를 지칭하는 것은 아니다.

이상에서 설명된 실시예의 기술적 구성들은 임의로 조합될 수 있고, 설명의 간략화를 위해, 상기 실시예에서 기술적 구성들의 모든 가능한 조합은 서술되지 않았지만, 이들의 기술적 구성의 조합 간에 모순이 없는 한, 본 명세서의 기재 범위에 속하는 것으로 간주되어야 한다.

전술한 실시예는 단지 본 출원의 특정 실시예를 나타내며, 그에 대한 설명은 구체적이고 상세하지만, 본 출원의 범위를 제한하는 것으로 의도되지 않는다. 당업자는 본 발명의 사상을 벗어나지 않는 범위에서 다양한 변형 및 수정을 행할 수 있으며, 이들은 모두 본 발명의 청구범위에 속한다. 따라서, 본 출원의 범위는 첨부된 특허청구의 범위에 의해 결정된다.

Claims

기판 위에 위치한 패드 구조체; 및
상기 기판과 상기 패드 구조체 사이에 위치하며 상기 패드 구조체와 대향하여 배치되는 커패시터 구조체를 포함하되,
상기 커패시터 구조체는 병렬로 연결되며 이격되어 배치된 적어도 2개의 커패시터 유닛을 포함하고, 각각의 상기 커패시터 유닛은 적어도 하나의 커패시터 소자를 포함하는 것인, 반도체 구조체.
제1항에 있어서,
상기 기판 상에 형성된 상기 커패시터 구조체의 직교투영은, 상기 기판 상에 형성된 상기 패드 구조체의 직교투영의 내부에 위치하는 것인, 반도체 구조체.
제1항 또는 제2항에 있어서,
상기 기판 상에 형성된 상기 커패시터 구조체의 직교투영의 중심은, 상기 기판 상에 형성된 상기 패드 구조체의 직교투영의 중심과 일치하는 것인, 반도체 구조체.
제1항에 있어서,
상기 커패시터 소자는 대향하여 배치된 제1 전극판 및 제2 전극판을 포함하고,
상기 반도체 구조체는 도전층을 더 포함하고, 상기 도전층은 서로 절연된 제1 도전부 및 제2 도전부를 포함하고,
상기 제1 도전부는 각 상기 커패시터 소자의 상기 제1 전극판에 전기적으로 연결되고, 상기 제2 도전부는 각 상기 커패시터 소자의 상기 제2 전극판에 전기적으로 연결되며,
상기 제1 도전부 및 상기 제2 도전부 중에서 하나는 또한 전원 단자에 전기적으로 연결되고, 다른 하나는 또한 접지 단자에 전기적으로 연결되는 것인, 반도체 구조체.
제4항에 있어서,
상기 제2 도전부는 상기 커패시터 구조체의 각 커패시터 소자에 걸쳐서 일체형 구조로 형성되고,
상기 제1 도전부는 분할형 구조로 형성되며, 전기적으로 연결된 복수의 서브 도전부를 포함하고, 상기 서브 도전부는 상기 커패시터 구조체의 인접한 상기 커패시터 소자에 걸쳐서 형성되며,
상기 기판 상에 형성된 각 상기 서브 도전부의 직교투영은, 상기 기판 상에 형성된 상기 제2 도전부의 직교투영과 이격되어 배치되는 것인, 반도체 구조체.
제5항에 있어서,
각각의 상기 커패시터 유닛은 병렬로 배치된 적어도 2개의 커패시터 소자를 포함하고,
상기 커패시터 구조체의 각 상기 커패시터 소자는 M행-N열의 어레이로 배열되며, 상기 M 및 상기 N은 모두 2 이상의 정수이고,
상기 서브 도전부는 제1 서브 섹션을 포함하며, 동일한 상기 제1 서브 섹션은 둘씩 인접하며 중심 대칭으로 분포된 4개의 커패시터 소자에 걸쳐서 형성되는 것인, 반도체 구조체.
제5항에 있어서,
상기 패드 구조체는 제1 금속층을 포함하고,
상기 제1 금속층은 일단이 상기 전원 단자 또는 상기 접지 단자에 전기적으로 연결되고, 타단이 제1 관통홀을 통해 각 상기 서브 도전부에 전기적으로 연결되는 것인, 반도체 구조체.
제7항에 있어서,
상기 패드 구조체는 제2 금속층, 제3 금속층 및 제4 금속층을 더 포함하고,
상기 제3 금속층은 제3 관통홀을 통해 상기 제2 금속층에 연결되며, 상기 제4 금속층은 제4 관통홀을 통해 상기 제3 금속층에 연결되는 것인, 반도체 구조체.
제8항에 있어서,
상기 기판 상에 형성된 상기 제2 금속층의 직교투영의 형상은 환형으로 구성되며,
상기 기판 상에 형성된 상기 제2 금속층의 직교투영은 상기 기판 상에 형성된 상기 커패시터 구조체의 직교투영을 둘러싸는 것인, 반도체 구조체.
제9항에 있어서,
상기 기판 상에 형성된 상기 제3 금속층의 직교투영은, 상기 기판 상에 형성된 상기 제2 금속층의 직교투영과 중첩되는 것인, 반도체 구조체.
제8항 내지 제10항 중 어느 한 항에 있어서,
상기 패드 구조체는 전원 패드 또는 접지 패드이며, 상기 제2 금속층은 상기 제2 관통홀을 통해 상기 제1 금속층에 전기적으로 연결되는 것인, 반도체 구조체.
제4항 내지 제10항 중 어느 한 항에 있어서,
상기 전원 단자 및/또는 상기 접지 단자는 상기 패드 구조체 외의 외부 회로에 위치하는 것인, 반도체 구조체.
제5항에 있어서,
상기 커패시터 소자는 트랜지스터 타입의 커패시터를 포함하고,
상기 트랜지스터 타입의 커패시터의 게이트는 상기 커패시터 소자의 제1 전극판을 구성하고,
상기 트랜지스터 타입의 커패시터의 소스, 드레인 및 상기 기판은 상기 커패시터 소자의 제2 전극판을 구성하는 것인, 반도체 구조체.
제13항에 있어서,
상기 제1 도전부는 상기 전원 단자에 전기적으로 연결되고, 상기 제2 도전부는 상기 접지 단자에 전기적으로 연결되며,
상기 반도체 구조체는 보호링을 더 포함하고, 상기 보호링의 양단은 상기 기판 및 상기 제2 도전부에 각각 연결되며, 상기 기판 상에 형성된 상기 보호링의 직교투영은 상기 기판 상에 형성된 상기 커패시터 구조체의 직교투영을 둘러싸는 것인, 반도체 구조체.
제13항에 있어서,
상기 커패시터 유닛은 적어도 2개의 상기 트랜지스터 타입의 커패시터를 포함하고,
동일한 상기 커패시터 유닛에서, 인접한 2개의 상기 트랜지스터 타입의 커패시터는 상기 소스 또는 상기 드레인을 공유하는 것인, 반도체 구조체.