KR20140080293A - 반도체장치 제조 방법 - Google Patents

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Abstract

본 기술은 캐패시터의 수직 프로파일을 확보할 수 있고, 하부패턴과의 오버레이 조절이 가능한 키박스영역을 형성할 수 있는 반도체 장치 제조 방법을 제공하며, 제1영역 및 제2영역이 구비되고, 소정 공정이 완료된 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계; 상기 제2영역의 몰드막 및 지지막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계를 포함하고, 상기 몰드막은 상기 제1영역 및 제2영역에서 각각 투명도가 다른 막이 형성되는 것을 특징으로 하여, 키박스 영역과 셀영역에서 각각 투명도가 다른 몰드막을 형성하여 키박스 영역에서는 하부패턴과의 오버레이 조절이 가능하고, 셀영역에서는 캐패시터의 수직프로파일을 확보할 수 있는 효과가 있다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 복수의 지지막을 갖는 캐패시터 제조 방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법 및 하부 전극의 유효 면적을 증가시키는 방법 등이 있다.
이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
한편, 하부 전극 형성시 종횡비가 높아질수록 수직프로파일 확보가 어렵고, 후속 공정에서 딥 아웃(Dip Out) 공정 시 하부 전극의 구부러짐(Bending) 현상과 기울어짐(Leaning) 현상이 발생하는 문제점이 있다.
하부전극의 수직프로파일 확보를 위해 제공되는 몰드막을 실리콘막으로 형성하는 기술이 연구되고 있다. 고파워를 요구하지 않는 실리콘막이 산화막보다 수직프로파일 확보가 용이하다.
그러나, 종래 기술은 셀영역 뿐만 아니라, 키박스영역까지 동시에 실리콘막을 형성하여 불투명막인 실리콘막에 의해 하부패턴과의 오버레이 조절이 불가능한 문제점이 있다.
본 실시예는 캐패시터의 수직 프로파일을 확보할 수 있는 반도체 장치 제조 방법을 제공한다.
본 실시예는 하부패턴과의 오버레이 조절이 가능한 키박스영역을 형성할 수 있는 반도체 장치 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 제1영역 및 제2영역이 구비되고, 소정 공정이 완료된 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계; 상기 제2영역의 몰드막 및 지지막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계를 포함하고, 상기 몰드막은 상기 제1영역 및 제2영역에서 각각 투명도가 다른 막이 형성되는 것을 특징으로 한다.
특히, 상기 제1영역은 키오픈영역을 포함하고, 상기 제2영역은 셀영역을 포함하되, 상기 제1영역은 투명도를 갖는 몰드막을 포함하고, 상기 제1영역의 몰드막은 산화막을 포함하며, 상기 제2영역의 몰드막은 산화막 또는 실리콘막 또는 이들의 적층막을 포함하는 것을 특징으로 한다.
또한, 상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계는, 상기 제1영역 및 제2영역의 식각정지막 상에 투명막을 형성하는 단계; 상기 제1영역의 투명막 상에 상기 제2영역을 오픈시키는 제1감광막패턴을 형성하는 단계; 상기 제2영역의 투명막을 제거하는 단계; 상기 제1 및 제2영역 상에 불투명막을 형성하는 단계; 상기 제1영역의 투명막이 노출되는 타겟으로 상기 불투명막을 식각하는 단계; 상기 제1영역의 투명막 및 상기 제2영역의 불투명막 상에 제1지지막을 형성하는 단계; 상기 제1지지막 상에 제2불투명막을 형성하는 단계; 상기 제2영역의 불투명막 상에 상기 제1영역을 오픈시키는 제2감광막패턴을 형성하는 단계; 상기 제1영역의 불투명막을 제거하는 단계; 상기 제1영역의 제1지지막 및 상기 제2영역이 불투명막 상에 제2지지막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또는, 상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계는, 상기 제1영역 및 제2영역의 식각정지막 상에 투명막을 형성하는 단계; 상기 제1영역의 투명막 상에 상기 제2영역을 오픈시키는 제1감광막패턴을 형성하는 단계; 상기 제2영역의 투명막을 제거하는 단계; 상기 제1 및 제2영역 상에 불투명막을 형성하는 단계; 상기 제1영역의 투명막이 노출되는 타겟으로 상기 불투명막을 식각하는 단계; 상기 제1영역의 투명막 및 상기 제2영역의 불투명막 상에 제1지지막을 형성하는 단계; 상기 제1지지막 상에 제2투명막을 형성하는 단계; 상기 제2투명막 상에 제2지지막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 투명막은 산화막을 포함하고, 상기 불투명막은 실리콘막을 포함하며, 상기 지지막은 질화막을 포함하되, 상기 지지막은 PE(Plasma Enhanced) 질화막을 포함하는 것을 특징으로 한다.
본 기술은 키박스 영역과 셀영역에서 각각 투명도가 다른 몰드막을 형성하여 키박스 영역에서는 하부패턴과의 오버레이 조절이 가능하고, 셀영역에서는 캐패시터의 수직프로파일을 확보할 수 있는 효과가 있다.
도 1a 내지 도 1g는 본 실시예에 따른 반도체 장치의 키박스 제조 방법의 일예를 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 실시예에 따른 반도체 장치의 키박스 제조 방법의 일예를 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 도 1g 이후 셀영역에서 진행되는 반도체 장치의 캐패시터 제조 방법의 일예를 설명하기 위한 공정 단면도,
도 4a 내지 도 4f는 도 2e 이후 셀영역에서 진행되는 반도체 장치의 캐패시터 제조 방법의 일예를 설명하기 위한 공정 단면도.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 본 실시예에 따른 반도체 장치의 키박스 제조 방법의 일예를 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 제1영역(100) 및 제2영역(101)이 구비된 반도체 기판(11) 상에 층간절연막(12)을 형성한다. 제1영역(100)은 키오픈영역을 포함할 수 있고, 제2영역(101)은 소자가 형성되는 셀영역을 포함할 수 있다. 반도체 기판(11)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 층간절연막(12)은 BPSG 등의 실리콘산화물을 포함할 수 있다. 도시하지 않았으나, 층간절연막(12) 형성 전에 반도체 기판(11) 상에는 트랜지스터 및 배선을 형성하는 공정이 더 수행될 수도 있다.
이어서, 제2영역(101)의 층간절연막(12)을 관통하는 복수의 콘택플러그(13)를 형성한다. 콘택플러그(13)는 층간절연막(12)에 형성된 콘택홀(도시생략)을 통해 반도체 기판(11)에 형성된 불순물영역(도시생략)에 연결될 수 있다. 콘택플러그(13)는 콘택홀 내부에 도전막을 형성한 후 층간절연막(12)의 상부면이 노출되도록 평탄화하여 형성할 수 있다. 콘택플러그(13)는 금속막, 금속질화막, 귀금속막, 내열금속막 및 폴리실리콘 등으로 이루어진 그룹 중에서 선택된 어느 하나의 단층 또는 둘 이상의 적층구조를 포함할 수 있다. 또한, 도시하지 않았으나, 제1영역(100) 영역의 층간절연막(12)에도 상부 패턴과의 정렬을 위한 소정 패턴이 형성될 수 있다.
이어서, 제1영역(100) 및 제2영역(101)의 층간절연막(12) 상에 식각정지막(14)을 형성한다. 식각정지막(14)은 절연물질을 포함할 수 있으며, 일예로 식각정지막(14)은 실리콘질화물 등의 질화물을 포함할 수 있다.
이어서, 식각정지막(14) 상에 투명막(15)을 형성한다. 투명막(15)은 제1영역(100)에서 하부 패턴과의 오버레이 조절(Overlay control)을 위해 제공되는 막이다. 예컨대, 투명막(15)은 산화물질을 포함할 수 있다. 산화물질은 예컨대, 실리콘산화막 등의 산화막을 포함할 수 있다.
도 1b에 도시된 바와 같이, 제1영역(100)의 투명막(15) 상에 제1감광막패턴(16)을 형성한다. 제1감광막패턴(16)은 투명막(15)이 잔류해야하는 영역 즉, 하부패턴과의 오버레이 측정을 위한 영역에 투명막(15)이 잔류하도록 패터닝하여 형성할 수 있다.
이어서, 제1감광막패턴(16)에 의해 오픈된 제1영역(100) 및 제2영역(101)의 투명막(15)을 식각한다. 잔류하는 투명막(15)은 이하, 투명막패턴(15A)이라고 한다.
제1감광막패턴(16)에 의해 오픈된 부분의 투명막(15)을 제거함으로써, 소자공정이 진행되는 제2영역(101)은 식각정지막(14)이 최상층으로 잔류하고, 제1영역(100)은 식각정지막(14) 상에 선택적으로 투명막패턴(15A)이 잔류할 수 있다.
도 1c에 도시된 바와 같이, 제1감광막패턴(16)을 제거한다. 제1감광막패턴(16)은 건식식각으로 제거할 수 있다. 건식식각은 산소 스트립 공정으로 진행할 수 있다.
이어서, 제1영역(100) 및 제2영역(101)의 식각정지막(14)과 제1영역(100)의 투명막패턴(15A) 상에 제1불투명막(17)을 형성한다. 제1불투명막(17)은 투명막패턴(15A)에 의한 단차를 해소할 수 있도록 적어도 투명막패턴(15A)의 높이보다 두껍게 형성할 수 있다. 제1불투명막(17)은 하부전극(또는 스토리지노드)을 형성하기 위한 희생층으로 제공되는 물질이다. 제1불투명막(17)은 식각정지막(14)과의 식각선택비가 높은 물질을 포함한다. 또한, 제1불투명막(17)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 예컨대, 제1불투명막(17)은 실리콘함유물질을 포함할 수 있다. 예컨대, 실리콘함유물질은 실리콘막을 포함할 수 있다.
도 1d에 도시된 바와 같이, 투명막패턴(15A)의 표면이 노출되는 타겟으로 제1불투명막(17)을 식각한다. 제1영역(100)의 식각된 제1불투명막(17)은 도면부호 17A, 제2영역(101)의 식각된 제1불투명막(17)은 도면부호 17B로 각각 나누어 도시하기로 한다. 제1불투명막(17A, 17B)을 식각하기 위한 공정으로 평탄화공정을 진행할 수 있고, 예컨대 평탄화공정은 화학적기계적연마 공정 또는 에치백 공정을 포함할 수 있다.
따라서, 제1영역(100)은 동일 높이의 제1불투명막(17A)과 투명막패턴(15A)이 잔류하고, 제2영역(101)은 제1불투명막(17B)만 잔류한다.
도 1e에 도시된 바와 같이, 제1영역(100)의 제1불투명막(17A) 및 투명막패턴(15A)과 제2영역(101)의 제1불투명막(17B) 상에 제1지지막(18)을 형성한다. 제1지지막(18)은 후속 딥아웃 공정시 하부전극의 쓰러짐을 방지하기 위한 것으로, 제1불투명막(17B)에 대해 식각선택비가 높은 물질을 포함할 수 있다. 제1지지막(18)은 예컨대 질화물질을 포함할 수 있으며, 질화물질은 예컨대 질화막을 포함할 수 있고, 특히 밀도 조절이 용이한 PE(Plasma Enhanced) 질화막을 포함할 수 있다.
이어서, 제1지지막(18) 상에 제2불투명막(19)을 형성한다. 제2불투명막(19)은 하부전극(또는 스토리지노드)을 형성하기 위한 희생층으로 제공되는 물질이다. 제2불투명막(19)은 제1지지막(18)과의 식각선택비가 높은 물질을 포함한다. 또한, 제2불투명막(19)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 예컨대, 제2불투명막(19)은 실리콘함유물질을 포함할 수 있다. 예컨대, 실리콘함유물질은 실리콘막을 포함할 수 있다.
도 1f에 도시된 바와 같이, 제1영역(100) 및 제2영역(101)의 제2불투명막(19) 상에 제2감광막패턴(20)을 형성한다. 제2감광막패턴(20)은 제2불투명막(19)을 제거해야하는 영역 즉, 하부패턴과의 오버레이 측정을 위한 영역에 투명막(15)만 잔류하도록 식각될 제2불투명막(19)이 노출되도록 패터닝하여 형성할 수 있다. 이때, 제2감광막패턴(20)에 의해 제2영역(101)의 제2불투명막(19)은 모두 덮인 상태가 된다.
이어서, 제2감광막패턴(20)에 의해 오픈된 제1영역(100)의 제2불투명막(19)을 식각한다. 제1영역(100)에 잔류하는 제2불투명막(19)을 도면부호 19A로 도시하고, 제2영역(101)의 제2불투명막(19)을 도면부호 19B로 도시하기로 한다.
따라서, 소자가 형성되는 제2영역(101)은 제1불투명막(17B), 제1지지막(18) 및 제2불투명막(17B, 19B)의 적층구조가 형성되고, 하부층과의 오버레이 측정이 필요한 제1영역(100)의 일부는 투명막패턴(15A) 및 제1지지막(18)이 적층된 구조가 된다.
도 1g에 도시된 바와 같이, 제1영역(100)의 제2불투명막(19B) 및 제1지지막(18)과 제2영역(101)의 제2불투명막(19B) 상에 제2지지막(21)을 형성한다.
제2지지막(21)은 후속 딥아웃 공정시 하부전극의 쓰러짐을 방지하기 위한 것으로, 제2불투명막(19B)에 대해 식각선택비가 높은 물질을 포함할 수 있다. 제2지지막(21)은 예컨대 질화물질을 포함할 수 있으며, 질화물질은 예컨대 질화막을 포함할 수 있고, 특히 밀도 조절이 용이한 PE(Plasma Enhanced) 질화막을 포함할 수 있다.
위와 같이, 콘택홀 형성시 수직프로파일이 필요한 제2영역(101)은 실리콘질의 제1 및 제2불투명막(17A, 17B, 19A, 19B)을 형성하면서, 동시에 하부패턴과 오버레이 측정을 위한 제1영역(100)은 투명막패턴(15A)을 선택적으로 형성할 수 있다. 따라서, 하부패턴과의 오버레이 조절이 가능하다.
도 2a 내지 도 2e는 본 실시예에 따른 반도체 장치의 키박스 제조 방법의 일예를 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 제1영역(200) 및 제2영역(201)이 구비된 반도체 기판(31) 상에 층간절연막(32)을 형성한다. 제1영역(200)은 키오픈영역을 포함할 수 있고, 제2영역(201)은 소자가 형성되는 셀영역을 포함할 수 있다. 반도체 기판(31)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 층간절연막(32)은 BPSG 등의 실리콘산화물을 포함할 수 있다. 도시하지 않았으나, 층간절연막(32) 형성 전에 반도체 기판(31) 상에는 트랜지스터 및 배선을 형성하는 공정이 더 수행될 수도 있다.
이어서, 제2영역(201)의 층간절연막(32)을 관통하는 복수의 콘택플러그(33)를 형성한다. 콘택플러그(33)는 층간절연막(32)에 형성된 콘택홀(도시생략)을 통해 반도체 기판(31)에 형성된 불순물영역(도시생략)에 연결될 수 있다. 콘택플러그(33)는 콘택홀 내부에 도전막을 형성한 후 층간절연막(32)의 상부면이 노출되도록 평탄화하여 형성할 수 있다. 콘택플러그(33)는 금속막, 금속질화막, 귀금속막, 내열금속막 및 폴리실리콘 등으로 이루어진 그룹 중에서 선택된 어느 하나의 단층 또는 둘 이상의 적층구조를 포함할 수 있다. 또한, 도시하지 않았으나, 제1영역(200) 영역의 층간절연막(32)에도 상부 패턴과의 정렬을 위한 소정 패턴이 형성될 수 있다.
이어서, 제1영역(200) 및 제2영역(201)의 층간절연막(32) 상에 식각정지막(34)을 형성한다. 식각정지막(34)은 절연물질을 포함할 수 있으며, 일예로 식각정지막(34)은 실리콘질화물 등의 질화물을 포함할 수 있다.
이어서, 식각정지막(34) 상에 제1투명막(35)을 형성한다. 제1투명막(35)은 제1영역(200)에서 하부 패턴과의 오버레이 조절(Overlay control)을 위해 제공되는 막이다. 예컨대, 제1투명막(35)은 산화물질을 포함할 수 있다. 산화물질은 예컨대, 실리콘산화막 등의 산화막을 포함할 수 있다.
도 2b에 도시된 바와 같이, 제1영역(200)의 제1투명막(35) 상에 제1감광막패턴(36)을 형성한다. 제1감광막패턴(36)은 제1투명막(35)이 잔류해야하는 영역 즉, 하부패턴과의 오버레이 측정을 위한 영역에 제1투명막(35)이 잔류하도록 패터닝하여 형성할 수 있다.
이어서, 제1감광막패턴(36)에 의해 오픈된 제1영역(200) 및 제2영역(201)의 제1투명막(35)을 식각한다. 잔류하는 제1투명막(35)은 이하, 제1투명막패턴(35A)이라고 한다.
제1감광막패턴(36)에 의해 오픈된 부분의 제1투명막(35)을 제거함으로써, 소자공정이 진행되는 제2영역(201)은 식각정지막(34)이 최상층으로 잔류하고, 제1영역(200)은 식각정지막(34) 상에 선택적으로 제1투명막패턴(35A)이 잔류할 수 있다.
도 2c에 도시된 바와 같이, 제1감광막패턴(36)을 제거한다. 제1감광막패턴(36)은 건식식각으로 제거할 수 있다. 건식식각은 산소 스트립 공정으로 진행할 수 있다.
이어서, 제1영역(200) 및 제2영역(201)의 식각정지막(34)과 제1영역(200)의 투명막패턴(35A) 상에 불투명막(37)을 형성한다. 불투명막(37)은 제1투명막패턴(35A)에 의한 단차를 해소할 수 있도록 적어도 제1투명막패턴(35A)의 높이보다 두껍게 형성할 수 있다. 불투명막(37)은 하부전극(또는 스토리지노드)을 형성하기 위한 희생층으로 제공되는 물질이다. 불투명막(37)은 식각정지막(34)과의 식각선택비가 높은 물질을 포함한다. 또한, 불투명막(37)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 예컨대, 불투명막(37)은 실리콘함유물질을 포함할 수 있다. 예컨대, 실리콘함유물질은 실리콘막을 포함할 수 있다.
도 2d에 도시된 바와 같이, 제1투명막패턴(35A)의 표면이 노출되는 타겟으로 불투명막(37)을 식각한다. 제1영역(200)의 식각된 불투명막(37)은 도면부호 37A, 제2영역(201)의 식각된 불투명막(37)은 도면부호 37B로 각각 나누어 도시하기로 한다. 불투명막(37A, 37B)을 식각하기 위한 공정으로 평탄화공정을 진행할 수 있고, 예컨대 평탄화공정은 화학적기계적연마 공정 또는 에치백 공정을 포함할 수 있다.
따라서, 제1영역(200)은 동일 높이의 불투명막(37A)과 제1투명막패턴(35A)이 잔류하고, 제2영역(201)은 불투명막(37B)만 잔류한다.
도 2e에 도시된 바와 같이, 제1영역(200)의 불투명막(37A) 및 제1투명막패턴(35A)과 제2영역(201)의 불투명막(37B) 상에 제1지지막(38)을 형성한다. 제1지지막(38)은 후속 딥아웃 공정시 하부전극의 쓰러짐을 방지하기 위한 것으로, 불투명막(37B)에 대해 식각선택비가 높은 물질을 포함할 수 있다. 제1지지막(38)은 예컨대 질화물질을 포함할 수 있으며, 질화물질은 예컨대 질화막을 포함할 수 있고, 특히 밀도 조절이 용이한 PE(Plasma Enhanced) 질화막을 포함할 수 있다.
이어서, 제1지지막(38) 상에 제2투명막(39)을 형성한다. 제2투명막(39)은 하부전극(또는 스토리지노드)을 형성하기 위한 희생층으로 제공되는 물질이다. 제2투명막(39)은 제1지지막(38)과의 식각선택비가 높은 물질을 포함한다. 또한, 제2투명막(39)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 예컨대, 제2투명막(39)은 산화물질을 포함할 수 있다. 예컨대, 산화물질은 실리콘산화막 등의 산화막을 포함할 수 있다.
이어서, 제2투명막(39) 상에 제2지지막(40)을 형성한다.
제2지지막(40)은 후속 딥아웃 공정시 하부전극의 쓰러짐을 방지하기 위한 것으로, 제2투명막(39)에 대해 식각선택비가 높은 물질을 포함할 수 있다. 제2지지막(40)은 예컨대 질화물질을 포함할 수 있으며, 질화물질은 예컨대 질화막을 포함할 수 있고, 특히 밀도 조절이 용이한 PE(Plasma Enhanced) 질화막을 포함할 수 있다.
위와 같이, 콘택홀 형성시 수직프로파일이 필요한 제2영역(101)은 실리콘질의 불투명막(37B) 및 산화질의 제2투명막(39)을 적층하고, 동시에 하부패턴과 오버레이 측정을 위한 제1영역(100)은 제1투명막패턴(35A) 및 제2투명막(39)을 적층하여 하부패턴과의 오버레이 조절이 가능하다.
도 3a 내지 도 3e는 도 1g 이후 셀영역에서 진행되는 반도체 장치의 캐패시터 제조 방법의 일예를 설명하기 위한 공정 단면도이다. 도 1g에서 셀영역에 해당되는 제2영역(101)은 제1불투명막(17B) 및 제2불투명막(19B)의 적층구조로 형성되고 이때, 제1불투명막(17B) 및 제2불투명막(19B)은 실리콘막을 포함할 수 있다.
도 3a에 도시된 바와 같이, 제2지지막(21) 상에 마스크패턴(22)을 형성한다. 마스크패턴(22)은 하부전극 형성을 위한 오픈부 영역이 정의되도록 패터닝하여 형성할 수 있다. 마스크패턴(22) 형성시 오픈부 영역은 후속 하부전극이 콘택플러그(13)와 연결될 수 있도록 콘택플러그(13)와의 오버랩 조절이 중요하며, 이때 도 1g에서 제1영역(100) 즉, 키박스 영역을 투명막으로 형성하여 하부패턴과의 오버레이 조절이 가능하므로 불량없는 패턴 형성이 가능하다.
마스크패턴(22)은 제1불투명막(17B) 및 제2불투명막(19B)과 제1지지막(18) 및 제2지지막(21)에 대해 식각선택비를 갖는 물질로 형성하고, 이들의 식각이 가능한 충분한 두께로 형성할 수 있다.
도 3b에 도시된 바와 같이, 마스크패턴(22)을 식각마스크로 제2지지막(21), 제2불투명막(19B), 제1지지막(18), 제1불투명막(17B) 및 식각정지막(14)을 차례로 식각하여 오픈부(23)를 형성한다. 오픈부(23)는 하부전극을 위한 스토리지 노드 콘택홀(Storage Node Contact Hole)일 수 있다.
식각된 제2지지막(21), 제2불투명막(19B), 제1지지막(18), 제1불투명막(17B) 및 식각정지막(14)은 각각 도면부호 21A, 19C, 18A, 17C, 14A로 도시하기로 한다.
도 3c에 도시된 바와 같이, 마스크패턴(22)을 제거한다.
이어서, 오픈부(23)의 측벽 및 바닥부를 따라 하부전극(24)을 형성한다. 하부전극(24)을 형성하기 위해 오픈부(23)를 포함하는 전면에 도전막을 형성하고, 오픈부(23)에 의해 분리되도록 식각하는 공정을 진행할 수 있다. 이때, 도전막의 식각은 화학적기계적연마(Chemical Mechanical Polishing) 공정 등을 포함할 수 있다.
하부전극(24)은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 상기 하부 전극막은 티타늄, 탄탈륨, 루테늄, 텅스텐, 알루미늄, 구리 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다.
도 3d에 도시된 바와 같이, 제1 및 제2불투명막(17C, 19C)을 제거하여 실린더형 하부전극(24)을 형성한다. 제1 및 제2불투명막(17C, 19C)을 제거하기 위해 습식식각 공정을 진행할 수 있다. 이때, 제1 및 제2지지막(18A, 21A)이 하부전극(24)의 중간부 및 상부를 잡아주기 때문에 하부전극(24)의 구부러짐 또는 기울어짐 현상을 방지할 수 있다.
제1 및 제2불투명막(17C, 19C)이 제거됨에 따라 하부전극(24) 사이는 빈공간이 형성되고, 제1 및 제2불투명막(17C, 19C)을 제거하기 전에 원활한 공정 진행을 위해 일부 제1 및 제2지지막(18A, 21A)을 제거하는 공정을 진행할 수 있다.
도 3e에 도시된 바와 같이, 실린더형 하부전극(24)을 포함하는 전면에 유전막(25) 및 상부전극(26)을 형성하여 실린더형 캐패시터를 형성한다.
유전막(25)은 실리콘 산화물, 실리콘 질화물 또는 높은 유전 상수를 갖는 금속 산화물을 사용하여 형성할 수 있다. 상기 금속 산화물로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(25)은 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 통해 형성할 수 있다.
상부 전극(26)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 수행함으로써 형성할 수 있다. 한편, 상부 전극(26)은 도시된 것과는 달리, 유전막(25) 상에 박막의 형태로 형성될 수도 있다.
도 4a 내지 도 4f는 도 2e 이후 셀영역에서 진행되는 반도체 장치의 캐패시터 제조 방법의 일예를 설명하기 위한 공정 단면도이다. 도 2e에서 셀영역에 해당되는 제2영역(201)은 불투명막(37B) 및 제2투명막(39)의 적층구조로 형성될 수 있고 이때, 불투명막(37B)은 실리콘막을 포함할 수 있고, 제2투명막(39)은 산화막을 포함할 수 있다.
도 4a에 도시된 바와 같이, 제2지지막(40) 상에 마스크패턴(41)을 형성한다. 마스크패턴(41)은 하부전극 형성을 위한 오픈부 영역이 정의되도록 패터닝하여 형성할 수 있다. 마스크패턴(41) 형성시 오픈부 영역은 후속 하부전극이 콘택플러그(33)와 연결될 수 있도록 콘택플러그(33)와의 오버랩 조절이 중요하며, 이때 도 2e에서 제1영역(200) 즉, 키박스 영역을 제1 및 제2투명막(35A, 39)의 적층구조로 형성하여 하부패턴과의 오버레이 조절이 가능하므로 불량없는 패턴 형성이 가능하다.
마스크패턴(41)은 불투명막(47B) 및 제2투명막(39)과 제1지지막(38) 및 제2지지막(40)에 대해 식각선택비를 갖는 물질로 형성하고, 이들의 식각이 가능한 충분한 두께로 형성할 수 있다.
도 4b에 도시된 바와 같이, 마스크패턴(41)을 식각마스크로 제2지지막(40), 제2투명막(39), 제1지지막(38), 불투명막(37B) 및 식각정지막(34)을 차례로 식각하여 오픈부(42)를 형성한다. 오픈부(42)는 하부전극을 위한 스토리지 노드 콘택홀(Storage Node Contact Hole)일 수 있다.
식각된 제2지지막(40), 제2투명막(39), 제1지지막(38), 불투명막(37B) 및 식각정지막(34)은 각각 도면부호 40A,39A, 38A, 37C, 34A로 도시하기로 한다.
도 4c에 도시된 바와 같이, 마스크패턴(41)을 제거한다.
이어서, 오픈부(42)의 측벽 및 바닥부를 따라 하부전극(43)을 형성한다. 하부전극(43)을 형성하기 위해 오픈부(42)를 포함하는 전면에 도전막을 형성하고, 오픈부(42)에 의해 분리되도록 식각하는 공정을 진행할 수 있다. 이때, 도전막의 식각은 화학적기계적연마(Chemical Mechanical Polishing) 공정 등을 포함할 수 있다.
하부전극(43)은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 상기 하부 전극막은 티타늄, 탄탈륨, 루테늄, 텅스텐, 알루미늄, 구리 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다.
도 4d에 도시된 바와 같이, 제2투명막(39A, 도 4c 참조)을 제거한다. 제2투명막(39A)과 불투명막(37C)은 선택비가 달라 각각의 식각공정을 통해 제거할 수 있다. 제2투명막(39A)이 산화막일 경우, 제2투명막(39A)을 제거하는 공정은 습식식각 공정으로 진행할 수 있고, 예컨대 습식식각은 BOE 또는 HF 용액을 이용한 딥아웃 공정으로 진행할 수 있다.
도 4e에 도시된 바와 같이, 불투명막(37C, 도 4d 참조)을 제거한다. 불투명막(37C)이 실리콘막일 경우, 불투명막(37C)을 제거하는 공정은 습식식각 공정으로 진행할 수 있고, 예컨대 습식식각은 실리콘 제거물질을 이용한 딥아웃 공정으로 진행할 수 있다.
따라서, 실린더형 하부전극(43)이 형성된다.
위와 같이, 도 4d 및 도 4e에서 실린더형 하부전극(43)을 형성하기 위한 2번의 습식식각 공정에서 제1 및 제2지지막(38A, 40A)이 하부전극(43)의 중간부 및 상부를 잡아주기 때문에 하부전극(43)의 구부러짐 또는 기울어짐 현상을 방지할 수 있다.
제2투명막(39A) 및 불투명막(37C)이 제거됨에 따라 하부전극(43) 사이는 빈공간이 형성되고, 제2투명막(39A) 및 불투명막(37C)을 제거하기 전에 원활한 공정 진행을 위해 각각의 습식식각 단계에서 일부 제1 및 제2지지막(38A, 40A)을 제거하는 공정을 각각 진행할 수 있다.
도 4f에 도시된 바와 같이, 실린더형 하부전극(43)을 포함하는 전면에 유전막(44) 및 상부전극(45)을 형성하여 실린더형 캐패시터를 형성한다.
유전막(44)은 실리콘 산화물, 실리콘 질화물 또는 높은 유전 상수를 갖는 금속 산화물을 사용하여 형성할 수 있다. 상기 금속 산화물로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(44)은 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 통해 형성할 수 있다.
상부 전극(45)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 수행함으로써 형성할 수 있다. 한편, 상부 전극(45)은 도시된 것과는 달리, 유전막(44) 상에 박막의 형태로 형성될 수도 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제1영역 101 : 제2영역
11 : 반도체 기판 12 : 층간절연막
13 : 콘택플러그 14 : 식각정지막
15A : 투명막 17A, 17B : 제1불투명막
18 : 제1지지막 19A, 19B : 제2불투명막
21 : 제2지지막

Claims (17)

  1. 제1영역 및 제2영역이 구비되고, 소정 공정이 완료된 기판 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계;
    상기 제2영역의 몰드막 및 지지막을 식각하여 오픈부를 형성하는 단계; 및
    상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계
    를 포함하고, 상기 몰드막은 상기 제1영역 및 제2영역에서 각각 투명도가 다른 막이 형성되는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1영역은 키오픈영역을 포함하고, 상기 제2영역은 셀영역을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1영역은 투명도를 갖는 몰드막을 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1영역의 몰드막은 산화막을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제2영역의 몰드막은 산화막 또는 실리콘막 또는 이들의 적층막을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계는,
    상기 제1영역 및 제2영역의 식각정지막 상에 투명막을 형성하는 단계;
    상기 제1영역의 투명막 상에 상기 제2영역을 오픈시키는 제1감광막패턴을 형성하는 단계;
    상기 제2영역의 투명막을 제거하는 단계;
    상기 제1 및 제2영역 상에 불투명막을 형성하는 단계;
    상기 제1영역의 투명막이 노출되는 타겟으로 상기 제1불투명막을 식각하는 단계;
    상기 제1영역의 투명막 및 상기 제2영역의 제1불투명막 상에 제1지지막을 형성하는 단계;
    상기 제1지지막 상에 제2불투명막을 형성하는 단계;
    상기 제2영역의 제2불투명막 상에 상기 제1영역을 오픈시키는 제2감광막패턴을 형성하는 단계;
    상기 제1영역의 제2불투명막을 제거하는 단계; 및
    상기 제1영역의 제1지지막 및 상기 제2영역의 제2불투명막 상에 제2지지막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 투명막은 산화막을 포함하는 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 제1불투명막 및 제2불투명막은 실리콘막을 포함하는 반도체 장치 제조 방법.
  9. 제6항에 있어서,
    상기 제1지지막 및 제2지지막은 질화막을 포함하는 반도체 장치 제조 방법.
  10. 제6항에 있어서,
    상기 제1지지막 및 제2지지막은 PE(Plasma Enhanced) 질화막을 포함하는 반도체 장치 제조 방법.
  11. 제6항에 있어서,
    상기 제1 및 제2지지막은 다른 두께로 형성하는 반도체 장치 제조 방법.
  12. 제6항에 있어서,
    상기 제2지지막의 두께가 상기 제1지지막의 두께보다 두껍게 형성되는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 식각정지막 상에 몰드막 및 지지막을 형성하는 단계는,
    상기 제1영역 및 제2영역의 식각정지막 상에 제1투명막을 형성하는 단계;
    상기 제1영역의 제1투명막 상에 상기 제2영역을 오픈시키는 제1감광막패턴을 형성하는 단계;
    상기 제2영역의 제1투명막을 제거하는 단계;
    상기 제1 및 제2영역 상에 불투명막을 형성하는 단계;
    상기 제1영역의 제1투명막이 노출되는 타겟으로 상기 불투명막을 식각하는 단계;
    상기 제1영역의 제1투명막 및 상기 제2영역의 불투명막 상에 제1지지막을 형성하는 단계;
    상기 제1지지막 상에 제2투명막을 형성하는 단계; 및
    상기 제2투명막 상에 제2지지막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 제1투명막 및 제2투명막은 산화막을 포함하는 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 불투명막은 실리콘막을 포함하는 반도체 장치 제조 방법.
  16. 제13항에 있어서,
    상기 제1지지막 및 제2지지막은 질화막을 포함하는 반도체 장치 제조 방법.
  17. 제13항에 있어서,
    상기 제1지지막 및 제2지지막은 PE(Plasma Enhanced) 질화막을 포함하는 반도체 장치 제조 방법.
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