KR930008891B1 - 커패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 커패시터 제조 공정단면도
제 2 도는 본 발명에 커패시터 제조 공정단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 절연막
3 : 도핑된 폴리실리콘 4 : 요철부를 갖는 폴리실리콘
5 : 에치스토퍼 6 : 평탄화용 절연막
7 : 유전제막 8 : 폴리이트 노드 폴리실리콘
본 발명은 반도체 메모리 소자에 관한 것으로 특히 커패시터에 관한 것이다. 제 1 도는 표면에 요철부를 갖는 폴리실리콘을 이용한 커패시터 제조공정을 나타낸 단면도로서 이를 참조하여 종래의 커패시터 제조방법을 상세히 설명하면 다음과 같다.
즉, 제 1a 도와 같이 실리콘기판(1)위의 절연막(2)을 식각하여 커패시터 콘택을 형성한 다음 일반적인 방법으로 600℃온도에서 저압 증착법(LPCVD)으로 도우핑된 폴리실리콘(3)을 증착한 다음 패터닝한다.
그리고 제 1b 도와 같이 1.0torr의 압력과 550℃의 온도에서 헬름(He)로 희석된 SiH4(20%) 가스를 사용하여 표면에 요철부를 갖는 폴리실리콘(4)을 증착하고, 제 1c 도와 같이 HBr 가스를 이방성 건식 식각으로 에치백(Etch Back)하여 커패시터 노드를 패터닝한다.
그후 커패시터 유전체막과 플레이트(plate)노드 폴리실리콘을 형성하여 커패시터를 제작한다.
그러나, 종래의 커패시터 제조방법은 폴리실리콘 입자 모양의 변화만으로는 노드 표면적을 증가시키는데 한계가 있다.
본 발명은 이와같은 문제점을 해결하기 위해 인출한 것으로서 커패시터 노드의 표면적을 증대시키는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명은 커패시터 노드 콘택후 도우핑된 폴리실리콘과 표면에 요철부를 갖는 폴리실리콘을 연속 증착하고, 평탄화용 절연막을 마스크로 도핑된 폴리실리콘을 이방성 건식 식각하여 복수개의 돌기를 형성함으로 인하여 커패시터 면적을 증가한 것이다.
이와같은 본 발명의 실시예를 첨부된 제 2 도를 보다 상세히 설명하면 다음과 같다.
즉, 제 2a 도와 같이 통상적인 방법으로 워드라인을 형성한 후 진행되는 공정에 있어서(도면에는 삭제했음) 실리콘 기판(1)위에 절연막(2)을 식각하여 커패시터 노드 콘택을 형성한 후 에치스토퍼(Etchstopper)(5)와 500℃ 이상의 온도에서 저압 증착법으로 도우핑된 폴리실리콘(3)을 40Å정도 증착한다.
이때 에치스토퍼(5)로는 고융점 금속 화합물 또는 도핑된 폴리실리콘과 고융점 금속 화합물의 적층 구조를 이용하고 아예 에치스토퍼층이 없이 공정해도 무방하다.
제 2b 도와 같이 SiH4를 사용할 경우 0.1-10torr의 압력과 560-600℃의 온도에서, Si2H6를 사용할 경우 0.1-10 torr의 압력과 570-610℃의 온도에서 폴리실리콘을 증착하여 표면에 1000Å 높이의 요철부를 갖는 폴리실리콘(4)을 형성한다.
제 2c 도와 같이 평탄화용 절연막(6), 예를 들면 하부 도핑된 폴리실리콘과 식각선택비가 큰 CVD(Chemical Vapour Deposition)산화막이나 SOG(Spin On Glass) 및 폴리아미드 (Poly Imide)등을 도포하고 폴리실리콘의 요철부에 선택적으로 절연막이 잔류하도록 에치백한다.
제 2d 도와 같이 잔류된 평탄화용 절연막(6)을 마스크로 하여 하부 도핑된 폴리실리콘(3)을 이방성 건식 식각하여 보수개의 폴리실리콘 돌기를 형성한다.
이때 에치 스토퍼(5)로 인하여 식각 멈춤이 된다. 제 2e 도와 같이 평탄화용 절연막(6)을 제거하고 SiH4를 사용할 경우 0.1∼10torr의 압력과 560∼600℃의 온도에서, Si2H6를 사용할 경우 0.1∼10torr의 압력과 570℃-610℃의 온도에서 표면에 요철부를 갖는 폴리실리콘을 형성한다.
이때 증착 두께는 돌기 사이 거리의 0.5배 이하로 한다.
제 2f 도와 같이 커패시터 유전체막(7)과 플레이트 노드 폴리실리콘(8)을 차례로 형성하여 커패시터를 제작한다.
이상에서 설명한 바와같이 본 발명은 폴리실리콘을 잔류 절연막을 마스크층으로 건식식각하여 돌기 형태를 만든후 그 위에 요철부가 있는 폴리실리콘을 형성함으로써 돌기의 높이 돌기 사이의 거리 및 요철부가 있는 폴리실리콘 증착 두께에 따라 커패시터 표면적을 크게 증대시키는 효과가 있다.
Claims (6)
- 통상적인 방법으로 워드라인을 형성한 후 진행되는 공정에 있어서, 기판에 노드콘택을 형성한 후 도우핑된 폴리실리콘을 증착하고 표면에 요철부를 갖는 폴리실리콘을 증착하는 공정과, 상기 요철부에 평탄화용 절연막을 형성하고 에치백하며 요철부에 선택적으로 절연막을 패터닝하는 공정과, 절연막을 마스크로 하여 상기 도우핑된 폴리실리콘을 소정의 깊이까지 식각하여 복수개의 돌기 형태를 형성하는 공정과, 표면에 요철부가 있는 폴리실리콘을 증착하고, 유전체막과 플레이트 노드 폴리실리콘을 형성하는 공정으로 이루어짐을 특징으로 하는 커패시터 제조방법.
- 제 1 항에 있어서, 노드 콘택 형성 후 에치 스토퍼를 형성하여 도우핑된 폴리실리콘을 증착함을 특징으로 하는 커패시터 제조방법.
- 제 1 항에 있어서, 표면에 요철부를 갖는 폴리실리콘 증착 공정은 0.1-10torr의 압력과 560-600℃ 온도의 조건하에서 SiH4를 사용하여 실시함을 특징으로 하는 커패시터 제조방법.
- 제 1 항에 있어서, 요철부를 갖는 폴리실리콘 증착 공정은 0.1-10torr의 압력과 570℃-610℃ 온도의 조건하에서 SiH2H6를 사용하여 실시함을 특징으로 하는 커패시터 제조방법.
- 제 2 항에 있어서, 에치 스토퍼를 고융점 금속화합물로 함을 특징으로 하는 커패시터 제조방법.
- 제 2 항에 있어서, 에치스토퍼를 도핑된 폴리실리콘과 고융점 금속화합물의 적층구조로 함을 특징으로 하는 커패시터 제조방법.
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