JPH0697371A - キャパシタおよびその製造方法 - Google Patents
キャパシタおよびその製造方法Info
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- JPH0697371A JPH0697371A JP5147435A JP14743593A JPH0697371A JP H0697371 A JPH0697371 A JP H0697371A JP 5147435 A JP5147435 A JP 5147435A JP 14743593 A JP14743593 A JP 14743593A JP H0697371 A JPH0697371 A JP H0697371A
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Abstract
(57)【要約】
【構成】半導体基板（２０）の表面に形成した中間層
（２１、２２）に開口したコンタクトホール（３２）を
介して半導体基板（２０）の表面に接触し、かつ、複数
の多重筒状を成した蓄積電極（３１）と、その上に形成
した誘電体膜と、その上に形成したプレート電極とを含
んで成る構成。 【効果】蓄積電極を自己整合により多重筒状に形成する
ことができ、エッチングの制御性がよく、キャパシタの
容量を容易に増大することができ、メモリセルの高集積
化に好適なキャパシタおよびその製造方法を提供するこ
とができる。
（２１、２２）に開口したコンタクトホール（３２）を
介して半導体基板（２０）の表面に接触し、かつ、複数
の多重筒状を成した蓄積電極（３１）と、その上に形成
した誘電体膜と、その上に形成したプレート電極とを含
んで成る構成。 【効果】蓄積電極を自己整合により多重筒状に形成する
ことができ、エッチングの制御性がよく、キャパシタの
容量を容易に増大することができ、メモリセルの高集積
化に好適なキャパシタおよびその製造方法を提供するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のキャパシ
タおよびその製造方法に係り、特に、半導体メモリセル
を構成するキャパシタの容量を増大することにより、メ
モリセルの高集積化を達成するのに好適なキャパシタお
よびその製造方法に関する。
タおよびその製造方法に係り、特に、半導体メモリセル
を構成するキャパシタの容量を増大することにより、メ
モリセルの高集積化を達成するのに好適なキャパシタお
よびその製造方法に関する。
【０００２】
【従来の技術】図８（ａ）〜（ｄ）および図９（ｅ）〜
（ｇ）は、従来のキャパシタの製造方法を示す工程断面
図である。ここに示すキャパシタは、一般に使用される
リング形状のスタックキャパシタである。
（ｇ）は、従来のキャパシタの製造方法を示す工程断面
図である。ここに示すキャパシタは、一般に使用される
リング形状のスタックキャパシタである。
【０００３】まず、図８（ａ）に示すように、シリコン
基板１上にシリコン酸化膜２とシリコン窒化膜３を順次
形成した後、公知のフォトエッチ工程によりシリコン酸
化膜２とシリコン窒化膜３にコンタクトホール１２を開
口する。
基板１上にシリコン酸化膜２とシリコン窒化膜３を順次
形成した後、公知のフォトエッチ工程によりシリコン酸
化膜２とシリコン窒化膜３にコンタクトホール１２を開
口する。
【０００４】次に、図８（ｂ）に示すように、コンタク
トホール１２とシリコン窒化膜３上に多結晶シリコン膜
４を形成する。次いで、その上に別のシリコン酸化膜５
を形成した後、シリコン酸化膜５を図示のような形状に
パターニングして、多結晶シリコン膜４をエッチングす
るためのマスクを形成する。
トホール１２とシリコン窒化膜３上に多結晶シリコン膜
４を形成する。次いで、その上に別のシリコン酸化膜５
を形成した後、シリコン酸化膜５を図示のような形状に
パターニングして、多結晶シリコン膜４をエッチングす
るためのマスクを形成する。
【０００５】次に、図８（ｃ）に示すように、シリコン
酸化膜５をマスクとして多結晶シリコン膜４を部分的に
エッチングする。このとき、エッチングマスクであるシ
リコン酸化膜５もエッチングされて図示のように厚さが
薄くなる。
酸化膜５をマスクとして多結晶シリコン膜４を部分的に
エッチングする。このとき、エッチングマスクであるシ
リコン酸化膜５もエッチングされて図示のように厚さが
薄くなる。
【０００６】次に、図８（ｄ）に示すように、その上に
シリコン酸化膜６を形成した後、このシリコン酸化膜６
をエッチバックして、多結晶シリコン膜４とシリコン酸
化膜５の側壁に側壁シリコン酸化膜７を形成する。
シリコン酸化膜６を形成した後、このシリコン酸化膜６
をエッチバックして、多結晶シリコン膜４とシリコン酸
化膜５の側壁に側壁シリコン酸化膜７を形成する。
【０００７】次に、図９（ｅ）に示すように、その上に
多結晶シリコン膜８′を形成した後、この多結晶シリコ
ン膜８′をエッチバックして、リング形状のキャパシタ
の蓄積電極として使用するための側壁多結晶シリコン膜
８を形成する。
多結晶シリコン膜８′を形成した後、この多結晶シリコ
ン膜８′をエッチバックして、リング形状のキャパシタ
の蓄積電極として使用するための側壁多結晶シリコン膜
８を形成する。
【０００８】次に、シリコン酸化膜５と側壁シリコン酸
化膜７をＨＦ緩衝溶液によりウェットエッチングにより
除去して、図９（ｆ）に示すような形状のキャパシタの
蓄積電極９を形成する。このエッチングのとき、シリコ
ン窒化膜３がエッチングストップ層となる。
化膜７をＨＦ緩衝溶液によりウェットエッチングにより
除去して、図９（ｆ）に示すような形状のキャパシタの
蓄積電極９を形成する。このエッチングのとき、シリコ
ン窒化膜３がエッチングストップ層となる。
【０００９】最後に、図９（ｇ）に示すように、蓄積電
極９の上に誘電体膜１０を形成した後、その上にプレー
ト電極１１を形成して、キャパシタの製造工程が完了す
る。
極９の上に誘電体膜１０を形成した後、その上にプレー
ト電極１１を形成して、キャパシタの製造工程が完了す
る。
【００１０】
【発明が解決しようとする課題】前述の従来のキャパシ
タの製造方法では、図８（ｃ）に示した工程において、
多結晶シリコン膜４を部分的にエッチングして予め決め
られた厚さに形成するのが難しい問題がある。また、図
９（ｇ）に示す蓄積電極９の中央部の主要部とリング部
の構造では、キャパシタの容量の増大に限界があるの
で、メモリセルの高集積化が困難であるという問題があ
る。
タの製造方法では、図８（ｃ）に示した工程において、
多結晶シリコン膜４を部分的にエッチングして予め決め
られた厚さに形成するのが難しい問題がある。また、図
９（ｇ）に示す蓄積電極９の中央部の主要部とリング部
の構造では、キャパシタの容量の増大に限界があるの
で、メモリセルの高集積化が困難であるという問題があ
る。
【００１１】本発明の目的は、上記の問題を解決し、エ
ッチングの制御性がよく、かつ、キャパシタの容量を容
易に増大することができ、メモリセルの高集積化に好適
なキャパシタおよびその製造方法を提供することにあ
る。
ッチングの制御性がよく、かつ、キャパシタの容量を容
易に増大することができ、メモリセルの高集積化に好適
なキャパシタおよびその製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体基板の表面に形成した中間層に開
口したコンタクトホールを介して前記半導体基板の表面
に接触し、かつ、複数の多重筒状を成した蓄積電極と、
その上に形成した誘電体膜と、その上に形成したプレー
ト電極とを含んで成るキャパシタを提供する。
に、本発明は、半導体基板の表面に形成した中間層に開
口したコンタクトホールを介して前記半導体基板の表面
に接触し、かつ、複数の多重筒状を成した蓄積電極と、
その上に形成した誘電体膜と、その上に形成したプレー
ト電極とを含んで成るキャパシタを提供する。
【００１３】また、本発明は、半導体基板（２０・４
０）上に形成した中間層にコンタクトホール（３２・５
６）を形成し、その上に前記コンタクトホールを埋め込
んで第１の導電膜（２４・４４）と、中間層（２５・４
５）を形成し、その上に導電膜から成る突起部（２７）
か、貫通穴（５３）を有する中間層（５２）を形成し、
その上に導電膜（２８・４８、４８′、４８″）と中間
層（２９・４９、４９′、４９″とを交互にそれぞれ複
数層積層し、これらの導電膜と中間層の積層膜をエッチ
バックすることにより、中央の導電膜（２７・５８）を
取り囲む導電膜から成る多重縁（３３・５５）を形成
し、これらの導電膜をマスクとして中間層（２５・４
５）を異方性エッチングによりエッチングして、該中間
層から成る中央の柱状部とそれを取り囲む多重筒を形成
し、この中間層（２５・４５）を除去し、多重筒の形態
を有する蓄積電極（３１・５１）を形成し、該蓄積電極
の上に誘電体膜とプレート電極を形成するキャパシタの
製造方法を提供する。
０）上に形成した中間層にコンタクトホール（３２・５
６）を形成し、その上に前記コンタクトホールを埋め込
んで第１の導電膜（２４・４４）と、中間層（２５・４
５）を形成し、その上に導電膜から成る突起部（２７）
か、貫通穴（５３）を有する中間層（５２）を形成し、
その上に導電膜（２８・４８、４８′、４８″）と中間
層（２９・４９、４９′、４９″とを交互にそれぞれ複
数層積層し、これらの導電膜と中間層の積層膜をエッチ
バックすることにより、中央の導電膜（２７・５８）を
取り囲む導電膜から成る多重縁（３３・５５）を形成
し、これらの導電膜をマスクとして中間層（２５・４
５）を異方性エッチングによりエッチングして、該中間
層から成る中央の柱状部とそれを取り囲む多重筒を形成
し、この中間層（２５・４５）を除去し、多重筒の形態
を有する蓄積電極（３１・５１）を形成し、該蓄積電極
の上に誘電体膜とプレート電極を形成するキャパシタの
製造方法を提供する。
【００１４】
【作用】本発明のキャパシタでは、蓄積電極が多重筒の
形態を有するキャパシタの容量を容易に増大することが
でき、メモリセルの高集積化を実現することができる。
形態を有するキャパシタの容量を容易に増大することが
でき、メモリセルの高集積化を実現することができる。
【００１５】また、本発明のキャパシタの製造方法で
は、このような蓄積電極が多重筒の形態を有するキャパ
シタの製造方法を提供することができ、また、蓄積電極
を自己整合により多重筒状に形成することができ、エッ
チングの制御性がよく形成することができる。
は、このような蓄積電極が多重筒の形態を有するキャパ
シタの製造方法を提供することができ、また、蓄積電極
を自己整合により多重筒状に形成することができ、エッ
チングの制御性がよく形成することができる。
【００１６】
【実施例】実施例１ 図１（ａ）〜（ｃ）、図２（ｄ）、（ｅ）、図３
（ｆ）、（ｇ）は、本発明の第１の実施例のキャパシタ
の製造方法を示す工程断面図、図３（ｈ）は、図３
（ｇ）の平面図である。
（ｆ）、（ｇ）は、本発明の第１の実施例のキャパシタ
の製造方法を示す工程断面図、図３（ｈ）は、図３
（ｇ）の平面図である。
【００１７】まず、図１（ａ）に示すように、シリコン
基板２０上に第１のシリコン酸化膜２１、第１のシリコ
ン窒化膜２２および第２のシリコン酸化膜２３を順次形
成した後、半導体メモリセルのトランジスタとキャパシ
タとのコンタクト部を形成すべき箇所のこれらの３層膜
に、公知のフォトエッチ工程によりパターニングしてコ
ンタクトホール３２を開口する。次いで、その上に不純
物をドープした第１の多結晶シリコン膜２４（または非
晶質シリコン膜）を通常の低圧化学蒸着（ＬＰＣＶＤ）
法により約３０００Åの厚さに形成する。次いで、その
上に第３のシリコン酸化膜２５（またはシリコン窒化膜
等の多結晶シリコン膜に対してエッチング選択比が大き
い中間層）を約５０００Åの厚さに形成する。次いで、
第２の多結晶シリコン膜２６を約２０００Åの厚さに形
成した後、パターニングし、突起部２７を形成する。
基板２０上に第１のシリコン酸化膜２１、第１のシリコ
ン窒化膜２２および第２のシリコン酸化膜２３を順次形
成した後、半導体メモリセルのトランジスタとキャパシ
タとのコンタクト部を形成すべき箇所のこれらの３層膜
に、公知のフォトエッチ工程によりパターニングしてコ
ンタクトホール３２を開口する。次いで、その上に不純
物をドープした第１の多結晶シリコン膜２４（または非
晶質シリコン膜）を通常の低圧化学蒸着（ＬＰＣＶＤ）
法により約３０００Åの厚さに形成する。次いで、その
上に第３のシリコン酸化膜２５（またはシリコン窒化膜
等の多結晶シリコン膜に対してエッチング選択比が大き
い中間層）を約５０００Åの厚さに形成する。次いで、
第２の多結晶シリコン膜２６を約２０００Åの厚さに形
成した後、パターニングし、突起部２７を形成する。
【００１８】次に、図１（ｂ）に示すように、第２の多
結晶シリコン膜２６から成る突起部２７を形成した第３
のシリコン酸化膜２５上に、第３の多結晶シリコン膜２
８と第４のシリコン酸化膜２９（またはシリコン窒化膜
等の多結晶シリコン膜に対してエッチング選択比が大き
い中間層）をそれぞれ約５００Åの厚さに交互に多数層
に積層する。
結晶シリコン膜２６から成る突起部２７を形成した第３
のシリコン酸化膜２５上に、第３の多結晶シリコン膜２
８と第４のシリコン酸化膜２９（またはシリコン窒化膜
等の多結晶シリコン膜に対してエッチング選択比が大き
い中間層）をそれぞれ約５００Åの厚さに交互に多数層
に積層する。
【００１９】次に、Ｆマイナスイオンを含むＣＦ4等の
ガスを使用して第３の多結晶シリコン膜２８が第４のシ
リコン酸化膜２９よりエッチング速度が遅くなるような
条件でエッチングして、図１（ｃ）に示すように、中央
の突起部２７を取り囲む第３の多結晶シリコン膜２８か
ら成る３重縁３３の形態に残留させる。突起部２７と３
重縁３３の平面形状は、例えば突起部２７が正方形、３
重縁３３がロ字形状である。
ガスを使用して第３の多結晶シリコン膜２８が第４のシ
リコン酸化膜２９よりエッチング速度が遅くなるような
条件でエッチングして、図１（ｃ）に示すように、中央
の突起部２７を取り囲む第３の多結晶シリコン膜２８か
ら成る３重縁３３の形態に残留させる。突起部２７と３
重縁３３の平面形状は、例えば突起部２７が正方形、３
重縁３３がロ字形状である。
【００２０】次に、突起部２７と３重縁３３をマスクと
して第３のシリコン酸化膜２５を異方性エッチングによ
りエッチングして、その下の第１の多結晶シリコン膜２
４によりエッチングがストップされるようにし、図２
（ｄ）に示すように、第３のシリコン酸化膜２５から成
る中央の柱とこれを取り囲む多重筒の形態を形成する。
して第３のシリコン酸化膜２５を異方性エッチングによ
りエッチングして、その下の第１の多結晶シリコン膜２
４によりエッチングがストップされるようにし、図２
（ｄ）に示すように、第３のシリコン酸化膜２５から成
る中央の柱とこれを取り囲む多重筒の形態を形成する。
【００２１】次に、図２（ｅ）に示すように、その上に
第４の多結晶シリコン膜３０を形成する。
第４の多結晶シリコン膜３０を形成する。
【００２２】次に、図３（ｆ）に示すように、多結晶シ
リコン膜３０、２８、２７および２４を第４の多結晶シ
リコン膜３０の厚さより深くエッチバックする。なお、
このとき、第２のシリコン酸化膜２３が露出し、この第
２のシリコン酸化膜２３によってエッチングがストップ
される。
リコン膜３０、２８、２７および２４を第４の多結晶シ
リコン膜３０の厚さより深くエッチバックする。なお、
このとき、第２のシリコン酸化膜２３が露出し、この第
２のシリコン酸化膜２３によってエッチングがストップ
される。
【００２３】次に、ＨＦを含む溶液を使用して第３のシ
リコン酸化膜２５および第２のシリコン酸化膜２３をウ
ェットエッチングにより除去すると、図３（ｇ）に示す
ような４重筒の形態の蓄積電極３１を形成する。図３
（ｈ）に図３（ｇ）の平面図を示す。蓄積電極３１の角
部はフォトエッチング工程により少し丸くなっている。
リコン酸化膜２５および第２のシリコン酸化膜２３をウ
ェットエッチングにより除去すると、図３（ｇ）に示す
ような４重筒の形態の蓄積電極３１を形成する。図３
（ｈ）に図３（ｇ）の平面図を示す。蓄積電極３１の角
部はフォトエッチング工程により少し丸くなっている。
【００２４】これ以後は図示は省略するが、通常の方法
により蓄積電極３１の上に誘電体膜とプレート電極を形
成して、半導体メモリセルのキャパシタの製造が完了す
る。
により蓄積電極３１の上に誘電体膜とプレート電極を形
成して、半導体メモリセルのキャパシタの製造が完了す
る。
【００２５】実施例２ 図４（ａ）、（ｂ）、図５（ｃ）、（ｄ）、図６
（ｅ）、（ｆ）、図７（ｇ）、（ｈ）は、本発明の第２
の実施例のキャパシタの製造方法を示す工程断面図であ
る。
（ｅ）、（ｆ）、図７（ｇ）、（ｈ）は、本発明の第２
の実施例のキャパシタの製造方法を示す工程断面図であ
る。
【００２６】まず、図４（ａ）に示すように、シリコン
基板４０上に第１のシリコン酸化膜４１、第１のシリコ
ン窒化膜４２および第２のシリコン酸化膜４３を順次形
成した後、半導体メモリセルのトランジスタとキャパシ
タとのコンタクト部を形成すべき箇所のこれらの３層膜
に、公知のフォトエッチ工程によりパターニングしてコ
ンタクトホール５６を開口する。次いで、その上に第１
の多結晶シリコン膜４４を通常の低圧化学蒸着法により
約３０００Åの厚さに形成し、その上に第３のシリコン
酸化膜４５を約５０００Åの厚さに形成し、その上に第
２の多結晶シリコン膜４６を約１０００Åの厚さに形成
し、その上にさらに第４のシリコン酸化膜５２を約２０
００Åの厚さに形成する。
基板４０上に第１のシリコン酸化膜４１、第１のシリコ
ン窒化膜４２および第２のシリコン酸化膜４３を順次形
成した後、半導体メモリセルのトランジスタとキャパシ
タとのコンタクト部を形成すべき箇所のこれらの３層膜
に、公知のフォトエッチ工程によりパターニングしてコ
ンタクトホール５６を開口する。次いで、その上に第１
の多結晶シリコン膜４４を通常の低圧化学蒸着法により
約３０００Åの厚さに形成し、その上に第３のシリコン
酸化膜４５を約５０００Åの厚さに形成し、その上に第
２の多結晶シリコン膜４６を約１０００Åの厚さに形成
し、その上にさらに第４のシリコン酸化膜５２を約２０
００Åの厚さに形成する。
【００２７】次に、図４（ｂ）に示すように、第４のシ
リコン酸化膜５２をパターニングして、第４のシリコン
酸化膜５２の所定の箇所に例えば正方形状の凹部５３を
形成する。
リコン酸化膜５２をパターニングして、第４のシリコン
酸化膜５２の所定の箇所に例えば正方形状の凹部５３を
形成する。
【００２８】次に、図５（ｃ）に示すように、凹部５３
を形成した第４のシリコン酸化膜５２と露出された第２
の多結晶シリコン膜４６上に、第３の多結晶シリコン膜
４８、４８′、４８″と、第５のシリコン酸化膜４９、
４９′、４９″とをそれぞれ約２０００〜５０００Åの
厚さとなるように、交互に多数層に、ここではそれぞれ
３層ずつ積層する。次いで、この多数層の最上層、すな
わち、第５のシリコン酸化膜４９″の上に、第４の多結
晶シリコン膜５４を蒸着した後、Ｏ2ガスとＣＦ4ガスを
用いて第４の多結晶シリコン膜５４をエッチバックして
第５のシリコン酸化膜４９″の凹部に第４の多結晶シリ
コン膜５４′を埋め込む。
を形成した第４のシリコン酸化膜５２と露出された第２
の多結晶シリコン膜４６上に、第３の多結晶シリコン膜
４８、４８′、４８″と、第５のシリコン酸化膜４９、
４９′、４９″とをそれぞれ約２０００〜５０００Åの
厚さとなるように、交互に多数層に、ここではそれぞれ
３層ずつ積層する。次いで、この多数層の最上層、すな
わち、第５のシリコン酸化膜４９″の上に、第４の多結
晶シリコン膜５４を蒸着した後、Ｏ2ガスとＣＦ4ガスを
用いて第４の多結晶シリコン膜５４をエッチバックして
第５のシリコン酸化膜４９″の凹部に第４の多結晶シリ
コン膜５４′を埋め込む。
【００２９】次に、Ｆマイナスイオンを含むＣＦ4等の
ガスを用いて第３の多結晶シリコン膜４８、４８′、４
８″と第５のシリコン酸化膜４９、４９′、４９″の積
層膜をエッチバックする。このとき、第３の多結晶シリ
コン膜４８、４８′、４８″のエッチング速度が第５の
シリコン酸化膜４９、４９′、４９″より遅くなるよう
な条件でエッチバックする。この結果、図５（ｄ）に示
すように、中央の多結晶シリコン膜５８を取り囲む多結
晶シリコン膜から成る３重縁５５の形態に残留される。
すなわち、第４のシリコン酸化膜５２の凹部５３の段差
の存在により、エッチング速度の遅い厚さの厚い第３の
多結晶シリコン膜４８の部分５６が選択的に残留され
る。多結晶シリコン膜５８と３重縁５５の平面形状は、
例えば多結晶シリコン膜５８が正方形、３重縁５５がロ
字形状である。
ガスを用いて第３の多結晶シリコン膜４８、４８′、４
８″と第５のシリコン酸化膜４９、４９′、４９″の積
層膜をエッチバックする。このとき、第３の多結晶シリ
コン膜４８、４８′、４８″のエッチング速度が第５の
シリコン酸化膜４９、４９′、４９″より遅くなるよう
な条件でエッチバックする。この結果、図５（ｄ）に示
すように、中央の多結晶シリコン膜５８を取り囲む多結
晶シリコン膜から成る３重縁５５の形態に残留される。
すなわち、第４のシリコン酸化膜５２の凹部５３の段差
の存在により、エッチング速度の遅い厚さの厚い第３の
多結晶シリコン膜４８の部分５６が選択的に残留され
る。多結晶シリコン膜５８と３重縁５５の平面形状は、
例えば多結晶シリコン膜５８が正方形、３重縁５５がロ
字形状である。
【００３０】次に、多結晶シリコン膜５８と３重縁５５
をマスクとして第３のシリコン酸化膜４５を異方性エッ
チングによりエッチングすると、図６（ｅ）に示すよう
に、第３のシリコン酸化膜４５が中央の内部柱とこれを
取り囲む３重筒の形態となる。このとき、第１の多結晶
シリコン膜４４がエッチングストップ層として働く。
をマスクとして第３のシリコン酸化膜４５を異方性エッ
チングによりエッチングすると、図６（ｅ）に示すよう
に、第３のシリコン酸化膜４５が中央の内部柱とこれを
取り囲む３重筒の形態となる。このとき、第１の多結晶
シリコン膜４４がエッチングストップ層として働く。
【００３１】次に、図６（ｆ）に示すように、この上に
第５の多結晶シリコン膜５０を形成する。
第５の多結晶シリコン膜５０を形成する。
【００３２】次に、第４の多結晶シリコン膜５０の堆積
厚さ以上エッチバックする。このとき、図７（ｇ）に示
すように、第２のシリコン酸化膜４３の表面が露出し、
この第２のシリコン酸化膜４３によってエッチングがス
トップされる。
厚さ以上エッチバックする。このとき、図７（ｇ）に示
すように、第２のシリコン酸化膜４３の表面が露出し、
この第２のシリコン酸化膜４３によってエッチングがス
トップされる。
【００３３】次に、第３のシリコン酸化膜４５と第２の
シリコン酸化膜４３をＨＦを含む溶液を用いたウェット
エッチングにより除去すると、図７（ｈ）に示すよう
に、４重筒の形態をした蓄積電極５１が形成される。そ
の後、図示は省略するが、通常の方法を用いて蓄積電極
５１の上に誘電体膜とプレート電極を形成して、メモリ
セルのキャパシタの作製が完了する。
シリコン酸化膜４３をＨＦを含む溶液を用いたウェット
エッチングにより除去すると、図７（ｈ）に示すよう
に、４重筒の形態をした蓄積電極５１が形成される。そ
の後、図示は省略するが、通常の方法を用いて蓄積電極
５１の上に誘電体膜とプレート電極を形成して、メモリ
セルのキャパシタの作製が完了する。
【００３４】上記実施例１、２では、蓄積電極３１、５
１を自己整合により多重筒状に形成することができ、エ
ッチングの制御性がよい。また、蓄積電極３１、５１が
多重筒状なので、キャパシタの容量を容易に増大するこ
とができ、メモリセルの高集積化を実現することができ
る。
１を自己整合により多重筒状に形成することができ、エ
ッチングの制御性がよい。また、蓄積電極３１、５１が
多重筒状なので、キャパシタの容量を容易に増大するこ
とができ、メモリセルの高集積化を実現することができ
る。
【００３５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、実施例１の蓄積電極３
１（図３（ｇ）、（ｈ））と、実施例２の蓄積電極５１
（図７（ｈ））の４重筒部の平面形状は、図３（ｈ）に
示したようなロ字形状、すなわち、正方形状にしたが、
これに限定されず、種々の形状の多重筒状に形成するこ
とができることは言うまでもない。また、４重に限らな
いことももちろんである。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、実施例１の蓄積電極３
１（図３（ｇ）、（ｈ））と、実施例２の蓄積電極５１
（図７（ｈ））の４重筒部の平面形状は、図３（ｈ）に
示したようなロ字形状、すなわち、正方形状にしたが、
これに限定されず、種々の形状の多重筒状に形成するこ
とができることは言うまでもない。また、４重に限らな
いことももちろんである。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
蓄積電極を自己整合により多重筒状に形成することがで
き、エッチングの制御性がよく、キャパシタの容量を容
易に増大することができ、メモリセルの高集積化に好適
なキャパシタおよびその製造方法を提供することができ
る。
蓄積電極を自己整合により多重筒状に形成することがで
き、エッチングの制御性がよく、キャパシタの容量を容
易に増大することができ、メモリセルの高集積化に好適
なキャパシタおよびその製造方法を提供することができ
る。
【図１】本発明の第１の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】本発明の第１の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図３】本発明の第１の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図４】本発明の第２の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図５】本発明の第２の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図６】本発明の第２の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図７】本発明の第２の実施例のキャパシタの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図８】従来のキャパシタの製造方法を示す工程断面図
である。
である。
【図９】従来のキャパシタの製造方法を示す工程断面図
である。
である。
２０、４０…半導体基板、２１、２２、４１、４２…中
間層、３１、５１…蓄積電極。
間層、３１、５１…蓄積電極。
Claims (10)
- 【請求項１】半導体基板の表面に形成した絶縁膜に開口
したコンタクトホールを介して前記半導体基板の表面に
接触し、かつ、複数の多重筒状を成した蓄積電極と、そ
の上に形成した誘電体膜と、その上に形成したプレート
電極とを含んで成ることを特徴とするキャパシタ。 - 【請求項２】前記キャパシタが半導体メモリセルを構成
するキャパシタであることを特徴とする請求項１記載の
キャパシタ。 - 【請求項３】基板（２０）上に、第１の中間層（２
１）、第２の中間層（２２）、および第３の中間層（２
３）を順次積層し、これらの３層膜（２１、２２、２
３）をパターニングして所定の箇所にコンタクトホール
（１９）を形成する第１の工程と、 前記コンタクトホール（１９）と前記３層膜（２１、２
２、２３）の上に、前記コンタクトホール（１９）を埋
め込むように第１の導電膜（２４）を形成する第２の工
程と、 前記第１の導電膜（２４）の上に第４の中間層（２５）
を形成する第３の工程と、 前記第４の中間層（２５）上の所定の箇所に第２の導電
膜（２６）から成る突起部（２７）を形成する第４の工
程と（図１（ａ））、 前記突起部（２７）を形成した前記第４の中間層（２
５）上に、第３の導電膜（２８）と第５の中間層（２
９）とを交互にそれぞれ複数層積層する第５の工程と
（図１（ｂ））、 前記第３の導電膜（２８）と前記第５の中間層（２９）
とをエッチバックすることにより、残留した前記突起部
（２７）を取り囲む前記第３の導電膜（２８）から成る
多重縁（３３）を形成する第６の工程と（図１
（ｃ））、 残留した前記突起部（２７）および前記多重縁（３３）
をマスクとして前記第４の中間層（２５）を異方性エッ
チングによりエッチングして、前記第４の中間層（２
５）から成る中央の柱状部とそれを取り囲む多重筒を形
成する第７の工程と（図２（ｄ））、 前記第４の中間層（２５）から成る中央の柱状部と前記
多重筒を形成した前記第１の導電膜（２４）上に、第４
の導電膜（３０）を形成した後（図２（ｅ））、その形
成した厚さ以上にエッチバックする第８の工程と（図３
（ｆ））、 前記第４の中間層（２５）をエッチングして、多重筒の
形態を有する蓄積電極（３１）を形成する第９の工程と
（図３（ｇ））、 前記蓄積電極（３１）上に誘電体膜とプレート電極を形
成する第１０の工程とを含んで成ることを特徴とするキ
ャパシタの製造方法。 - 【請求項４】前記第５の工程において、前記第３の導電
膜（２８）のエッチング速度が前記第５の中間層（２
９）のエッチング速度よりも遅い条件でエッチバックを
行なうことを特徴とする請求項３記載のキャパシタの製
造方法。 - 【請求項５】前記第５の工程において、前記第３の導電
膜（２８）が多結晶シリコンから成り、前記第５の中間
層（２９）がシリコン酸化膜から成り、かつ、Ｆマイナ
スイオンを含むガスを用いてエッチバックを行なうこと
を特徴とする請求項２または４記載のキャパシタの製造
方法。 - 【請求項６】半導体基板（４０）上に、第１の中間層
（４１）、第２の中間層（４２）、および第３の中間層
（４３）を順次積層し、これらの３層膜（４１、４２、
４３）をパターニングして所定の箇所にコンタクトホー
ル（５６）を形成する第１の工程と、 前記コンタクトホール（５６）と前記３層膜（４１、４
２、４３）の上に、前記コンタクトホール（５６）を埋
め込むように第１の導電膜（４４）を形成する第２の工
程と、 前記第１の導電膜（４４）の上に第４の中間層（４５）
を形成する第３の工程と、 前記第４の中間層（４５）上に第５の中間層（５２）を
形成した後（図４（ａ））、前記第５の中間層（５２）
の所定の箇所に貫通穴（５３）を開口する第４の工程と
（図４（ｂ））、 前記貫通穴（５３）と前記第５の中間層（５２）上に、
第２の導電膜（４８、４８′、４８″）と第６の中間層
（４９、４９′、４９″）とを交互にそれぞれ複数層積
層する第５の工程と（図５（ｃ））、 前記第２の導電膜（４８、４８′、４８″）と前記第６
の中間層（４９、４９′、４９″）とをエッチバックす
ることにより、残留した導電膜（５８）を取り囲む導電
膜から成る多重縁（５５）を形成する第６の工程と（図
５（ｄ））、 残留した前記導電膜（５８）および前記多重縁（５５）
をマスクとして前記第４の中間層（４５）を異方性エッ
チングによりエッチングして、前記第４の中間層（４
５）から成る中央の柱状部とそれを取り囲む多重筒を形
成する第７の工程と（図６（ｅ））、 前記柱状部と多重筒を形成した前記第１の導電膜（４
４）上に、第３の導電膜（５０）を形成した後（図６
（ｆ））、その形成した厚さ以上にエッチバックする第
８の工程と（図７（ｇ））、 前記第４の中間層（４５）をエッチングして、多重筒の
形態を有する蓄積電極（５１）を形成する第９の工程と
（図７（ｈ））、 前記蓄積電極（３１）上に誘電体膜とプレート電極を形
成する第１０の工程とを含んで成ることを特徴とするキ
ャパシタの製造方法。 - 【請求項７】前記第３の工程において形成した前記第４
の中間層（４５）の上に第４の導電膜（４６）を設け、
その後、前記第４の工程の前記第５の中間層（５２）を
形成することを特徴とする請求項６記載のキャパシタの
製造方法。 - 【請求項８】前記第５の工程において、前記第４の導電
膜（４８、４８′、４８″）と前記第６の中間層（４
９、４９′、４９″）とを積層した後に生じた凹部に第
５の導電膜（５４）を埋め込み、その後、前記第６の工
程のエッチバックを行なうことを特徴とする請求項６記
載のキャパシタの製造方法。 - 【請求項９】前記第６の工程において、前記第４の導電
膜（４８、４８′、４８″）のエッチング速度が前記第
６の中間層（４９、４９′、４９″）のエッチング速度
よりも遅い条件でエッチバックすることを特徴とする請
求項６記載のキャパシタの製造方法。 - 【請求項１０】前記第６の工程において、前記第４の導
電膜（４８、４８′、４８″）が多結晶シリコンから成
り、前記第６の中間層（４９、４９′、４９″）がシリ
コン酸化膜から成り、かつ、Ｆマイナスイオンを含むガ
スを用いてエッチバックを行なうことを特徴とする請求
項６または９記載のキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-10546 | 1992-06-18 | ||
| KR1019920010546A KR960003498B1 (ko) | 1992-06-18 | 1992-06-18 | 반도체장치의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697371A true JPH0697371A (ja) | 1994-04-08 |
| JP3288805B2 JP3288805B2 (ja) | 2002-06-04 |
Family
ID=19334842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14743593A Expired - Lifetime JP3288805B2 (ja) | 1992-06-18 | 1993-06-18 | キャパシタの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5480824A (ja) |
| JP (1) | JP3288805B2 (ja) |
| KR (1) | KR960003498B1 (ja) |
| DE (1) | DE4320060B4 (ja) |
| TW (1) | TW222349B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008306204A (ja) * | 1996-09-16 | 2008-12-18 | Internatl Business Mach Corp <Ibm> | 基板内に高静電容量の記憶ノード構造を製造するための方法、及び高静電容量の記憶ノードを有する基板 |
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| GB2322964B (en) * | 1997-03-07 | 2001-10-17 | United Microelectronics Corp | Polysilicon CMP process for high-density DRAM cell structures |
| DE19710375C2 (de) * | 1997-03-13 | 2002-11-07 | Micronas Semiconductor Holding | Verfahren zum Herstellen von räumlich strukturierten Bauteilen |
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| FR2813142B1 (fr) * | 2000-08-17 | 2002-11-29 | St Microelectronics Sa | Fabrication de condensateurs a armatures metalliques |
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- 1992-06-18 KR KR1019920010546A patent/KR960003498B1/ko not_active IP Right Cessation
-
1993
- 1993-05-26 TW TW082104168A patent/TW222349B/zh not_active IP Right Cessation
- 1993-06-17 DE DE4320060A patent/DE4320060B4/de not_active Expired - Fee Related
- 1993-06-18 US US08/079,186 patent/US5480824A/en not_active Expired - Lifetime
- 1993-06-18 JP JP14743593A patent/JP3288805B2/ja not_active Expired - Lifetime
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