JPH10189911A - キャパシタ及びその製造方法 - Google Patents
キャパシタ及びその製造方法Info
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- 239000003990 capacitor Substances 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 238000003860 storage Methods 0.000 claims abstract description 99
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 193
- 238000000034 method Methods 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 238000001039 wet etching Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims 2
- 239000011810 insulating material Substances 0.000 claims 2
- 239000002356 single layer Substances 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 description 38
- 239000011229 interlayer Substances 0.000 description 28
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- -1 Phospho Silicate Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Manufacturing & Machinery (AREA)
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- Ceramic Engineering (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
キャパシタ及びその製造方法を提供すること。 【解決手段】 ポリシリコン層25上に、第1ピラー層
26aと第2ピラー層27aとを、第2ピラー層27a
の幅より第1ピラー層26aの幅が狭くなるように形成
する。その後、全面にポリシリコンを蒸着し、そのポリ
シリコンを異方性食刻で食刻することにより、第1ピラ
ー層26aの側面にピラーストレージノード29を形成
する。このピラーストレージノード29の先端は、第2
ピラー層27aの突部下面に対応して平坦に形成され
る。さらに、ピラーストレージノード29は、第2ピラ
ー層27aにより一定の高さに形成される。
Description
製造方法に係り、特にU字状のキャパシタにおいてピラ
ー(上方に突出した柱部分)の尖鋭部発生問題と再現性
問題を解決するのに適したキャパシタ及びその製造方法
に関する。
つの半導体チップ上に多数の素子を集積させる作業が活
発に進んでいる。そこで、DRAM(Dynamic
Random Access Memory)のメモリ
セルにおいては、素子のサイズを最小にするために、様
々なセルの構造が提案されている。
ジスタと1キャパシタとで構成され、このように1トラ
ンジスタと1キャパシタとで構成されるメモリセルにお
いて、信号電荷はトランジスタ(スイッチングトランジ
スタ)に接続されるキャパシタのストレージノード(s
torage node)に貯蔵されるようになる。従
って、半導体メモリ素子の高集積化に起因してメモリセ
ルのサイズが小さくなると、キャパシタのサイズも小さ
くなるので、ストレージノードに貯蔵できる電荷の量も
減少することになる。
伝達するためには、キャパシタ容量を一定値以上に確保
して一定量以上の信号電荷を貯蔵できるようにすること
が必要で、そのためには、ストレージノードが一定値以
上の表面積を有しなければならない。その場合、前述し
た高密度化との両立のため、キャパシタのストレージノ
ードは半導体基板の制限された領域内で相対的に大きい
表面積を有しなければならない。そこで、平板(par
allel plate)構造からフィン(fin)又
はピラー(Pillar)構造を有するキャパシタが紹
介されている。しかし、キャパシタ構造をフィン又はピ
ラー構造にすることにより、キャパシタの容量を高める
ことはできるが、ピラー構造のキャパシタは、尖鋭部に
高電界がかかって漏洩電流が発生する問題があった。
及びその製造方法を説明する。図10は従来のキャパシ
タの断面図であり、図11および図12は従来のキャパ
シタの製造方法を示す工程断面図である。
ように、基板1上に層間絶縁膜2とブロッキング(bl
ocking)層3が形成される。これら層間絶縁膜2
とブロッキング層3の所定領域にはコンタクトホール1
1を有する。そして、コンタクトホール11内とコンタ
クトホール11の周辺部のブロッキング層3上にはスト
レージノード5aが形成され、このストレージノード5
aの上部には縁部に沿ってピラーストレージノード8が
形成されている。この際、ピラーストレージノード8の
先端は尖鋭状をなす。そして、ピラーストレージノード
8とストレージノード5aの表面を覆うように誘電体膜
9が形成され、さらに誘電体膜9の上にプレートノード
10が形成されて、U字状のキャパシタが構成される。
の製造方法は、まず、図11(a)に示すように、基板
1上に熱酸化工程又は化学気相蒸着法(CVD)を使用
して層間絶縁膜2を形成する。そして、層間絶縁膜2上
に窒化膜を蒸着してブロッキング層3を形成する。次い
で、ブロッキング層3上に感光膜4を塗布した後、該感
光膜3の所定部分を露光及び現像工程で除去する(パタ
ーニングする)。そして、パターニングされた感光膜4
をマスクとして用いて異方性食刻で基板1が露出するよ
うにブロッキング層3及び層間絶縁膜2の所定部分にコ
ンタクトホール11を形成する。
4を除去した後、全面にポリシリコン層5を蒸着する。
そして、ポリシリコン層5の全面にPSG(Phosp
hoSilicate Glass)又はBPSG(B
oron Phosphorus Silicate
Glass)の平坦保護膜6を蒸着する。そして、全面
に感光膜7を塗布した後、図11(c)に示すように、
該感光膜7の所定部分を残すように露光及び現像工程で
感光膜7をパターニングする。この後、パターニングさ
れた感光膜7をマスクとして用いて異方性食刻で平坦保
護膜6をパターニングしてコンタクトホール11の上部
にピラー層6aを形成する。
リシリコンを蒸着し、このポリシリコンをRIE(Re
active Ion Etching)で異方性食刻
して、図12(a)に示すように、ピラー層6aの両側
面にピラーストレージノード8を形成する。この際、同
時に、ポリシリコン層5も異方性食刻する。その結果、
ブロッキング層3上にストレージノード5aとピラース
トレージノード8が形成される。この後、湿式食刻でピ
ラー層6aを除去する。この際、ブロッキング層3は層
間絶縁膜2を保護する働きをする。
ン層を蒸着し、パターニングすることにより、図12
(b)に示すように、誘電体膜9とプレートノード10
を形成し、U字状の従来のキャパシタを完成させる。
のキャパシタ及びその製造方法では、次のような問題点
があった。第1に、ピラーストレージノード8の先端部
分の尖鋭部に電界が集中して、この尖鋭部で電流が漏洩
する恐れがある。第2に、ピラーストレージノード8を
異方性食刻で形成するとき、食刻程度に応じてピラース
トレージノード8の高さに変化が生じるため、キャパシ
タンスを一定にし難い。よって、再現性が低くなる。本
発明は上記の点に鑑みなされたもので、その目的は、電
流漏洩を改善し、再現性を保障できるキャパシタ及びそ
の製造方法を提供することにある。
決するために、基板と、この基板上にコンタクトホール
を有して形成された第1絶縁膜と、前記コンタクトホー
ル内と前記コンタクトホールの周辺部の第1絶縁膜上に
形成された第1ストレージノードと、この第1ストレー
ジノードの縁部上面に、第1ストレージノードと連結さ
れて上方に突出して形成され、さらに先端部が平坦に形
成された第2ストレージノードと、前記第1ストレージ
ノード及び前記第2ストレージノードの表面に形成され
た誘電体膜と、この誘電体膜を挟んで前記第1ストレー
ジノード及び前記第2ストレージノードを覆うように形
成されたプレートノードとを備えることを特徴とするキ
ャパシタとする。
前記基板上にコンタクトホールを有する第1絶縁膜を形
成する工程と、前記コンタクトホール及び第1絶縁膜上
に第1導電層を形成する工程と、前記第1導電層上の所
定部分に第2絶縁膜、第3絶縁膜を順次に形成し、その
際、第2絶縁膜が第3絶縁膜より狭い幅を有するように
形成する工程と、前記第2絶縁膜の側面を囲み、前記第
1導電層に連結されるように、先端部が平坦な第2導電
層を形成する工程と、前記第2絶縁膜と前記第3絶縁膜
を除去する工程と、前記第1導電層及び第2導電層の表
面に誘電体膜を形成する工程と、前記誘電体膜上に第3
導電層を形成する工程とを備えることを特徴とするキャ
パシタの製造方法とする。
ールを有する第1絶縁膜を形成する工程と、前記コンタ
クトホール及び第1絶縁膜上に第1導電層を形成する工
程と、前記第1導電層上の所定部分に第2絶縁膜、第3
絶縁膜及び第4絶縁膜を順次に形成し、その際、第3絶
縁膜が第2及び第4絶縁膜より狭い幅を有するように形
成する工程と、前記第2絶縁膜と第3絶縁膜の側面を囲
み、前記第1導電層に連結されるように、先端部が平坦
な第2導電層を形成する工程と、前記第2、第3及び第
4絶縁膜を除去する工程と、前記第1導電層及び第2導
電層の表面に誘電体膜を形成する工程と、前記誘電体膜
上に第3導電層を形成する工程とを備えることを特徴と
するキャパシタの製造方法とする。
ールを有する第1絶縁膜下層部、第1絶縁膜上層部及び
第2絶縁膜を順次に形成する工程と、前記コンタクトホ
ール及び第2絶縁膜上に第1導電層を形成する工程と、
前記第1導電層上の所定部分に第3絶縁膜、第4絶縁膜
を順次に形成し、その際、第3絶縁膜を第4絶縁膜より
狭い幅を有するように形成する工程と、前記第3絶縁膜
の側面を囲み、前記第1導電層に連結されるように、先
端部が平坦な第2導電層を形成する工程と、前記第4絶
縁膜を除去する工程と、前記第3絶縁膜及び前記第2絶
縁膜を除去する工程と、前記第1導電層及び前記第2導
電層の表面に誘電体膜を形成する工程と、前記誘電体膜
を挟んで前記第1導電層及び第2導電層を第3導電層で
覆う工程とを備えることを特徴とするキャパシタの製造
方法とする。
よるキャパシタ及びその製造方法の実施の形態を詳細に
説明する。図1は本発明のキャパシタの第1の実施の形
態を示す断面図であり、図2及び図3は本発明のキャパ
シタの製造方法の第1の実施の形態を示す工程断面図で
ある。
シタは、図1に示すように、基板21を有し、この基板
21上に層間絶縁膜22とブロッキング層23が積層形
成される。この層間絶縁膜22とブロッキング層23
は、層間絶縁膜22が酸化膜、ブロッキング層23が窒
化膜と言うように互いに絶縁特性が異なる膜であり、第
1の絶縁膜を構成し、所定領域にはコンタクトホール2
0を有する。そして、コンタクトホール20内部とコン
タクトホール20の周辺部分のブロッキング層23上に
は、ストレージノード(第1ストレージノード)25a
が形成され、このストレージノード25aの縁部の上面
にはピラーストレージノード(第2ストレージノード)
29が上方に突出して形成されている。この際、ピラー
ストレージノード29の先端部は平坦な形状を有する。
そして、ストレージノード25aとピラーストレージノ
ード29の表面には誘電体膜30が形成され、誘電体膜
30上にはプレートノード31が形成されて、U字状の
キャパシタが構成されている。
示す本発明の製造方法の第1の実施の形態により製造さ
れる。まず、図2(a)に示すように、基板21上に熱
酸化工程又は化学気相蒸着法(CVD)で酸化膜からな
る層間絶縁膜22を形成する。そして、層間絶縁膜22
上に窒化膜を蒸着してブロッキング層23を形成する。
次いで、ブロッキング層23上に感光膜24を塗布した
後、コンタクト部分の感光膜24が除去されるように露
光及び現像工程で感光膜24をパターニングする。そし
て、パターニングされた感光膜24をマスクとして用い
て異方性食刻でブロッキング層23と層間絶縁膜22
(第1絶縁膜)を選択的に除去してコンタクトホール2
0を形成する。
4を除去した後、コンタクトホール20を埋めてブロッ
キング層23上の全面に第1導電層としてのポリシリコ
ン層25を蒸着する。そして、ポリシリコン層25上の
全面にPSG(Phospho Silicate G
lass)又はBPSG(Boron Phospho
rus Silicate Glass)で平坦保護膜
26を蒸着し、さらに平坦保護膜26上にHLD(Hi
gh temperature pressure L
ow Dielectric)又はHTO(High
Temperature Oxide)などのような絶
縁膜27を蒸着する。
図2(c)に示すように、キャパシタ形成領域にのみ感
光膜28が残るように感光膜28を露光及び現像工程で
パターニングする。そして、パターニングされた感光膜
28をマスクに用いた異方性食刻で絶縁膜27と平坦保
護膜26をパターニングすることにより、コンタクトホ
ール20及びその周辺部の上部に第1ピラー層(第2絶
縁膜)26aと第2ピラー層(第3絶縁膜)27aを形
成する。
ングされた感光膜28をマスクとして用いて第2ピラー
層27aより第1ピラー層26aの食刻率が高い条件
で、第2ピラー層27aと第1ピラー層26aの側面を
湿式食刻して、パターニングされた感光膜28の幅より
第2ピラー層27aの幅が狭く、さらに第2ピラー層2
7aの幅より第1ピラー層26aの幅が狭くなるように
する。このようにすると、第2ピラー層27aは第1ピ
ラー層26aのキャップ(cap)として使われる。
リシリコンを蒸着し、そのポリシリコンを異方性食刻で
食刻することにより、図3(b)に示すように、第1ピ
ラー層26aの側面にピラーストレージノード(第2導
電層)29を形成する。このとき、同時に、露出された
ポリシリコン層25を選択的に除去することにより、ポ
リシリコン層25は、コンタクトホール部とその周辺部
分にのみ残り、ストレージノード25aが形成され、こ
のストレージノード25aの縁部上面から前記ピラース
トレージノード29が上方に突出するようになる。ま
た、ピラーストレージノード29の先端は、第2ピラー
層27aの突部下面に対応して平坦に形成される。さら
に、ピラーストレージノード29は、第2ピラー層27
aにより一定の高さに形成される。
で、他との食刻差を利用して第1ピラー層26aと第2
ピラー層27aを除去する。この際、ブロッキング層2
3は層間絶縁膜22を保護する役割をする。次いで、全
面に酸化膜とポリシリコン層(第3導電層)を順次に蒸
着し、パターニングすることにより、ストレージノード
25aとピラーストレージノード29の表面に誘電体膜
30を形成し、さらにその上にプレートノード31を形
成し、図1のキャパシタが完成する。ここで、誘電体膜
30は、酸化膜の代わりに酸化膜/窒化膜又は酸化膜/
窒化膜/酸化膜が積層される構造に形成してもよい。
形態を示す断面図であり、図5及び図6は本発明のキャ
パシタの製造方法の第2の実施の形態を示す工程断面図
である。
シタは、図4に示すように、基板21を有し、この基板
21上に層間絶縁膜22とブロッキング層23が積層形
成される。この層間絶縁膜22とブロッキング層23
は、層間絶縁膜22が酸化膜、ブロッキング層23が窒
化膜と言うように互いに絶縁特性が異なる膜であり、第
1の絶縁膜を構成し、所定領域にはコンタクトホール2
0を有する。そして、コンタクトホール20内部とコン
タクトホール20の周辺部分のブロッキング層23上に
は、ストレージノード(第1ストレージノード)25a
が形成され、このストレージノード25aの縁部の上面
にはピラーストレージノード(第2ストレージノード)
29が上方に突出して形成されている。この際、ピラー
ストレージノード29の先端部は平坦な形状を有する。
また、ピラーストレージノード29は、内側下部に窪み
29aを有するように形成される。そして、ストレージ
ノード25aとピラーストレージノード29の表面には
誘電体膜30が形成され、誘電体膜30上にはプレート
ノード31が形成されて、U字状のキャパシタが構成さ
れている。
示す本発明の製造方法の第2の実施の形態により製造さ
れる。まず、図5(a)に示すように、基板21上に熱
酸化工程又は化学気相蒸着法(CVD)で酸化膜からな
る層間絶縁膜22を形成する。そして、層間絶縁膜22
上に窒化膜を蒸着してブロッキング層23を形成する。
次いで、ブロッキング層23上に感光膜24を塗布した
後、コンタクト部分の感光膜24が除去されるように露
光及び現像工程で感光膜24をパターニングする。そし
て、パターニングされた感光膜24をマスクとして用い
て異方性食刻でブロッキング層23と層間絶縁膜22
(第1絶縁膜)を選択的に除去してコンタクトホール2
0を形成する。
4を除去した後、コンタクトホール20を埋めてブロッ
キング層23上の全面に第1導電層としてのポリシリコ
ン層25を蒸着する。そして、ポリシリコン層25上の
全面にHLD(High temperature L
ow pressure Dielectric)又は
HTO(High Temperature Oxid
e)などの絶縁膜32を蒸着し、さらにこの絶縁膜32
上にPSG(Phospho Silicate Gl
ass)又はBPSG(Boron Phosphor
us Silicate Glass)で平坦保護膜2
6を蒸着し、さらにこの平坦保護膜26上にHLD又は
HTOなどの絶縁膜27を蒸着する。
図5(c)に示すように、キャパシタ形成領域にのみ感
光膜28が残るように感光膜28を露光及び現像工程で
パターニングする。そして、パターニングされた感光膜
28をマスクに用いた異方性食刻で絶縁膜27と平坦保
護膜26さらには絶縁膜32をパターニングすることに
より、コンタクトホール20及びその周辺部の上部に下
から順に第3ピラー層(第2絶縁膜)32、第1ピラー
層(第3絶縁膜)26a、第2ピラー層(第4絶縁膜)
27aを形成する。
ングされた感光膜28をマスクとして用いて、第2ピラ
ー層27aと第3ピラー層32aより第1ピラー層26
aの食刻率が高い条件で、第2、第1、第3ピラー層2
7a,26a,32aを湿式食刻して、パターニングさ
れた感光膜28の幅より第2,第3ピラー層27a,3
2aの幅が狭く、さらに第2,第3ピラー層27a,3
2aの幅より第1ピラー層26aの幅が狭くなるように
する。このようにすると、第2ピラー層27aは第1ピ
ラー層26aのキャップとして使われる。
リシリコンを蒸着し、そのポリシリコンを異方性食刻で
食刻することにより、図6(b)に示すように、第1ピ
ラー層26aと第3ピラー層32aの側面にピラースト
レージノード(第2導電層)29を形成する。このと
き、同時に、露出されたポリシリコン層25を選択的に
除去することにより、ポリシリコン層25は、コンタク
トホール部とその周辺部分にのみ残り、ストレージノー
ド25aが形成され、このストレージノード25aの縁
部上面から前記ピラーストレージノード29が上方に突
出するようになる。また、このピラーストレージノード
29の先端は、第2ピラー層27aの突部下面に対応し
て平坦に形成される。さらに、ピラーストレージノード
29の内側下部においては、第3ピラー層32aの突部
が食い込む形になり、その結果、窪み29aが形成され
る。さらに、ピラーストレージノード29は、第2ピラ
ー層27aにより一定高さに形成される。
で、他との食刻差を利用して第2ピラー層27aと第1
ピラー層26aさらには第3ピラー層32aを除去す
る。この際、ブロッキング層23は層間絶縁膜22が食
刻されないように保護する役割をする。次いで、全面に
酸化膜とポリシリコン層(第3導電層)を順次に蒸着
し、パターニングすることにより、ストレージノード2
5aとピラーストレージノード29の表面に誘電体膜3
0を形成し、さらにその上にプレートノード31を形成
し、図4のキャパシタが完成する。ここで、誘電体膜3
0は、酸化膜の代わりに、酸化膜/窒化膜又は酸化膜/
窒化膜/酸化膜が積層される構造に形成してもよい。
形態を示す断面図であり、図8及び図9は本発明のキャ
パシタの製造方法の第3の実施の形態を示す工程断面図
である。
シタは、図7に示すように、基板21を有し、この基板
21上に層間絶縁膜22とブロッキング層23が積層形
成される。この層間絶縁膜22とブロッキング層23
は、層間絶縁膜22が酸化膜、ブロッキング層23が窒
化膜と言うように互いに絶縁特性が異なる膜であり、層
間絶縁膜22が第1絶縁膜下層部、ブロッキング層23
が第1絶縁膜上層部を構成し、所定領域にはコンタクト
ホール20を有する。そして、コンタクトホール20内
部とコンタクトホール20の周辺部分のブロッキング層
23上には、ブロッキング層23の上面から離れて(浮
いて)ストレージノード25aが形成され、このストレ
ージノード(第1ストレージノード)25aの縁部の上
面にはピラーストレージノード(第2ストレージノー
ド)29が上方に突出して形成されている。この際、ピ
ラーストレージノード29の先端部は平坦な形状を有す
る。そして、ストレージノード25aの下面も含んで、
ストレージノード25aとピラーストレージノード29
の表面には誘電体膜30が形成され、さらにこの誘電体
膜30を挟んでストレージノード25aとピラーストレ
ージノード29を上下及び側面から覆うようにプレート
ノード31が形成されて、U字状のキャパシタが構成さ
れている。
示す本発明の製造方法の第3の実施の形態により製造さ
れる。まず、図8(a)に示すように、基板21上に熱
酸化工程又は化学気相蒸着法(CVD)で酸化膜からな
る層間絶縁膜(第1絶縁膜下層部)22を形成する。そ
して、層間絶縁膜22上に窒化膜を蒸着してブロッキン
グ層(第1絶縁膜上層部)23を形成する。さらに、ブ
ロッキング層23上に化学気相蒸着法で酸化膜からなる
絶縁膜(第2絶縁膜)33を蒸着する。次いで、絶縁膜
33上に感光膜24を塗布した後、コンタクト部分の感
光膜24が除去されるように露光及び現像工程で感光膜
24をパターニングする。そして、パターニングされた
感光膜24をマスクとして用いて異方性食刻で絶縁膜3
3とブロッキング層23さらには層間絶縁膜22を選択
的に除去してコンタクトホール20を形成する。
4を除去した後、コンタクトホール20を埋めて絶縁膜
33上の全面に第1導電層としてのポリシリコン層25
を蒸着する。そして、ポリシリコン層25の全面にPS
G又はBPSGで平坦保護膜26を蒸着し、さらに平坦
保護膜26上に窒化膜を絶縁膜34として蒸着する。
図8(c)に示すように、キャパシタ形成領域にのみ感
光膜28が残るように感光膜28を露光及び現像工程で
パターニングする。そして、パターニングされた感光膜
28をマスクに用いた異方性食刻で絶縁膜34と平坦保
護膜26を除去することにより、コンタクトホール20
及びその周辺部の上部に第1ピラー層(第3絶縁膜)2
6aと第2ピラー層(第4絶縁膜)34aを形成する。
その後、同図8(c)に示すように、感光膜28と第2
ピラー層34aをマスクとして用いて湿式食刻で第1ピ
ラー層26aの側面を若干除去することにより、この第
1ピラー層26aが第2ピラー層34aより狭い幅を有
するようにする。このようにすると、第2ピラー層34
aは第1ピラー層26aのキャップとして使われる。
リシリコンを蒸着し、そのポリシリコンを異方性食刻で
食刻することにより、図9(a)に示すように、第1ピ
ラー層26aの側面にピラーストレージノード(第2導
電層)29を形成する。このとき、同時に、露出された
ポリシリコン層25を選択的に除去することにより、ポ
リシリコン層25は、コンタクトホール部とその周辺部
分にのみ残り、ストレージノード25aが形成され、こ
のストレージノード25aの縁部上面から前記ピラース
トレージノード29が上方に突出するようになる。ま
た、ピラーストレージノード29の先端は、第2ピラー
層34aの突部下面に対応して平坦に形成される。さら
に、ピラーストレージノード29は、第2ピラー層34
aにより一定の高さに形成される。
ー層34aを除去する。さらに、湿式食刻で第1ピラー
層26aと絶縁膜33を除去する。このとき、ブロッキ
ング層23は層間絶縁膜22を保護する役割をする。ま
た、絶縁膜33が除去されることにより、ストレージノ
ード25aは、ブロッキング層23の上面から離間した
(浮いた)状態となる。
次に蒸着し、パターニングする。これにより、図9
(b)に示すように、ストレージノード25aの下面も
含めて、該ストレージノード25a及びピラーストレー
ジノード29の表面に誘電体膜30が形成され、さらに
この誘電体膜30を挟んでストレージノード25aとピ
ラーストレージノード29を上下及び側面から覆うよう
にプレートノード(第3導電層)31が形成され、図7
のキャパシタが完成する。なお、誘電体膜30は、酸化
膜の代わりに酸化膜/窒化膜又は酸化膜/窒化膜/酸化
膜が積層される構造に形成してもよい。
及びその製造方法によれば、次のような効果を奏する。
第1に、第1ピラー層と第2ピラー層の湿式食刻率の差
(幅の差)を利用してピラーストレージノードの尖鋭部
を除去したので、キャパシタの電流が尖鋭部を介して漏
洩することを防止できる。第2に、異方性食刻でピラー
ストレージノードを形成するとき、第2ピラー層がブロ
ッキング機能を行うため、ピラーストレージノードの高
さを一定に形成できる。よって、再現性を保障できる。
示す断面図。
施の形態を示す工程断面図。
施の形態を示し、図2に続く工程を示す工程断面図。
示す断面図。
施の形態を示す工程断面図。
施の形態を示し、図5に続く工程を示す工程断面図。
示す断面図。
施の形態を示す工程断面図。
施の形態を示し、図8に続く工程を示す工程断面図。
図。
に続く工程を示す工程断面図。
Claims (35)
- 【請求項1】 基板と、 前記基板上にコンタクトホールを有して形成された第1
絶縁膜と、 前記コンタクトホール内と前記コンタクトホールの周辺
部の第1絶縁膜上に形成された第1ストレージノード
と、 前記第1ストレージノードの縁部上面に、第1ストレー
ジノードと連結されて上方に突出して形成され、さらに
先端部が平坦に形成された第2ストレージノードと、 前記第1ストレージノード及び前記第2ストレージノー
ドの表面に形成された誘電体膜と、 前記誘電体膜を挟んで前記第1ストレージノード及び前
記第2ストレージノードを覆うように形成されたプレー
トノードとを備えることを特徴とするキャパシタ。 - 【請求項2】 請求項1記載のキャパシタにおいて、前
記第1絶縁膜は、絶縁特性が互いに異なる2つの層で形
成されることを特徴とするキャパシタ。 - 【請求項3】 請求項1記載のキャパシタにおいて、前
記第1ストレージノードと前記第2ストレージノードと
が連結される部分で前記第2ストレージノードが窪みを
有することを特徴とするキャパシタ。 - 【請求項4】 請求項1記載のキャパシタにおいて、前
記第1ストレージノードと前記第1絶縁膜の上面とが離
れていることを特徴とするキャパシタ。 - 【請求項5】 基板を用意する工程と、 前記基板上にコンタクトホールを有する第1絶縁膜を形
成する工程と、 前記コンタクトホール及び第1絶縁膜上に第1導電層を
形成する工程と、 前記第1導電層上の所定部分に第2絶縁膜、第3絶縁膜
を順次に形成し、その際、第2絶縁膜が第3絶縁膜より
狭い幅を有するように形成する工程と、 前記第2絶縁膜の側面を囲み、前記第1導電層に連結さ
れるように、先端部が平坦な第2導電層を形成する工程
と、 前記第2絶縁膜と前記第3絶縁膜を除去する工程と、 前記第1導電層及び第2導電層の表面に誘電体膜を形成
する工程と、 前記誘電体膜上に第3導電層を形成する工程とを備える
ことを特徴とするキャパシタの製造方法。 - 【請求項6】 請求項5記載のキャパシタの製造方法に
おいて、前記第1絶縁膜は、絶縁特性が互いに異なる2
つの層で形成することを特徴とするキャパシタの製造方
法。 - 【請求項7】 請求項6記載のキャパシタの製造方法に
おいて、前記第1絶縁膜は、酸化膜と窒化膜を積層して
形成することを特徴とするキャパシタの製造方法。 - 【請求項8】 請求項5記載のキャパシタの製造方法に
おいて、前記第1導電層は、ポリシリコンで形成するこ
とを特徴とするキャパシタの製造方法。 - 【請求項9】 請求項5記載のキャパシタの製造方法に
おいて、前記第2絶縁膜は、前記第3絶縁膜より食刻率
が大きい物質で形成することを特徴とするキャパシタの
製造方法。 - 【請求項10】 請求項5記載のキャパシタの製造方法
において、前記第2絶縁膜は、PSG又はBPSGで形
成することを特徴とするキャパシタの製造方法。 - 【請求項11】 請求項5記載のキャパシタの製造方法
において、前記第3絶縁膜は、HLD又はHTOのよう
な絶縁物質で形成することを特徴とするキャパシタの製
造方法。 - 【請求項12】 請求項5記載のキャパシタの製造方法
において、前記第2絶縁膜と前記第3絶縁膜は、食刻率
の差を利用して湿式食刻で除去して形成することを特徴
とするキャパシタの製造方法。 - 【請求項13】 請求項5記載のキャパシタの製造方法
において、前記第2導電層は、ポリシリコンを全面に蒸
着した後、このポリシリコンを前記第1導電層とともに
異方性食刻で食刻することにより形成することを特徴と
するキャパシタの製造方法。 - 【請求項14】 基板上にコンタクトホールを有する第
1絶縁膜を形成する工程と、 前記コンタクトホール及び第1絶縁膜上に第1導電層を
形成する工程と、 前記第1導電層上の所定部分に第2絶縁膜、第3絶縁膜
及び第4絶縁膜を順次に形成し、その際、第3絶縁膜が
第2及び第4絶縁膜より狭い幅を有するように形成する
工程と、 前記第2絶縁膜と第3絶縁膜の側面を囲み、前記第1導
電層に連結されるように、先端部が平坦な第2導電層を
形成する工程と、 前記第2、第3および第4絶縁膜を除去する工程と、 前記第1導電層及び第2導電層の表面に誘電体膜を形成
する工程と、 前記誘電体膜上に第3導電層を形成する工程とを備える
ことを特徴とするキャパシタの製造方法。 - 【請求項15】 請求項14記載のキャパシタの製造方
法において、前記第1絶縁膜は、絶縁特性が互いに異な
る2つの層で形成することを特徴とするキャパシタの製
造方法。 - 【請求項16】 請求項15記載のキャパシタの製造方
法において、前記第1絶縁膜は、酸化膜と窒化膜を積層
して形成することを特徴とするキャパシタの製造方法。 - 【請求項17】 請求項14記載のキャパシタの製造方
法において、前記第1導電層は、ポリシリコンで形成す
ることを特徴とするキャパシタの製造方法。 - 【請求項18】 請求項14記載のキャパシタの製造方
法において、前記第2絶縁膜と前記第4絶縁膜は、同じ
食刻率を有する物質で形成することを特徴とするキャパ
シタの製造方法。 - 【請求項19】 請求項14記載のキャパシタの製造方
法において、前記第3絶縁膜は、前記第2絶縁膜及び第
4絶縁膜より食刻率が大きい物質で形成することを特徴
とするキャパシタの製造方法。 - 【請求項20】 請求項14記載のキャパシタの製造方
法において、前記第3絶縁膜は、PSG又はBPSGで
形成することを特徴とするキャパシタの製造方法。 - 【請求項21】 請求項14記載のキャパシタの製造方
法において、前記第2絶縁膜と第4絶縁膜は、HLD又
はHTOのような絶縁物質で形成することを特徴とする
キャパシタの製造方法。 - 【請求項22】 請求項14記載のキャパシタの製造方
法において、前記第2絶縁膜、前記第3絶縁膜及び前記
第4絶縁膜は、食刻率の差を利用して湿式食刻で除去す
ることを特徴とするキャパシタの製造方法。 - 【請求項23】 請求項14記載のキャパシタの製造方
法において、前記第2導電層は、ポリシリコンで形成す
ることを特徴とするキャパシタの製造方法。 - 【請求項24】 請求項14記載のキャパシタの製造方
法において、前記第2導電層は、ポリシリコンを全面に
蒸着した後、このポリシリコンを前記第1導電層ととも
に異方性食刻で食刻することにより形成することを特徴
とするキャパシタの製造方法。 - 【請求項25】 基板上にコンタクトホールを有する第
1絶縁膜下層部、第1絶縁膜上層部及び第2絶縁膜を順
次に形成する工程と、 前記コンタクトホール及び第2絶縁膜上に第1導電層を
形成する工程と、 前記第1導電層上の所定部分に第3絶縁膜、第4絶縁膜
を順次に形成し、その際、第3絶縁膜を第4絶縁膜より
狭い幅を有するように形成する工程と、 前記第3絶縁膜の側面を囲み、前記第1導電層に連結さ
れるように、先端部が平坦な第2導電層を形成する工程
と、 前記第4絶縁膜を除去する工程と、 前記第3絶縁膜及び前記第2絶縁膜を除去する工程と、 前記第1導電層及び前記第2導電層の表面に誘電体膜を
形成する工程と、 前記誘電体膜を挟んで前記第1導電層及び第2導電層を
第3導電層で覆う工程とを備えることを特徴とするキャ
パシタの製造方法。 - 【請求項26】 請求項25記載のキャパシタの製造方
法において、前記第1絶縁膜下層部と第2絶縁膜さらに
は第3絶縁膜は、酸化膜で形成することを特徴とするキ
ャパシタの製造方法。 - 【請求項27】 請求項25記載のキャパシタの製造方
法において、前記第1絶縁膜上層部は、窒化膜で形成す
ることを特徴とするキャパシタの製造方法。 - 【請求項28】 請求項25記載のキャパシタの製造方
法において、前記第1導電層は、ポリシリコンで形成す
ることを特徴とするキャパシタの製造方法。 - 【請求項29】 請求項25記載のキャパシタの製造方
法において、前記第3絶縁膜は、前記第4絶縁膜より食
刻率が大きい物質で形成することを特徴とするキャパシ
タの製造方法。 - 【請求項30】 請求項25記載のキャパシタの製造方
法において、前記第3絶縁膜は、酸化膜で形成すること
を特徴とするキャパシタの製造方法。 - 【請求項31】 請求項25記載のキャパシタの製造方
法において、前記第4絶縁膜は、窒化膜で形成すること
を特徴とするキャパシタの製造方法。 - 【請求項32】 請求項25記載のキャパシタの製造方
法において、前記第3絶縁膜と前記第4絶縁膜は、食刻
率の差を利用して湿式食刻で除去することを特徴とする
キャパシタの製造方法。 - 【請求項33】 請求項25記載のキャパシタの製造方
法において、前記第2導電層は、ポリシリコンを全面に
蒸着した後、このポリシリコンを前記第1導電層ととも
に異方性食刻で食刻することにより形成することを特徴
とするキャパシタの製造方法。 - 【請求項34】 請求項25記載のキャパシタの製造方
法において、前記第4絶縁膜は、異方性食刻又は湿式食
刻で除去することを特徴とするキャパシタの製造方法。 - 【請求項35】 請求項25記載のキャパシタの製造方
法において、前記第2絶縁膜と前記第3絶縁膜は、湿式
食刻で除去することを特徴とするキャパシタの製造方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1996P-72197 | 1996-12-26 | ||
KR1019960072197A KR100236069B1 (ko) | 1996-12-26 | 1996-12-26 | 캐패시터 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10189911A true JPH10189911A (ja) | 1998-07-21 |
JP3872174B2 JP3872174B2 (ja) | 2007-01-24 |
Family
ID=19490996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17713297A Expired - Fee Related JP3872174B2 (ja) | 1996-12-26 | 1997-07-02 | キャパシタの製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6340619B1 (ja) |
JP (1) | JP3872174B2 (ja) |
KR (1) | KR100236069B1 (ja) |
CN (1) | CN1096701C (ja) |
DE (1) | DE19748274B4 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6759325B2 (en) | 2000-05-15 | 2004-07-06 | Asm Microchemistry Oy | Sealing porous structures |
US6482733B2 (en) | 2000-05-15 | 2002-11-19 | Asm Microchemistry Oy | Protective layers prior to alternating layer deposition |
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-
1996
- 1996-12-26 KR KR1019960072197A patent/KR100236069B1/ko not_active IP Right Cessation
-
1997
- 1997-05-04 CN CN97110971A patent/CN1096701C/zh not_active Expired - Fee Related
- 1997-06-09 US US08/871,780 patent/US6340619B1/en not_active Expired - Fee Related
- 1997-07-02 JP JP17713297A patent/JP3872174B2/ja not_active Expired - Fee Related
- 1997-10-31 DE DE19748274A patent/DE19748274B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE19748274A1 (de) | 1998-07-02 |
CN1187026A (zh) | 1998-07-08 |
DE19748274B4 (de) | 2005-07-14 |
KR100236069B1 (ko) | 1999-12-15 |
KR19980053141A (ko) | 1998-09-25 |
CN1096701C (zh) | 2002-12-18 |
JP3872174B2 (ja) | 2007-01-24 |
US6340619B1 (en) | 2002-01-22 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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