KR20020091642A - 향상된 캐패시턴스를 갖는 반도체 소자의 캐패시터 형성방법 - Google Patents
향상된 캐패시턴스를 갖는 반도체 소자의 캐패시터 형성방법 Download PDFInfo
- Publication number
- KR20020091642A KR20020091642A KR1020010030482A KR20010030482A KR20020091642A KR 20020091642 A KR20020091642 A KR 20020091642A KR 1020010030482 A KR1020010030482 A KR 1020010030482A KR 20010030482 A KR20010030482 A KR 20010030482A KR 20020091642 A KR20020091642 A KR 20020091642A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- sacrificial insulating
- storage node
- forming
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000003990 capacitor Substances 0.000 title claims abstract description 33
- 238000000151 deposition Methods 0.000 claims abstract description 79
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract description 69
- 230000008021 deposition Effects 0.000 claims abstract description 64
- 238000003860 storage Methods 0.000 claims abstract description 64
- 238000001039 wet etching Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000001312 dry etching Methods 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 57
- 239000011229 interlayer Substances 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 PECVD 산화막의 증착온도에 따른 습식식각율의 차이를 이용하여 스토리지 노드의 슬로프를 개선할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
본 발명의 반도체 소자의 캐패시터 형성방법은 반도체 기판상에 각각 서로 다른 습식식각율을 갖는 다층막으로 이루어진 희생절연막을 형성하는 단계와; 상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와; 상기 건식식각된 희생 절연막을 습식식각하는 단계와; 상기 희생 절연막에 의해 전기적으로 서로 분리된 스토리지 노드를 형성하는 단계와; 상기 희생 절연막을 제거하는 단계와; 상기 스토리지 노드를 포함한 반도체 기판상에 유전막과 플레이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로서, 보다 구체적으로는 PECVD 산화막의 증착온도에 따른 습식식각율의 차이를 이용하여 스토리지 노드의 슬로프를 개선할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자가 고집적화 될수록 셀의 면적이 감소하고, 셀의 면적감소에 따라 캐패시터의 높은 캐패시턴스를 확보하는 데 많은 어려움이 있다. 최근에는 캐패시터의 높은 캐패시턴스를 확보하기 위하여 실린더형태의 스택구조를 갖는 캐패시터를 채택하고 있다.
실린더형 스택캐패시터는 높이가 높을수록 높은 캐패시턴스를 확보할 수 있지만, 높이가 높아질수록 원하는 프로파일을 갖는 스토리지 노드를 형성하는 데 어려운 문제점이 있었다.
도 1a 내지 도 1d는 종래의 실린더형 스택 캐패시터를 형성하는 방법을 설명하기 위한 공정 단면도를 도시한 것이다.
도 1a과 같이, 반도체 기판(10)상에 산화막과 같은 층간 절연막을 증착하고,통상적인 방법으로 상기 층간 절연막(11)에 스토리지 노드 콘택인 DC(direct contact) 콘택(12)을 형성한다.
이어서, 상기 DC 콘택(12)내에 플러그(13)를 형성하고, 상기 콘택 플러그(13)를 포함한 층간 절연막(11)상에 스토리지 노드용 희생 절연막으로서 PECVD 산화막(14)을 증착한다. 이때, 상기 PECVD 산화막(14)는 후속공정에서 형성하고자 하는 스토리지 노드의 높이와 동일한 두께로 증착한다.
도 1b와 같이 포토레지스트막(도면상에는 도시되지 않음)을 이용하여 상기 PECVD 산화막(14)을 RIE 공정을 통해 건식식각하고, 도 1 c와 같이 스토리지 노드(15)를 형성한다. 이어서, 도 1d와 같이 상기 PECVD 산화막(14)을 제거한 다음 유전막(16)과 플레이트 노드(17)를 형성한다. 이로써 실린더형 스택 캐패시터를 형성한다.
상기한 바와같은 종래의 캐패시터 형성방법은 스토리지 노드의 높이를 증가시켜 캐패시턴스를 증대시킬 수 있었다. 하지만, 스토리지 노드의 높이가 증가함에 따라 스토리지 노드를 형성하기 위한 건식식각공정시 포토레지스트막의 식각선택비가 부족할 뿐만 아니라 래그(lag)현상등이 발생하기 때문에, 도 1d 및 도 2에서 보는 바와같이 스토리지 노드가 수직한 프로파일을 갖지 않고 경사진 프로파일을 갖게 된다.
상기 스토리지 노드가 경사진 프로파일을 갖게 됨에 따라 스토리지 노드의 저면에서 면적이 감소하여 캐패시턴스가 감소하는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 스토리지 노드의 슬로프를 개선할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 높은 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 PECVD 산화막의 증착온도에 따른 습식식각율의 차이를 이용하여 슬로프를 개선하고 높은 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d 는 종래의 반도체 소자의 캐패시터를 형성하는 방법을 설명하기 위한 공정 단면도,
도 2는 종래의 방법에 따라 형성된 캐패시터의 스토리지 노드를 보여주는 사진,
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터를 형성하는 방법을 설명하기 위한 공정 단면도,
도 4는 PECVD 산화막의 증착온도에 따른 증착율 및 습식식각율을 보여주는 그래프,
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터를 형성하는 방법에 있어서, 서로 다른 증착온도에서 다층구조의 PECVD 산화막을 증착하기 위한 챔버의 구조도,
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도,
*도면의 주요부분에 대한 부호의 설명*
30, 60 : 반도체 기판 31, 61 : 층간 절연막
32, 62 : 스토리지 노드 콘택 33, 63 : 콘택 플러그
34, 34-1 - 34-6, 64, 64-1 - 64-6 25 : PECVD 산화막
35, 65 : 스토리지 노드 36, 66 : 유전막
37, 67 : 플레이트 전극
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 각각 서로 다른 습식식각율을 갖는 다층막으로 이루어진 희생절연막을 형성하는 단계와; 상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와; 상기 건식식각된 희생 절연막을 습식식각하는 단계와; 상기 희생 절연막에 의해 전기적으로 서로 분리된 스토리지 노드를 형성하는 단계와; 상기 희생 절연막을 제거하는 단계와; 상기 스토리지 노드를 포함한 반도체 기판상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공하는 것을 특징으로 한다.
상기 상기 희생 절연막은 각각 서로 다른 습식식각율을 갖도록 서로 다른 증착온도에서 멀티증착된 다층막으로 이루어진 PECVD 산화막으로서, 멀티 스테이션을 구비한 챔버를 이용하여 각 스테이션의 증착온도를 서로 다르게 설정하여 인시튜적으로 증착한다.
상기 다층막으로 이루어진 희생 절연막이 순차적으로 감소되는 습식식각율을 갖도록, 상기 희생절연막의 다층막을 상기 증착온도를 순차적으로 증가시켜 증착하거나, 또는 상기 다층막으로 이루어진 희생 절연막이 높은 습식식각율과 낮은 식각율을 교대로 반복적으로 갖도록, 상기 희생절연막의 다층막을 상대적으로 낮은 증착온도와 상대적으로 높은 증착온도에서 교대로 반복 증착한다.
또한, 본 발명은 반도체 기판상에 각각 서로 다른 습식식각율을 갖도록 순차적으로 증가되는 증착온도에서 증착시켜 다증막으로 이루어진 희생 절연막을 형성하는 단계와; 상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와; 상기 건식식각된 희생 절연막을 습식식각하여 수직한 프로파일을 형성하는 단계와; 상기 희생 절연막에 의해 전기적으로 서로 분리된, 수직한 프로파일을 갖는 스토리지 노드를 형성하는 단계와; 상기 희생 절연막을 제거하는 단계와; 상기 스토리지 노드를 포함한 반도체 기판상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 교대로 서로 동일한 습식 식각율을 갖도록 상대적으로 낮은 증착온도와 상대적으로 높은 증착온도에서 교대로 반복 증착하여 다층막으로 이루어진 희생 절연막을 형성하는 단계와; 상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와; 상기 건식식각된 희생 절연막을 습식식각하여 요철형태의 프로파일을 형성하는 단계와; 상기 희생 절연막에 의해 전기적으로 서로 분리된, 요철형태의 프로파일을 갖는 스토리지 노드를 형성하는 단계와; 상기 희생 절연막을 제거하는 단계와; 상기 스토리지 노드를 포함한 기판상에 유전막 및플레이트 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 3a와 같이, 반도체 기판(30)에 층간 절연막(31)을 증착하고, 통상적인 사진식각공정을 통해 상기 층간 절연막(31)을 식각하여 스토리지 노드용 콘택인 DC 콘택(32)을 형성한다.
상기 DC 콘택(32)내에 스토리지 노드용 플러그(33)를 형성하고, 상기 플러그(33)를 포함한 층간 절연막(31)상에 스토리지 노드 형성을 위한 희생 절연막으로 PECVD 산화막(34)을 후속공정에서 형성될 스토리지 노드의 원하는 높이로, 예를 들면 2 내지 3㎛의 두께로 증착한다.
상기 PECVD 산화막(34)은 서로 다른 습식 식각율을 갖는 다층막(34-1 - 34-6)으로 이루어지는데, 상기 다층막(34-1 - 34-6)은 각 막의 증착온도를 변화시키는 멀티스텝(multi-step)의 증착공정을 수행하여 형성한다.
도 4는 본 발명의 스토리지 노드형성을 위한 희생절연막으로 사용되는 PECVD 산화막(34)의 증착온도에 따른 증착율 및 습식식각율을 도시한 그래프이다.
도 4를 참조하면, 상기 PECVD 산화막(34)은 증착온도에 따라 증착율(deposition rate), (D/R)과 습식식각율(wet etch rate), (WERR)이 달라지는데, PECVD 산화막(34)은 증착온도가 증가할수록 증착율과 습식식각율이 감소함을 알 수 있다.
따라서, 본 발명의 일 실시예에서는 PECVD 산화막(34)이 증착온도에 따라 서로 다른 식각율을 갖는 특성을 이용하는 것으로, 상기 PECVD 산화막(34)을 서로 다른 식각율을 갖도록 서로 다른 증착온도에서 증착하여 다층막(34-1 - 34-6)으로 이루어진 PECVD 산화막(34)을 형성한다.
도 3a에서는 상기 PECVD 산화막(34)을 6층막(34-1 - 34-6)으로 형성하는데, 순차적으로 증착온도를 상승시켜 순차적으로 낮은 습식식각율을 갖는 다층막을 형성한다. 즉, 상기 PECVD 산화막(34)중 제1층막(34-1)은 상대적으로 가장 낮은 온도인 350℃에서 증착된 막이고, 제6층막(34-6)은 상대적으로 가장 높은 온도인 400℃에서 증착된 막이다. 그리고 상기 PECVD 산화막(34-2 - 34-5)중 제2 내지 제5층막(34-2 - 34-5)은 상기 350 내지 400℃의 온도범위에서 순차적으로 10℃씩 증가시켜 증착된 막이다.
도 5는 본 발명의 일 실시예에 따른 다층구조의 PECVD 산화막(34)을 증착하는데 사용된 PECVD 챔버를 도시한 것이다. PECVD 챔버(50)는 멀티 스테이션(multi station), 예를 들면 6개의 스테이션(51-56)으로 구성되고, PECVD 챔버(50)의 각각의 스테이션(51-56)은 증착온도를 350℃, 360℃, 370℃, 380℃, 390℃ 및 400℃로 설정하여 6층막(34-1 - 34-6)의 PECVD 산화막(34)을 인시튜적으로 증착한다.
도 3b에 도시된 바와같이 상기 다층구조의 PECVD 산화막(34)을 포토레지스트막(도면상에는 도시되지 않음)을 이용하여 건식식각한다. 상기 PECVD 산화막(34)을건식식각하면, 상기 PECVD 산화막(34)의 두꺼운 두께에 의해 마스크로 이용된 포토레지스트막의 식각선택비 저하 및 래그현상등에 의해 경사진 프로파일을 갖게 된다.
이어서, 도 3c에 도시된 바와같이 상기 경사진 프로파일의 PECVD 산화막(34)이 수직한 프로파일을 갖도록 습식식각한다. 즉, 상기 PECVD 산화막(34)은 증착온도가 서로 다른 다층막(34-1 - 34-6)으로 구성되어 서로 다른 습식 식각율을 갖기 때문에, 상대적으로 낮은 증착온도에서 증착된 제1층막(34-1)은 상대적으로 높은 증착온도에서 증착된 제6층막(34-6)보다 습식식각율이 크므로, 상대적으로 빠르게 식각된다.
따라서, 서로 다른 증착온도에서 증착되어 서로 다른 습식식각율을 갖는 다층막(34-1 - 34-6)을 갖는 PECVD 산화막(34)은 건식식각후 도 3b에서와 같이 경사진 프로파일을 갖지만, 습식식각공정을 수행하면 서로 다른 습식식각율로 습식식각되므로, 도 3c에서와 같이 수직한 프로파일을 갖게 된다.
즉, 상기 다층구조의 PECVD 산화막(34)은 상대적으로 낮은 증착온도에서 증착된 제1층막부터 상대적으로 높은 증착온도에서 증착된 제6층막까지 습식식각율이 점차적으로 감소하므로, 건식식각후 경사진 프로파일을 갖는 PECVD 산화막(34)은 습식식각후 도 3c와 같은 수직한 프로파일을 갖는 것이다.
이어서, 도 3d에서와 같이 폴리실리콘 또는 금속막과 같은 스토리지 노드용 물질을 상기 PECVD 산화막(34)을 포함한 기판(30) 전면에 증착한 다음, 상기 PECVD 산화막(34)의 상면에 형성된 상기 스토리지 노드용 물질을 제거하여 상기 PECVD 산화막(34)에 의해 전기적으로 서로 분리된 스토리지 노드(35)를 형성한다.
다음, 도 3e에서와 같이, 상기 스토리지 노드(35)를 형성하기 위하여 희생 절연막으로 사용된 PECVD 산화막(34)을 제거한 다음, 상기 스토리지 노드(35)를 포함한 기판(30)상에 유전막(36)과 플레이트 노드(37)를 형성한다. 따라서, 본 발명의 일 실시예에 따른 상기 DC 콘택(32)내에 형성된 플러그(33)와 전기적으로 콘택되는 스토리지 노드(35), 유전막(36) 및 플레이트 노드(37)로 이루어진, 실린더 형태의 스택 캐패시터가 형성된다.
상기한 바와같은 본 발명의 일 실시예에 따른 실린더 형태의 스택 캐패시터는 서로 다른 증착온도에서 증착되어 서로 다른 습식식각율을 갖는 다층구조의 PECVD 산화막을 건식식각한 후 습식식각하므로써, 수직한 프로파일의 스토리지 노드를 형성할 수 있어 스토지 노드의 저면에서의 면적을 증가시킬 수 있다. 따라서, 캐패시터의 면적증가에 따른 캐패시턴스를 증가시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조방법에서는 상기 다층막의 PECVD 산화막이 서로 다른 습식식각율을 갖도록, 6층의 PECVD 산화막(34-1 - 34-6)을 각각 서로 다른 증착온도로 증착하는 것을 예시하였으나, 상기 6층막중 하부의 3층막(34-1 - 34-3)을 모두 상대적으로 낮은 증착온도로 증착하고, 나머지 상부의 3층막(34-4 - 34-6)을 모두 상기 하부의 3층막(34-1 - 34-6)보다 높은 증착온도에서 증착할 수도 있다. 또한 상기 다층의 PECVD 산화막(34-1 - 34-6)은 모두 동일한 두께로 증착하거나 서로 다른 두께로 증착할 수도 있다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터형성방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 6a와 같이, 반도체 기판(60)에 층간 절연막(61)을 증착하고, 통상적인 사진식각공정을 통해 상기 층간 절연막(61)을 식각하여 스토리지 노드용 콘택인 DC 콘택(62)을 형성한다.
상기 DC 콘택(62)내에 스토리지 노드용 플러그(63)를 형성하고, 상기 플러그(63)를 포함한 층간 절연막(61)상에 스토리지 노드 형성을 위한 희생산화막으로 PECVD 산화막(64)을 후속공정에서 형성될 스토리지 노드의 높이, 예를 들면 2 내지 3㎛의 두께로 증착한다.
상기 PECVD 산화막(64)은 서로 다른 식각율을 갖도록 다층막(64-1 - 64-6)이 서로 다른 증착온도에서 증착되는데, 제1층막(64-1), 제3층막(64-3) 및 제5층막(64-5)은 동일한 증착온도인 350℃의 온도에서 증착되고, 제2층막(64-2), 제4층막(64-4) 및 제6층막(64-6)은 동일한 증착온도인 400℃에서 증착된다.
즉, 본 발명의 다른 실시예에서는, 다층막(64-1 - 64-6)중 상대적으로 낮은 350℃의 증착온도에서 증착된 막(64-1, 64-3, 64-5)과 상대적으로 높은 400℃의 증착온도에서 증착된 막(64-2, 64-4, 64-6)을 서로 교대로 반복 형성한다.
본 발명의 다른 실시예에서도 상기 다층구조의 PECVD 산화막(34)을 도 5의 PECVD 챔버를 통해 층착하는데, 6개의 스테이션(51-56)의 온도를 350℃와 400℃로 교대로 설정하여 6층구조의 PECVD 산화막(64)을 인시튜적으로 증착한다.
도 6b에 도시된 바와같이 상기 다층구조의 PECVD 산화막(64)을 포토레지스트막(도면상에는 도시되지 않음)을 이용하여 건식식각하면, 상기 PECVD 산화막(64)은경사진(slope) 프로파일을 갖게 된다.
이어서, 도 6c에 도시된 바와같이 상기 경사진 프로파일의 PECVD 산화막(64)을 습식식각하면, 상기 PECVD 산화막(64)의 다층막(64-1 - 64-6)중 상대적으로 낮은 350℃의 층작온도에서 증착된 막(64-1, 64-3, 64-5)은 상대적으로 높은 400℃의 증착온도에서 증착된 막(64-2, 64-4, 64-6)보다 빠르게 식각된다. 그러므로, 다층구조의 PECVD 산화막(64)은 그의 측면에 요철이 형성된다.
이어서, 도 6d에서와 같이 폴리실리콘 또는 금속막과 같은 스토리지 노드용 물질을 상기 PECVD 산화막(64)을 포함한 기판(60) 전면에 증착한 다음, 상기 PECVD 산화막(64)의 상면에 형성된 상기 스토리지 노드용 물질을 제거하여 전기적으로 서로 분리된 스토리지 노드(65)를 형성한다.
본 발명의 일 실시예에서는 상기 PECVD 산화막(34)을 순차적으로 증가된 증착온도에 따라 순차적으로 감소되는 습식식각율을 갖는 다층막(34-1 - 34-6)을 증착한 다음 건식 및 습식식각을 진행함으로써, 상기 PECVD 산화막(34)이 수직한 프로파일을 갖도록 형성하여 후속공정에서 형성되는 스토리지 노드(35)가 수직한 프로파일을 갖도록 한다.
한편, 본 발명의 다른 실시예에서는 상기 PECVD 산화막(64)을 상대적으로 낮은 증착온도로 증착된 막(64-1), (64-3), (64-5)과 상대적으로 높은 증착온도로 증착된 막(64-2), (64-4), (64-6)을 서로 교대로 형성한 다음 건식 및 습식식각을 진행함으로써, 상기 PECVD 산화막(64)이 요철을 갖는 프로파일을 갖도록 형성하여 후속공정에서 형성되는 스토리지 노드(65)가 요철을 갖는 프로파일을 갖도록 형성한다.
다음, 도 6e에서와 같이, 상기 스토리지 노드(65)를 형성하기 위하여 희생산화막으로 사용된 PECVD 산화막(64)을 제거한 다음, 상기 스토리지 노드(65)를 포함한 기판(60)상에 유전막(66)과 플레이트 노드(67)를 형성한다. 따라서, 본 발명의 다른 실시예에 따른 상기 DC 콘택(62)내에 형성된 플러그(63)와 전기적으로 콘택되는 스토리지 노드(65), 유전막(66) 및 플레이트 노드(67)로 이루어진, 실린더 형태의 스택 캐패시터가 형성된다.
본 발명의 다른 실시예에 따르면, 스토리지 노드의 측면에 요철이 형성된 프로파일을 갖을 뿐만 아니라 스토리지 노드의 저면에서 수직한 프로파일을 가지므로, 캐패시터의 면적이 증대되어 캐패시턴스를 증가시킬 수 있다.
본 발명의 다른 실시예에서는 상대적으로 낮은 증착온도에서 막을 증착한 다음 상대적으로 높은 증착온도에서 막을 증착함으로써 이들을 교대로 형성하였으나, 상대적으로 높은 증착온도에서 막을 증착한 다음 상대적으로 낮은 증착온도에서 막을 증착함으로써 이들을 교대로 형성할 수도 있다.
또한, 본 발명의 다른 실시예에서는 서로 다른 2가지의 증착온도로 증착된 막을 교대로 형성하여 스토리지 노드에 요철을 형성하였으나, 2가지 이상의 서로 다른 증착온도로 증착된 막을 교대로 형성하여 요철을 형성할 수도 있다.
상기한 바와같은 본 발명의 캐패시터 형성방법에 따르면, 증착온도를 순차적으로 증가시켜 다층구조의 PECVD 산화막을 증착하여 수직한 프로파일을 갖는 스토리지 노드를 형성하거나 또는 낮은 증착온도 및 높은 증착온도에서 교대로 다층구조의 PECVD 산화막을 증착하여 요철형태의 프로파일을 갖는 스토리지노드를 형성하여 줌으로써, 캐패시터의 면적을 증가시켜 캐패시턴스를 증가시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- 반도체 기판상에 각각 서로 다른 습식식각율을 갖는 다층막으로 이루어진 희생절연막을 형성하는 단계와;상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와;상기 건식식각된 희생 절연막을 습식식각하는 단계와;상기 희생 절연막에 의해 전기적으로 서로 분리된 스토리지 노드를 형성하는 단계와;상기 희생 절연막을 제거하는 단계와;상기 스토리지 노드를 포함한 반도체 기판상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 희생 절연막은 각각 서로 다른 습식식각율을 갖도록 서로 다른 증착온도에서 멀티증착된 다층막으로 이루어진 PECVD 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 2 항에 있어서, 상기 다층의 희생 절연막은 멀티 스테이션을 구비한 챔버를 이용하여 각 스테이션의 증착온도를 서로 다르게 설정하여 인시튜적으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서, 상기 다층막으로 이루어진 희생 절연막이 순차적으로 감소되는 습식식각율을 갖도록, 상기 희생절연막의 다층막을 상기 증착온도를 순차적으로 증가시켜 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 4 항에 있어서, 상기 스토리지 노드는 수직한 프로파일을 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서, 상기 다층막으로 이루어진 희생 절연막이 높은 습식식각율과 낮은 식각율을 교대로 반복적으로 갖도록, 상기 희생절연막의 다층막을 상대적으로 낮은 증착온도와 상대적으로 높은 증착온도에서 교대로 반복 증착하는 반도체 소자의 캐패시터 형성방법.
- 제 6 항에 있어서, 상기 스토리지 노드는 요철형태의 프로파일을 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 반도체 기판상에 각각 서로 다른 습식식각율을 갖도록 순차적으로 증가되는 증착온도에서 증착시켜 다증막으로 이루어진 희생 절연막을 형성하는 단계와;상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와;상기 건식식각된 희생 절연막을 습식식각하여 수직한 프로파일을 형성하는 단계와;상기 희생 절연막에 의해 전기적으로 서로 분리된, 수직한 프로파일을 갖는 스토리지 노드를 형성하는 단계와;상기 희생 절연막을 제거하는 단계와;상기 스토리지 노드를 포함한 반도체 기판상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 반도체 기판상에 교대로 서로 동일한 습식 식각율을 갖도록 상대적으로 낮은 증착온도와 상대적으로 높은 증착온도에서 교대로 반복 증착하여 다층막으로 이루어진 희생 절연막을 형성하는 단계와;상기 다층막으로 이루어진 희생 절연막을 건식식각하는 단계와;상기 건식식각된 희생 절연막을 습식식각하여 요철형태의 프로파일을 형성하는 단계와;상기 희생 절연막에 의해 전기적으로 서로 분리된, 요철형태의 프로파일을 갖는 스토리지 노드를 형성하는 단계와;상기 희생 절연막을 제거하는 단계와;상기 스토리지 노드를 포함한 기판상에 유전막 및 플레이트 노드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010030482A KR20020091642A (ko) | 2001-05-31 | 2001-05-31 | 향상된 캐패시턴스를 갖는 반도체 소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010030482A KR20020091642A (ko) | 2001-05-31 | 2001-05-31 | 향상된 캐패시턴스를 갖는 반도체 소자의 캐패시터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020091642A true KR20020091642A (ko) | 2002-12-06 |
Family
ID=27707342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010030482A KR20020091642A (ko) | 2001-05-31 | 2001-05-31 | 향상된 캐패시턴스를 갖는 반도체 소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020091642A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| CN107634047A (zh) * | 2017-09-14 | 2018-01-26 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
-
2001
- 2001-05-31 KR KR1020010030482A patent/KR20020091642A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| CN107634047A (zh) * | 2017-09-14 | 2018-01-26 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100449030B1 (ko) | 스택형 캐패시터 및 그의 제조방법 | |
| US20060261440A1 (en) | Methods of forming a plurality of capacitors, and integrated circuitry comprising a pair of capacitors | |
| KR102403619B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20050093046A1 (en) | Plurality of capacitors employing holding layer patterns and method of fabricating the same | |
| US7629262B2 (en) | Method of forming a lower electrode of a capacitor | |
| US9142454B1 (en) | Semiconductor structure and method for manufacturing the same | |
| KR960003498B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| CN113130746A (zh) | 半导体结构及其形成方法 | |
| WO2020133234A1 (zh) | 电容器及其制作方法 | |
| KR20020091642A (ko) | 향상된 캐패시턴스를 갖는 반도체 소자의 캐패시터 형성방법 | |
| US20070293014A1 (en) | Method for forming metal-insulator-metal capacitor of semiconductor device | |
| US8975731B2 (en) | Semiconductor device having an insulating layer structure and method of manufacturing the same | |
| KR100505392B1 (ko) | 반도체메모리의 커패시터 제조방법 | |
| KR20020066569A (ko) | 반도체 장치의 저장 노드 형성 방법 | |
| KR100607662B1 (ko) | 메탈 절연체 메탈 커패시터 형성방법 | |
| KR100449253B1 (ko) | 커패시터 제조방법 | |
| KR100414376B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100745059B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| KR0126625B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100267218B1 (ko) | 커패시터및그의제조방법 | |
| KR100942962B1 (ko) | 캐패시터 및 그 제조 방법 | |
| US20050287761A1 (en) | Method for fabricating a capacitor in a semiconductor device | |
| US20050032300A1 (en) | Methods of manufacturing metal-insulator-metal capacitors of high capacitance in semiconductor devices | |
| KR20040055464A (ko) | 반도체소자에 캐패시터 제조방법 | |
| KR20040059803A (ko) | 반도체 소자의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |