JP3699809B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特にダイナミックＲＡＭ（以下、ＤＲＡＭと記す）のキャパシタの形成に適用される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の製造方法では、ＤＲＡＭのキャパシタを形成する場合、まず例えば原料ガスにシランガスを用いた減圧状態で行う化学的気相成長法（以下、ＬＰ−ＣＶＤ法と記す）によって、基板上に平坦なポリシリコン膜を形成する。次いで、ポリシリコン膜に不純物を導入することにより導電性を付与して下部電極を形成し、続いて下部電極上にキャパシタ絶縁膜、上部電極を順次形成し、下部電極とキャパシタ絶縁膜と上部電極とからなるキャパシタを得ている。
【０００３】
このキャパシタの形成にあっては、素子の高集積化およびメモリセルの縮小化に伴い、キャパシタの容量を確保するために、キャパシタ絶縁膜の薄膜化が進められている。また、下部電極を例えば円筒型やフィン型などのように３次元構造にする、あるいはエッチング技術を用いて平坦な下部電極の表面を荒らして凹凸にすることにより下部電極の表面積を増加させて、キャパシタの容量の増大を図っている。
【０００４】
【発明が解決しようとする課題】
ところが、上記した従来技術では、基板上に３次元構造の下部電極を形成する場合、表面積が増加した下部電極を形成できるものの、工程数が大幅に増加して形成工程が非常に複雑になるという難点がある。また、エッチングによって下部電極の表面を凹凸にする方法では、エッチング工程を増加させるだけで済むため形成工程が複雑にならないが、エッチングによる凹凸形成のため凹凸の段差を大きくできない。よって、表面積の増加に限界があることから、素子の高集積化およびメモリセルの縮小化に伴い要求されるキャパシタの容量を十分満足するだけの容量が得られないという欠点を有している。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法は、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、シランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行うＬＰ−ＣＶＤ法によって、絶縁膜上に表面が凹凸状であって、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部が隣り合う凸部の下側端部と連続して形成された形状となり、かつ隣り合う凸部どうしの上部が互いに接しない状態となるように、１１０ｎｍ〜１５０ｎｍの膜厚のシリコン膜を形成することによりキャパシタの下部電極を得ることを特徴としている。
【０００６】
また、請求項２の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法は、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、ＮＳＧ膜上にシランガスを含む原料ガスを使用するとともにシリコンが結晶状態になる温度でかつ減圧状態で行う化学的気相成長法によって、第１のシリコン膜を形成し、シランガスを含む原料ガスを使用するとともに、第１のシリコン膜の形成時の温度より低い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行う化学的気相成長法によって、第１のシリコン膜上に、凹凸状であり、凸部が成長することにより、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部にて裾を引いた形状となり、かつ隣接する凸部どうしの上部が互いに接しない状態となるように、７０ｎｍ〜１３０ｎｍの膜厚の第２のシリコン膜を形成することにより、第１のシリコン膜と第２のシリコン膜とからなる下部電極を形成することを特徴としている。
【０００７】
シランガスを含む原料ガスを使用したＬＰ−ＣＶＤ法によりシリコン膜を形成する場合、シリコンがアモルファス状態から結晶状態になる遷移領域の温度でＬＰ−ＣＶＤを行うと、表面が凹凸状の粗面なシリコン膜が得られる。このシリコン膜の形成状態は膜厚によって異なり、まず絶縁膜上に複数のシリコンの島が形成され、膜厚が厚くなるにしたがってシリコンの島が成長して凸部と凹部とからなる網状のシリコン膜が形成され、次第に隣り合う凸部の側壁上部側が接するようになって粗面の状態が緩和されてくる。その際、１１０ｎｍ〜１５０ｎｍの膜厚に形成すると、網状のシリコン膜の凸部が成長しかつ隣り合う凸部の側壁下部側が連続して形成された状態になって大きい表面積のシリコン膜が得られる。請求項１の発明では、表面が凹凸状に形成される上記した条件のＬＰ−ＣＶＤ法によって絶縁膜上に１１０ｎｍ〜１５０ｎｍの膜厚のシリコン膜を形成するため、キャパシタ絶縁膜を形成可能な表面積が大きい下部電極が得られる。またシリコン膜の形成と同時に表面が凹凸状に形成されるため、工程数が増加が防止される。
【０００８】
また、表面が凹凸状のシリコン膜が得られる上記した条件のＬＰ−ＣＶＤ法によって導電膜上にシリコン膜を形成する場合には、例えば初期の段階で形成される各シリコンの島が導電膜によって連続して接続された状態になるため、シリコンの島の表面と島間から露出した導電膜の表面との合計が下部電極の表面積になる。よって、絶縁膜上に１層のシリコン膜からなる下部電極を形成する場合よりも薄い膜厚の範囲、７０ｎｍ〜１３０ｎｍの膜厚の範囲にシリコン膜を形成することにより、１層のシリコン膜からなる下部電極よりも表面積の大きい下部電極が得られる。請求項２の発明では、表面が凹凸状に形成される条件のＬＰ−ＣＶＤ法によって、導電膜上に７０ｎｍ〜１３０ｎｍの膜厚のシリコン膜を形成するため、キャパシタ絶縁膜を形成可能な表面積が大きい下部電極が得られる。またシリコン膜の形成と同時に表面が凹凸状に形成されるため、工程数の増加が抑えられる。
【０００９】
【発明の実施の形態】
以下、この発明に係る半導体装置の製造方法の実施形態を図面に基づいて説明する。図１（ａ），（ｂ）はこの発明の第１実施形態を工程順に示す要部側断面図であり、特に請求項１の発明の特徴であるＤＲＡＭのキャパシタの形成方法を示したものである。
【００１０】
キャパシタを形成するにあたっては、予め、基体（図示略）表面に絶縁膜１１が形成されたものを用意する。この実施形態では、例えば不純物を含まない酸化シリコン系のＣＶＤ膜、いわゆるＮＳＧ膜を絶縁膜１１として形成し、絶縁膜１１の表面を硫酸過水によって洗浄処理しておく。
【００１１】
そして、まず図１（ａ）に示すように、ＬＰ−ＣＶＤ法によって絶縁膜１１上に不純物が導入されたシリコン膜からなる下部電極１２を形成する。その際、モノシラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）等からなるシランガスを含む原料ガスを用いるとともに、シリコンがアモルファス状態から結晶状態になる遷移領域の温度でＬＰ−ＣＶＤ法を行う。
【００１２】
ここでは例えば、シランガスとしてモノシランガスを使用し、シリコンがアモルファス状態から結晶状態になる遷移領域の温度を５７０℃〜５８０℃の範囲内の温度とし、雰囲気圧力を２６．７Ｐａ程度とする。また膜厚ｔが１１０ｎｍ〜１５０ｎｍ程度、特にこの実施形態では好ましい膜厚である１２０ｎｍ〜１３０ｎｍ程度になるように成膜を行い、これにより表面が凹凸状の粗面なシリコン膜からなる下部電極１２を形成する。なお、ＬＰ−ＣＶＤ法によって絶縁膜１１上にシリコン膜を形成した後に、シリコン膜に不純物を導入して下部電極１２を形成してもよい。
【００１３】
下部電極１２の形成後は、従来法と同様にして図１（ｂ）に示すように、下部電極１２の表面を覆うようにしてキャパシタ絶縁膜１３を形成し、キャパシタ絶縁膜１３上に上部電極１４を形成する。キャパシタ絶縁膜１３の形成は、例えばカバレッジ性に優れたＣＶＤ法を用い、かつ極薄く形成するのが好適である。またキャパシタ絶縁膜１３の材料としては、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）や酸化タンタル（Ｔａ2Ｏ5）などの誘電率の高いものが好ましい。また上部電極１４を形成する導電膜の材料としては、例えば、不純物を含むポリシリコンやタングステン（Ｗ）、アルミニウム（Ａｌ）等の金属材料が挙げられる。以上の工程によって、下部電極１２とキャパシタ絶縁膜１３と上部電極１４とから構成されたキャパシタ１０が形成される。
【００１４】
ここで、請求項１の発明において下部電極を構成するシリコン膜の膜厚ｔを１１０ｎｍ〜１５０ｎｍ程度、特に好ましい膜厚ｔを１２０ｎｍ〜１３０ｎｍ程度とする理由について、図２および図３を用いて説明する。
【００１５】
シランガスを含む原料ガスを用い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度、５７０℃〜５８０℃を雰囲気温度とし、雰囲気圧力を２６．７Ｐａ程度とした条件でＬＰ−ＣＶＤを行ってシリコン膜を形成する場合、表面が凹凸状の粗面なシリコン膜が絶縁膜１１上に形成される。この際、シリコン膜の形成状態が膜厚ｔによって異なる。すなわち、シリコン膜の膜厚ｔを５０ｎｍ程度とすると、図２（ａ）に示すように絶縁膜１１上に複数のシリコンの島からなるシリコン膜１２１が形成される。これら複数のシリコンの島は独立して形成されており、したがって不連続であるが、ここでは説明の都合上シリコン膜１２１と称することとする。また、シリコン膜１２１の膜厚ｔとは、シリコンの島の最上部から絶縁膜１１表面までの寸法である。
【００１６】
また、上記膜厚ｔを１００ｎｍ程度とすると、図２（ｂ）に示すように絶縁膜１１上に形成されている島状のシリコン膜１２１がそれぞれ成長して凸部１２２ａと、凸部１２２ａ間の凹部１２２ｂとからなる網目状のシリコン膜１２２が形成される。凹部１２２ｂは、凸部１２２ａの側壁下部側が裾を引いて隣り合う凸部１２２ａの裾を引いた下部側に連続する部分と連続していない部分とからなる。ここでのシリコン膜１２２の膜厚ｔとは、凸部１２２ａの最上部から絶縁膜１１表面までの寸法である。
【００１７】
さらに膜厚ｔを１５０ｎｍ程度にすると、図２（ｃ）に示すように網目状のシリコン膜１２２がさらに成長して隣り合う凸部１２２ａの側壁下部側が完全に連続して形成され、かつ隣り合う凸部１２２ａの側壁上部側が接した箇所が存在するシリコン膜１２３が得られる。膜厚ｔを１５０ｎｍより厚くすると、凸部１２２ａのほとんどがその側壁上部側で互いに接し、粗面状態が大幅に緩和される。ここでのシリコン膜１２３の膜厚ｔとは、凸部１２２ａの最上部から絶縁膜１１表面までの寸法である。
【００１８】
上記のシリコン膜を下部電極とし、下部電極を覆うキャパシタ絶縁膜を窒化シリコン膜で形成し、キャパシタ絶縁膜上にポリシリコン膜からなる上部電極を形成してキャパシタを得たときのキャパシタの容量の増加の膜厚依存性を図３の□を結ぶ曲線で示す。図３において、縦軸は平坦なポリシリコン膜からなる下部電極を備えたキャパシタに対する容量増加割合、横軸は下部電極を構成するシリコン膜の膜厚ｔ（ｎｍ）をそれぞれ示してある。また図中、二点鎖線は平坦なポリシリコン膜からなる下部電極を備えた従来のキャパシタの容量を示してある。
【００１９】
ここで容量Ｃと下部電極の表面積Ｓとは、Ｃ＝εＳ／ｄ（ｄ：キャパシタ絶縁膜の膜厚、ε：キャパシタ絶縁膜の誘電率）なる関係があり、キャパシタ絶縁膜を同じ材料でかつ同じ膜厚に形成すると、表面積とキャパシタの容量とは１対１の関係になる。よって、キャパシタ絶縁膜を同じ材料でかつ同じ膜厚に形成して得た図３に示すグラフにおいて、キャパシタの容量の増加はそのまま下部電極の表面積の増加を表している。
【００２０】
図３から、シリコン膜の膜厚ｔが８０ｎｍより薄い場合には、シリコン膜は島状あるいは網目状になっていることから、図２（ａ）の島状のシリコン体１２１あるいは図２（ｂ）の網目状のシリコン膜１２２が形成されていない、つまり下部電極の機能をなしていない箇所が存在する。その結果、平坦なポリシリコン膜からなる下部電極を備えた従来のキャパシタ（容量増加割合が１）よりも容量が減少する。
【００２１】
逆にシリコン膜の膜厚ｔが１６０ｎｍよりも厚くなると、図２（ｃ）に示したように各凸部１２２ａのほとんどは、その側壁上部側が互いに接する状態に形成されるため、各凸部１２２ａの側壁および凸部１２２ａ間の凹部１２２ｂはキャパシタ絶縁膜が形成されない部分になる。この結果、キャパシタ絶縁膜が形成される下部電極の表面積が小さくなり、キャパシタの容量に寄与しない箇所が増えるため、キャパシタの容量が小さくなる。
【００２２】
したがって、シリコン膜が網目状に成長して隣り合う凸部の側壁下部側が連続して形成される膜厚から、さらにシリコン膜が成長しても隣り合うシリコン膜の凸部の側壁上部側が接する箇所が少ない膜厚までの範囲が大きな表面積が得られて容量が増加することが知見される。このような状態のシリコン膜からなる下部電極が得られて従来のキャパシタの容量に比較して容量増加割合が約１．５倍以上になるのは、図３から１１０ｎｍ〜１５０ｎｍの膜厚である。さらにこの膜厚の範囲内にて、最も表面積が大きくなり従来のキャパシタの容量に比較して容量増加割合が約１．８倍程度と非常に大きい容量が得られる膜厚の範囲は、図３から１２０ｎｍ〜１３０ｎｍである。以上の理由から、請求項１の発明において下部電極を構成するシリコン膜の膜厚ｔを１１０ｎｍ〜１５０ｎｍ程度、特に好ましい膜厚ｔを１２０ｎｍ〜１３０ｎｍ程度としているのである。
【００２３】
第１実施形態では、シリコン膜の膜厚ｔを１２０ｎｍ〜１３０ｎｍの範囲に形成しているため、平坦な下部電極の表面積よりも１．８倍程度表面積が増加した下部電極１２を得ることができ、よって１．８倍程度も容量が増加したキャパシタ１０を得ることができる。またシリコン膜を成膜する工程だけで表面積の大きい下部電極１２を形成できるため、工程数の増加を防止することができる。この結果、従来の３次元構造の下部電極を形成する場合のように形成工程が非常に複雑にならず、大幅に容量が増大したキャパシタ１０を簡易に形成することができる。またキャパシタ１０の容量を増大することができるので、メモリセル領域の面積の縮小化を図ることができる。
【００２４】
次にこの発明に係る半導体装置の製造方法の第２実施形態を図４に基づいて説明する。なお、図４（ａ），（ｂ）はこの発明の第２実施形態を工程順に示す要部側断面図であり、特に請求項２の発明の特徴であるＤＲＡＭのキャパシタの形成方法を示したものである。また、図４において第１実施形態と同一の形成要素には同一の符号を付し、ここでの説明を省略する。
【００２５】
第２実施形態では、第１実施形態と同様に、キャパシタを形成する前に予め、基体（図示略）表面に絶縁膜１１が形成されたものを用意する。そして、まず図４（ａ）に示すように、ＬＰ−ＣＶＤ法によって絶縁膜１１上に請求項２の発明の導電膜となる不純物が導入された第１シリコン膜２２ａを形成する。その際、シランガスを含む原料ガスを用い、例えば、シリコンが結晶状態になることが知られている６２０℃程度の雰囲気温度で、第１シリコン膜２２ａを５０ｎｍ〜１００ｎｍ程度の膜厚に形成する。あるいは、上記条件のＬＰ−ＣＶＤ法によって絶縁膜１１上にシリコン膜を形成した後、このシリコン膜に不純物を導入して第１シリコン膜２２ａを形成してもよい。
【００２６】
次いで、ＬＰ−ＣＶＤ法によって第１シリコン膜２２ａ上に不純物が導入された第２シリコン膜２２ｂを形成する。この際、モノシラン、ジシラン等からなるシランガスを含む原料ガスを用いるとともに、シリコンがアモルファス状態から結晶状態になる遷移領域の温度でＬＰ−ＣＶＤ法を行う。
【００２７】
ここでは、例えば、シランガスとしてモノシランガスを使用し、シリコンがアモルファス状態から結晶状態になる遷移領域の温度を５７０℃〜５８０℃の範囲内の温度とし、雰囲気圧力を２６．７Ｐａ程度とする。また膜厚ｔが７０ｎｍ〜１３０ｎｍ程度、特にこの実施形態では好ましい膜厚ｔである９０ｎｍ〜１１０ｎｍ程度になるように形成し、これにより表面が凹凸状の粗面な第２シリコン膜２２ｂを形成する。あるいは、上記条件のＬＰ−ＣＶＤ法によって第１シリコン膜２２ａ上にシリコン膜を形成した後、このシリコン膜に不純物を導入して第２シリコン膜２２ｂを得てもよい。このようにして、第１シリコン膜２２ａと第２シリコン膜２２ｂとからなる下部電極２２を得る。
【００２８】
その後は、第１実施形態と同様にして下部電極２２上にキャパシタ絶縁膜１３、上部電極１４を順次形成し、下部電極２２とキャパシタ絶縁膜１３と上部電極１４とから構成されたキャパシタ２０を得る。
【００２９】
ここで、請求項２の発明において下部電極を構成する第２シリコン膜の膜厚ｔを７０ｎｍ〜１３０ｎｍ程度、特に好ましい膜厚ｔを９０ｎｍ〜１１０ｎｍ程度とする理由について、図３および図５を用いて説明する。
【００３０】
シランガスを含む原料ガスを用い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度、例えば５７０℃〜５８０℃を雰囲気温度とし、雰囲気圧力を２６．７Ｐａ程度とした条件でＬＰ−ＣＶＤを行って第１シリコン膜２２ａ上に第２シリコン膜２２ｂを形成する場合、図５（ａ）に示すように膜厚ｔを５０ｎｍ程度とすると、第１シリコン膜２２ａ上に複数のシリコンの島からなるシリコン膜２２１が形成される。これら複数のシリコンの島は独立して形成されており、したがって不連続であるが、第１シリコン膜２２ａによって互いに接続された状態になっている。そのため、シリコン膜２２１の表面全体が、島状のシリコン間の外側に露出した第１シリコン膜２２ａの面とともに、キャパシタ絶縁膜が形成されて容量に寄与する下部電極の表面になる。ここで、シリコン膜２２１の膜厚ｔとは、シリコンの島の最上部から第１シリコン膜２２ａ表面までの寸法である。
【００３１】
また、上記膜厚ｔを１００ｎｍ程度にすると、図５（ｂ）に示すように島状のシリコン膜２２１がそれぞれ成長して凸部２２２ａと、凸部２２２ａ間の凹部２２２ｂとからなる網目状のシリコン膜２２２が形成される。凹部２２２ｂは、シリコン膜２２２が形成されていない箇所であるが、この箇所には第１シリコン膜２２ａが外側に露出した状態で存在しているため、シリコン膜２２２の表面全体が、凹部２２２ｂより外側に露出した第１シリコン膜２２ａの面とともに容量に寄与する下部電極の表面になる。ここでシリコン膜２２２の膜厚ｔとは、凸部２２２ａの最上部から第１シリコン膜２２ａ表面までの寸法である。
【００３２】
さらに膜厚ｔを１５０ｎｍ程度にすると、先に説明した図２（ｃ）と同様に、網目状のシリコン膜２２２がさらに成長して隣り合う凸部２２２ａの側壁下部側が完全に連続して形成され、かつ隣り合う凸部２２２ａの側壁上部側が接した箇所が存在するシリコン膜が得られる。その結果、各凸部２２２ａの側壁および凸部２２２ａ間の凹部２２２ｂはキャパシタ絶縁膜が形成されない部分になって、キャパシタ絶縁膜が形成される下部電極の表面積が小さくなり、キャパシタの容量が低下する。
【００３３】
上記のように形成されたシリコン膜を第２シリコン膜として第１シリコン膜２２ａとこの第２シリコン膜とから２層構造の下部電極を構成し、下部電極を覆うキャパシタ絶縁膜を窒化シリコン膜で形成し、キャパシタ絶縁膜上にポリシリコン膜からなる上部電極を形成してキャパシタを得たときのキャパシタの容量の増加の膜厚依存性を図３の○を結ぶ曲線で示す。
【００３４】
図３から、第２シリコン膜の膜厚ｔが１００ｎｍ程度になるまでは膜厚ｔが厚くなるほど容量の増加割合が大きくなっていく。一方、第２シリコン膜の膜厚ｔが１５０ｎｍよりも厚くなると、網目状のシリコン膜２２２がさらに成長して隣り合う凸部２２２ａの側壁下部側が完全に連続して形成され、かつ隣り合う凸部２２２ａの側壁上部側が接した箇所が生じてくることからため、キャパシタの容量が小さくなることが確認される。
【００３５】
したがって、網目状のシリコン膜の凸部が大きく成長する膜厚から、さらにシリコン膜が成長しても隣り合うシリコン膜の凸部の側壁上部側が接する箇所が少ない膜厚までの範囲が大きな表面積が得られて大きな容量が得られることが知見される。このような状態のシリコン膜を有する下部電極が得られて従来のキャパシタの容量に比較して容量増加割合が約２．０倍以上になるのは、図３から７０ｎｍ〜１３０ｎｍの膜厚である。さらにこの膜厚の範囲内にて、最も表面積が大きくなり従来のキャパシタの容量に比較して容量増加割合が約２．４倍程度と非常に容量が増加する膜厚の範囲は、図３から９０ｎｍ〜１１０ｎｍである。以上の理由から、請求項２の発明において下部電極を構成する第２シリコン膜の膜厚ｔを７０ｎｍ〜１３０ｎｍ程度、特に好ましい膜厚ｔを９０ｎｍ〜１１０ｎｍ程度としているのである。
【００３６】
第２実施形態では、第２シリコン膜２２ｂの膜厚ｔを９０ｎｍ〜１１０ｎｍの囲に形成しているため、平坦な下部電極の表面積よりも２．４倍程度表面積が増加した下部電極２２を得ることができ、よって、平坦な下部電極を備えた従来のキャパシタよりも２．４倍程度も容量が増加したキャパシタ２０を得ることができる。また平坦な下部電極を備えたキャパシタの形成に比較して第１シリコン膜２２ａを形成する工程を追加するだけで下部電極２２を形成できる。したがって、工程数の増加を抑えつつ、より一層容量が増大したキャパシタ２０を簡易に形成することができる。またキャパシタ２０の容量を増大することができるので、メモリセル領域の面積の縮小化を図ることができる。
【００３７】
なお、第２実施形態では請求項２の発明に係る導電膜としてシリコン膜を形成したが、導電性を有しかつキャパシタの形成後に行う熱処理に対して耐熱性を有する膜であれば種々の膜を形成することができる。例えばタングステン（Ｗ）のような高融点金属膜を形成してもよい。
【００３８】
また請求項１，２の発明は、これだけでキャパシタの容量を大幅に増大させることができるが、例えば従来のスタック型、トレンチ型等のセル構造と組み合わせることによりさらに一層の容量の増大を図ることも可能である。
【００３９】
【発明の効果】
以上説明したように、請求項１の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法では、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、シランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行うＬＰ−ＣＶＤ法によって、絶縁膜上に表面が凹凸状であって、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部が隣り合う凸部の下側端部と連続して形成された形状となり、かつ隣り合う凸部どうしの上部が互いに接しない状態となるように、シリコン膜を１１０ｎｍ〜１５０ｎｍの膜厚に形成するため、キャパシタ絶縁膜を形成可能な表面積が大きい下部電極を得ることができる。またシリコン膜の形成と同時に表面を凹凸状に形成できるので、工程数の増加を防止できる。したがって、大幅に容量が増大したキャパシタを簡易に形成することができる。
【００４０】
また、請求項２の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法では、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、ＮＳＧ膜上にシランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度で行うＬＰ−ＣＶＤ法によって、第１のシリコン膜を形成し、シランガスを含む原料ガスを使用するとともに、第１のシリコン膜の形成時の温度より低い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行う化学的気相成長法によって、第１のシリコン膜上に、凹凸状であり、凸部が成長することにより、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部にて裾を引いた形状となり、かつ隣接する凸部どうしの上部が互いに接しない状態となるように、７０ｎｍ〜１３０ｎｍの膜厚に第２のシリコン膜を形成することにより、第１のシリコン膜と第２のシリコン膜とからなる下部電極を得るため、１層のシリコン膜からなる下部電極よりも表面積の大きい下部電極を得ることができる。またシリコン膜の形成と同時に表面を凹凸状に形成できるので、１工程だけ工程数が増加するだけで済む。よって、より一層容量が増大したキャパシタを簡易に形成することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）はこの発明の第１実施形態を工程順に示す要部側断面図である。
【図２】（ａ）〜（ｃ）は、第１実施形態においてシリコン膜の膜厚と形成状態との関係を説明する図である。
【図３】容量の増加の膜厚依存性を示すグラフである。
【図４】（ａ），（ｂ）はこの発明の第２実施形態を工程順に示す要部側断面図である。
【図５】（ａ），（ｂ）は、第２実施形態においてシリコン膜の膜厚と形成状態との関係を説明する図である。
【符号の説明】
１０，２０ キャパシタ
１２，２２ 下部電極
２２ａ 第１シリコン膜
２２ｂ 第２シリコン膜
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特にダイナミックＲＡＭ（以下、ＤＲＡＭと記す）のキャパシタの形成に適用される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の製造方法では、ＤＲＡＭのキャパシタを形成する場合、まず例えば原料ガスにシランガスを用いた減圧状態で行う化学的気相成長法（以下、ＬＰ−ＣＶＤ法と記す）によって、基板上に平坦なポリシリコン膜を形成する。次いで、ポリシリコン膜に不純物を導入することにより導電性を付与して下部電極を形成し、続いて下部電極上にキャパシタ絶縁膜、上部電極を順次形成し、下部電極とキャパシタ絶縁膜と上部電極とからなるキャパシタを得ている。
【０００３】
このキャパシタの形成にあっては、素子の高集積化およびメモリセルの縮小化に伴い、キャパシタの容量を確保するために、キャパシタ絶縁膜の薄膜化が進められている。また、下部電極を例えば円筒型やフィン型などのように３次元構造にする、あるいはエッチング技術を用いて平坦な下部電極の表面を荒らして凹凸にすることにより下部電極の表面積を増加させて、キャパシタの容量の増大を図っている。
【０００４】
【発明が解決しようとする課題】
ところが、上記した従来技術では、基板上に３次元構造の下部電極を形成する場合、表面積が増加した下部電極を形成できるものの、工程数が大幅に増加して形成工程が非常に複雑になるという難点がある。また、エッチングによって下部電極の表面を凹凸にする方法では、エッチング工程を増加させるだけで済むため形成工程が複雑にならないが、エッチングによる凹凸形成のため凹凸の段差を大きくできない。よって、表面積の増加に限界があることから、素子の高集積化およびメモリセルの縮小化に伴い要求されるキャパシタの容量を十分満足するだけの容量が得られないという欠点を有している。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法は、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、シランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行うＬＰ−ＣＶＤ法によって、絶縁膜上に表面が凹凸状であって、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部が隣り合う凸部の下側端部と連続して形成された形状となり、かつ隣り合う凸部どうしの上部が互いに接しない状態となるように、１１０ｎｍ〜１５０ｎｍの膜厚のシリコン膜を形成することによりキャパシタの下部電極を得ることを特徴としている。
【０００６】
また、請求項２の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法は、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、ＮＳＧ膜上にシランガスを含む原料ガスを使用するとともにシリコンが結晶状態になる温度でかつ減圧状態で行う化学的気相成長法によって、第１のシリコン膜を形成し、シランガスを含む原料ガスを使用するとともに、第１のシリコン膜の形成時の温度より低い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行う化学的気相成長法によって、第１のシリコン膜上に、凹凸状であり、凸部が成長することにより、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部にて裾を引いた形状となり、かつ隣接する凸部どうしの上部が互いに接しない状態となるように、７０ｎｍ〜１３０ｎｍの膜厚の第２のシリコン膜を形成することにより、第１のシリコン膜と第２のシリコン膜とからなる下部電極を形成することを特徴としている。
【０００７】
シランガスを含む原料ガスを使用したＬＰ−ＣＶＤ法によりシリコン膜を形成する場合、シリコンがアモルファス状態から結晶状態になる遷移領域の温度でＬＰ−ＣＶＤを行うと、表面が凹凸状の粗面なシリコン膜が得られる。このシリコン膜の形成状態は膜厚によって異なり、まず絶縁膜上に複数のシリコンの島が形成され、膜厚が厚くなるにしたがってシリコンの島が成長して凸部と凹部とからなる網状のシリコン膜が形成され、次第に隣り合う凸部の側壁上部側が接するようになって粗面の状態が緩和されてくる。その際、１１０ｎｍ〜１５０ｎｍの膜厚に形成すると、網状のシリコン膜の凸部が成長しかつ隣り合う凸部の側壁下部側が連続して形成された状態になって大きい表面積のシリコン膜が得られる。請求項１の発明では、表面が凹凸状に形成される上記した条件のＬＰ−ＣＶＤ法によって絶縁膜上に１１０ｎｍ〜１５０ｎｍの膜厚のシリコン膜を形成するため、キャパシタ絶縁膜を形成可能な表面積が大きい下部電極が得られる。またシリコン膜の形成と同時に表面が凹凸状に形成されるため、工程数が増加が防止される。
【０００８】
また、表面が凹凸状のシリコン膜が得られる上記した条件のＬＰ−ＣＶＤ法によって導電膜上にシリコン膜を形成する場合には、例えば初期の段階で形成される各シリコンの島が導電膜によって連続して接続された状態になるため、シリコンの島の表面と島間から露出した導電膜の表面との合計が下部電極の表面積になる。よって、絶縁膜上に１層のシリコン膜からなる下部電極を形成する場合よりも薄い膜厚の範囲、７０ｎｍ〜１３０ｎｍの膜厚の範囲にシリコン膜を形成することにより、１層のシリコン膜からなる下部電極よりも表面積の大きい下部電極が得られる。請求項２の発明では、表面が凹凸状に形成される条件のＬＰ−ＣＶＤ法によって、導電膜上に７０ｎｍ〜１３０ｎｍの膜厚のシリコン膜を形成するため、キャパシタ絶縁膜を形成可能な表面積が大きい下部電極が得られる。またシリコン膜の形成と同時に表面が凹凸状に形成されるため、工程数の増加が抑えられる。
【０００９】
【発明の実施の形態】
以下、この発明に係る半導体装置の製造方法の実施形態を図面に基づいて説明する。図１（ａ），（ｂ）はこの発明の第１実施形態を工程順に示す要部側断面図であり、特に請求項１の発明の特徴であるＤＲＡＭのキャパシタの形成方法を示したものである。
【００１０】
キャパシタを形成するにあたっては、予め、基体（図示略）表面に絶縁膜１１が形成されたものを用意する。この実施形態では、例えば不純物を含まない酸化シリコン系のＣＶＤ膜、いわゆるＮＳＧ膜を絶縁膜１１として形成し、絶縁膜１１の表面を硫酸過水によって洗浄処理しておく。
【００１１】
そして、まず図１（ａ）に示すように、ＬＰ−ＣＶＤ法によって絶縁膜１１上に不純物が導入されたシリコン膜からなる下部電極１２を形成する。その際、モノシラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）等からなるシランガスを含む原料ガスを用いるとともに、シリコンがアモルファス状態から結晶状態になる遷移領域の温度でＬＰ−ＣＶＤ法を行う。
【００１２】
ここでは例えば、シランガスとしてモノシランガスを使用し、シリコンがアモルファス状態から結晶状態になる遷移領域の温度を５７０℃〜５８０℃の範囲内の温度とし、雰囲気圧力を２６．７Ｐａ程度とする。また膜厚ｔが１１０ｎｍ〜１５０ｎｍ程度、特にこの実施形態では好ましい膜厚である１２０ｎｍ〜１３０ｎｍ程度になるように成膜を行い、これにより表面が凹凸状の粗面なシリコン膜からなる下部電極１２を形成する。なお、ＬＰ−ＣＶＤ法によって絶縁膜１１上にシリコン膜を形成した後に、シリコン膜に不純物を導入して下部電極１２を形成してもよい。
【００１３】
下部電極１２の形成後は、従来法と同様にして図１（ｂ）に示すように、下部電極１２の表面を覆うようにしてキャパシタ絶縁膜１３を形成し、キャパシタ絶縁膜１３上に上部電極１４を形成する。キャパシタ絶縁膜１３の形成は、例えばカバレッジ性に優れたＣＶＤ法を用い、かつ極薄く形成するのが好適である。またキャパシタ絶縁膜１３の材料としては、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）や酸化タンタル（Ｔａ2Ｏ5）などの誘電率の高いものが好ましい。また上部電極１４を形成する導電膜の材料としては、例えば、不純物を含むポリシリコンやタングステン（Ｗ）、アルミニウム（Ａｌ）等の金属材料が挙げられる。以上の工程によって、下部電極１２とキャパシタ絶縁膜１３と上部電極１４とから構成されたキャパシタ１０が形成される。
【００１４】
ここで、請求項１の発明において下部電極を構成するシリコン膜の膜厚ｔを１１０ｎｍ〜１５０ｎｍ程度、特に好ましい膜厚ｔを１２０ｎｍ〜１３０ｎｍ程度とする理由について、図２および図３を用いて説明する。
【００１５】
シランガスを含む原料ガスを用い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度、５７０℃〜５８０℃を雰囲気温度とし、雰囲気圧力を２６．７Ｐａ程度とした条件でＬＰ−ＣＶＤを行ってシリコン膜を形成する場合、表面が凹凸状の粗面なシリコン膜が絶縁膜１１上に形成される。この際、シリコン膜の形成状態が膜厚ｔによって異なる。すなわち、シリコン膜の膜厚ｔを５０ｎｍ程度とすると、図２（ａ）に示すように絶縁膜１１上に複数のシリコンの島からなるシリコン膜１２１が形成される。これら複数のシリコンの島は独立して形成されており、したがって不連続であるが、ここでは説明の都合上シリコン膜１２１と称することとする。また、シリコン膜１２１の膜厚ｔとは、シリコンの島の最上部から絶縁膜１１表面までの寸法である。
【００１６】
また、上記膜厚ｔを１００ｎｍ程度とすると、図２（ｂ）に示すように絶縁膜１１上に形成されている島状のシリコン膜１２１がそれぞれ成長して凸部１２２ａと、凸部１２２ａ間の凹部１２２ｂとからなる網目状のシリコン膜１２２が形成される。凹部１２２ｂは、凸部１２２ａの側壁下部側が裾を引いて隣り合う凸部１２２ａの裾を引いた下部側に連続する部分と連続していない部分とからなる。ここでのシリコン膜１２２の膜厚ｔとは、凸部１２２ａの最上部から絶縁膜１１表面までの寸法である。
【００１７】
さらに膜厚ｔを１５０ｎｍ程度にすると、図２（ｃ）に示すように網目状のシリコン膜１２２がさらに成長して隣り合う凸部１２２ａの側壁下部側が完全に連続して形成され、かつ隣り合う凸部１２２ａの側壁上部側が接した箇所が存在するシリコン膜１２３が得られる。膜厚ｔを１５０ｎｍより厚くすると、凸部１２２ａのほとんどがその側壁上部側で互いに接し、粗面状態が大幅に緩和される。ここでのシリコン膜１２３の膜厚ｔとは、凸部１２２ａの最上部から絶縁膜１１表面までの寸法である。
【００１８】
上記のシリコン膜を下部電極とし、下部電極を覆うキャパシタ絶縁膜を窒化シリコン膜で形成し、キャパシタ絶縁膜上にポリシリコン膜からなる上部電極を形成してキャパシタを得たときのキャパシタの容量の増加の膜厚依存性を図３の□を結ぶ曲線で示す。図３において、縦軸は平坦なポリシリコン膜からなる下部電極を備えたキャパシタに対する容量増加割合、横軸は下部電極を構成するシリコン膜の膜厚ｔ（ｎｍ）をそれぞれ示してある。また図中、二点鎖線は平坦なポリシリコン膜からなる下部電極を備えた従来のキャパシタの容量を示してある。
【００１９】
ここで容量Ｃと下部電極の表面積Ｓとは、Ｃ＝εＳ／ｄ（ｄ：キャパシタ絶縁膜の膜厚、ε：キャパシタ絶縁膜の誘電率）なる関係があり、キャパシタ絶縁膜を同じ材料でかつ同じ膜厚に形成すると、表面積とキャパシタの容量とは１対１の関係になる。よって、キャパシタ絶縁膜を同じ材料でかつ同じ膜厚に形成して得た図３に示すグラフにおいて、キャパシタの容量の増加はそのまま下部電極の表面積の増加を表している。
【００２０】
図３から、シリコン膜の膜厚ｔが８０ｎｍより薄い場合には、シリコン膜は島状あるいは網目状になっていることから、図２（ａ）の島状のシリコン体１２１あるいは図２（ｂ）の網目状のシリコン膜１２２が形成されていない、つまり下部電極の機能をなしていない箇所が存在する。その結果、平坦なポリシリコン膜からなる下部電極を備えた従来のキャパシタ（容量増加割合が１）よりも容量が減少する。
【００２１】
逆にシリコン膜の膜厚ｔが１６０ｎｍよりも厚くなると、図２（ｃ）に示したように各凸部１２２ａのほとんどは、その側壁上部側が互いに接する状態に形成されるため、各凸部１２２ａの側壁および凸部１２２ａ間の凹部１２２ｂはキャパシタ絶縁膜が形成されない部分になる。この結果、キャパシタ絶縁膜が形成される下部電極の表面積が小さくなり、キャパシタの容量に寄与しない箇所が増えるため、キャパシタの容量が小さくなる。
【００２２】
したがって、シリコン膜が網目状に成長して隣り合う凸部の側壁下部側が連続して形成される膜厚から、さらにシリコン膜が成長しても隣り合うシリコン膜の凸部の側壁上部側が接する箇所が少ない膜厚までの範囲が大きな表面積が得られて容量が増加することが知見される。このような状態のシリコン膜からなる下部電極が得られて従来のキャパシタの容量に比較して容量増加割合が約１．５倍以上になるのは、図３から１１０ｎｍ〜１５０ｎｍの膜厚である。さらにこの膜厚の範囲内にて、最も表面積が大きくなり従来のキャパシタの容量に比較して容量増加割合が約１．８倍程度と非常に大きい容量が得られる膜厚の範囲は、図３から１２０ｎｍ〜１３０ｎｍである。以上の理由から、請求項１の発明において下部電極を構成するシリコン膜の膜厚ｔを１１０ｎｍ〜１５０ｎｍ程度、特に好ましい膜厚ｔを１２０ｎｍ〜１３０ｎｍ程度としているのである。
【００２３】
第１実施形態では、シリコン膜の膜厚ｔを１２０ｎｍ〜１３０ｎｍの範囲に形成しているため、平坦な下部電極の表面積よりも１．８倍程度表面積が増加した下部電極１２を得ることができ、よって１．８倍程度も容量が増加したキャパシタ１０を得ることができる。またシリコン膜を成膜する工程だけで表面積の大きい下部電極１２を形成できるため、工程数の増加を防止することができる。この結果、従来の３次元構造の下部電極を形成する場合のように形成工程が非常に複雑にならず、大幅に容量が増大したキャパシタ１０を簡易に形成することができる。またキャパシタ１０の容量を増大することができるので、メモリセル領域の面積の縮小化を図ることができる。
【００２４】
次にこの発明に係る半導体装置の製造方法の第２実施形態を図４に基づいて説明する。なお、図４（ａ），（ｂ）はこの発明の第２実施形態を工程順に示す要部側断面図であり、特に請求項２の発明の特徴であるＤＲＡＭのキャパシタの形成方法を示したものである。また、図４において第１実施形態と同一の形成要素には同一の符号を付し、ここでの説明を省略する。
【００２５】
第２実施形態では、第１実施形態と同様に、キャパシタを形成する前に予め、基体（図示略）表面に絶縁膜１１が形成されたものを用意する。そして、まず図４（ａ）に示すように、ＬＰ−ＣＶＤ法によって絶縁膜１１上に請求項２の発明の導電膜となる不純物が導入された第１シリコン膜２２ａを形成する。その際、シランガスを含む原料ガスを用い、例えば、シリコンが結晶状態になることが知られている６２０℃程度の雰囲気温度で、第１シリコン膜２２ａを５０ｎｍ〜１００ｎｍ程度の膜厚に形成する。あるいは、上記条件のＬＰ−ＣＶＤ法によって絶縁膜１１上にシリコン膜を形成した後、このシリコン膜に不純物を導入して第１シリコン膜２２ａを形成してもよい。
【００２６】
次いで、ＬＰ−ＣＶＤ法によって第１シリコン膜２２ａ上に不純物が導入された第２シリコン膜２２ｂを形成する。この際、モノシラン、ジシラン等からなるシランガスを含む原料ガスを用いるとともに、シリコンがアモルファス状態から結晶状態になる遷移領域の温度でＬＰ−ＣＶＤ法を行う。
【００２７】
ここでは、例えば、シランガスとしてモノシランガスを使用し、シリコンがアモルファス状態から結晶状態になる遷移領域の温度を５７０℃〜５８０℃の範囲内の温度とし、雰囲気圧力を２６．７Ｐａ程度とする。また膜厚ｔが７０ｎｍ〜１３０ｎｍ程度、特にこの実施形態では好ましい膜厚ｔである９０ｎｍ〜１１０ｎｍ程度になるように形成し、これにより表面が凹凸状の粗面な第２シリコン膜２２ｂを形成する。あるいは、上記条件のＬＰ−ＣＶＤ法によって第１シリコン膜２２ａ上にシリコン膜を形成した後、このシリコン膜に不純物を導入して第２シリコン膜２２ｂを得てもよい。このようにして、第１シリコン膜２２ａと第２シリコン膜２２ｂとからなる下部電極２２を得る。
【００２８】
その後は、第１実施形態と同様にして下部電極２２上にキャパシタ絶縁膜１３、上部電極１４を順次形成し、下部電極２２とキャパシタ絶縁膜１３と上部電極１４とから構成されたキャパシタ２０を得る。
【００２９】
ここで、請求項２の発明において下部電極を構成する第２シリコン膜の膜厚ｔを７０ｎｍ〜１３０ｎｍ程度、特に好ましい膜厚ｔを９０ｎｍ〜１１０ｎｍ程度とする理由について、図３および図５を用いて説明する。
【００３０】
シランガスを含む原料ガスを用い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度、例えば５７０℃〜５８０℃を雰囲気温度とし、雰囲気圧力を２６．７Ｐａ程度とした条件でＬＰ−ＣＶＤを行って第１シリコン膜２２ａ上に第２シリコン膜２２ｂを形成する場合、図５（ａ）に示すように膜厚ｔを５０ｎｍ程度とすると、第１シリコン膜２２ａ上に複数のシリコンの島からなるシリコン膜２２１が形成される。これら複数のシリコンの島は独立して形成されており、したがって不連続であるが、第１シリコン膜２２ａによって互いに接続された状態になっている。そのため、シリコン膜２２１の表面全体が、島状のシリコン間の外側に露出した第１シリコン膜２２ａの面とともに、キャパシタ絶縁膜が形成されて容量に寄与する下部電極の表面になる。ここで、シリコン膜２２１の膜厚ｔとは、シリコンの島の最上部から第１シリコン膜２２ａ表面までの寸法である。
【００３１】
また、上記膜厚ｔを１００ｎｍ程度にすると、図５（ｂ）に示すように島状のシリコン膜２２１がそれぞれ成長して凸部２２２ａと、凸部２２２ａ間の凹部２２２ｂとからなる網目状のシリコン膜２２２が形成される。凹部２２２ｂは、シリコン膜２２２が形成されていない箇所であるが、この箇所には第１シリコン膜２２ａが外側に露出した状態で存在しているため、シリコン膜２２２の表面全体が、凹部２２２ｂより外側に露出した第１シリコン膜２２ａの面とともに容量に寄与する下部電極の表面になる。ここでシリコン膜２２２の膜厚ｔとは、凸部２２２ａの最上部から第１シリコン膜２２ａ表面までの寸法である。
【００３２】
さらに膜厚ｔを１５０ｎｍ程度にすると、先に説明した図２（ｃ）と同様に、網目状のシリコン膜２２２がさらに成長して隣り合う凸部２２２ａの側壁下部側が完全に連続して形成され、かつ隣り合う凸部２２２ａの側壁上部側が接した箇所が存在するシリコン膜が得られる。その結果、各凸部２２２ａの側壁および凸部２２２ａ間の凹部２２２ｂはキャパシタ絶縁膜が形成されない部分になって、キャパシタ絶縁膜が形成される下部電極の表面積が小さくなり、キャパシタの容量が低下する。
【００３３】
上記のように形成されたシリコン膜を第２シリコン膜として第１シリコン膜２２ａとこの第２シリコン膜とから２層構造の下部電極を構成し、下部電極を覆うキャパシタ絶縁膜を窒化シリコン膜で形成し、キャパシタ絶縁膜上にポリシリコン膜からなる上部電極を形成してキャパシタを得たときのキャパシタの容量の増加の膜厚依存性を図３の○を結ぶ曲線で示す。
【００３４】
図３から、第２シリコン膜の膜厚ｔが１００ｎｍ程度になるまでは膜厚ｔが厚くなるほど容量の増加割合が大きくなっていく。一方、第２シリコン膜の膜厚ｔが１５０ｎｍよりも厚くなると、網目状のシリコン膜２２２がさらに成長して隣り合う凸部２２２ａの側壁下部側が完全に連続して形成され、かつ隣り合う凸部２２２ａの側壁上部側が接した箇所が生じてくることからため、キャパシタの容量が小さくなることが確認される。
【００３５】
したがって、網目状のシリコン膜の凸部が大きく成長する膜厚から、さらにシリコン膜が成長しても隣り合うシリコン膜の凸部の側壁上部側が接する箇所が少ない膜厚までの範囲が大きな表面積が得られて大きな容量が得られることが知見される。このような状態のシリコン膜を有する下部電極が得られて従来のキャパシタの容量に比較して容量増加割合が約２．０倍以上になるのは、図３から７０ｎｍ〜１３０ｎｍの膜厚である。さらにこの膜厚の範囲内にて、最も表面積が大きくなり従来のキャパシタの容量に比較して容量増加割合が約２．４倍程度と非常に容量が増加する膜厚の範囲は、図３から９０ｎｍ〜１１０ｎｍである。以上の理由から、請求項２の発明において下部電極を構成する第２シリコン膜の膜厚ｔを７０ｎｍ〜１３０ｎｍ程度、特に好ましい膜厚ｔを９０ｎｍ〜１１０ｎｍ程度としているのである。
【００３６】
第２実施形態では、第２シリコン膜２２ｂの膜厚ｔを９０ｎｍ〜１１０ｎｍの囲に形成しているため、平坦な下部電極の表面積よりも２．４倍程度表面積が増加した下部電極２２を得ることができ、よって、平坦な下部電極を備えた従来のキャパシタよりも２．４倍程度も容量が増加したキャパシタ２０を得ることができる。また平坦な下部電極を備えたキャパシタの形成に比較して第１シリコン膜２２ａを形成する工程を追加するだけで下部電極２２を形成できる。したがって、工程数の増加を抑えつつ、より一層容量が増大したキャパシタ２０を簡易に形成することができる。またキャパシタ２０の容量を増大することができるので、メモリセル領域の面積の縮小化を図ることができる。
【００３７】
なお、第２実施形態では請求項２の発明に係る導電膜としてシリコン膜を形成したが、導電性を有しかつキャパシタの形成後に行う熱処理に対して耐熱性を有する膜であれば種々の膜を形成することができる。例えばタングステン（Ｗ）のような高融点金属膜を形成してもよい。
【００３８】
また請求項１，２の発明は、これだけでキャパシタの容量を大幅に増大させることができるが、例えば従来のスタック型、トレンチ型等のセル構造と組み合わせることによりさらに一層の容量の増大を図ることも可能である。
【００３９】
【発明の効果】
以上説明したように、請求項１の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法では、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、シランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行うＬＰ−ＣＶＤ法によって、絶縁膜上に表面が凹凸状であって、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部が隣り合う凸部の下側端部と連続して形成された形状となり、かつ隣り合う凸部どうしの上部が互いに接しない状態となるように、シリコン膜を１１０ｎｍ〜１５０ｎｍの膜厚に形成するため、キャパシタ絶縁膜を形成可能な表面積が大きい下部電極を得ることができる。またシリコン膜の形成と同時に表面を凹凸状に形成できるので、工程数の増加を防止できる。したがって、大幅に容量が増大したキャパシタを簡易に形成することができる。
【００４０】
また、請求項２の発明に係るＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法では、下部電極が形成されるＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、ＮＳＧ膜上にシランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度で行うＬＰ−ＣＶＤ法によって、第１のシリコン膜を形成し、シランガスを含む原料ガスを使用するとともに、第１のシリコン膜の形成時の温度より低い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行う化学的気相成長法によって、第１のシリコン膜上に、凹凸状であり、凸部が成長することにより、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、下部の下側端部にて裾を引いた形状となり、かつ隣接する凸部どうしの上部が互いに接しない状態となるように、７０ｎｍ〜１３０ｎｍの膜厚に第２のシリコン膜を形成することにより、第１のシリコン膜と第２のシリコン膜とからなる下部電極を得るため、１層のシリコン膜からなる下部電極よりも表面積の大きい下部電極を得ることができる。またシリコン膜の形成と同時に表面を凹凸状に形成できるので、１工程だけ工程数が増加するだけで済む。よって、より一層容量が増大したキャパシタを簡易に形成することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）はこの発明の第１実施形態を工程順に示す要部側断面図である。
【図２】（ａ）〜（ｃ）は、第１実施形態においてシリコン膜の膜厚と形成状態との関係を説明する図である。
【図３】容量の増加の膜厚依存性を示すグラフである。
【図４】（ａ），（ｂ）はこの発明の第２実施形態を工程順に示す要部側断面図である。
【図５】（ａ），（ｂ）は、第２実施形態においてシリコン膜の膜厚と形成状態との関係を説明する図である。
【符号の説明】
１０，２０ キャパシタ
１２，２２ 下部電極
２２ａ 第１シリコン膜
２２ｂ 第２シリコン膜
Claims (4)
- ＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法において、
前記下部電極が形成される前記ＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、
シランガスを含む原料ガスを使用するとともにシリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行う化学的気相成長法によって、前記ＮＳＧ膜上に、表面が凹凸状であって、凸部はその上部の断面が円形状で下部においてくびれ部分を有し、該下部の下側端部が隣り合う凸部の下側端部と連続して形成された形状となり、かつ隣り合う凸部どうしの前記上部が互いに接触しない状態となるように、１１０ｎｍ〜１５０ｎｍの膜厚のシリコン膜からなる下部電極を形成する
ことを特徴とする半導体装置の製造方法。 - ＮＳＧ膜上にキャパシタの下部電極を形成する半導体装置の製造方法において、
前記下部電極が形成される前記ＮＳＧ膜の表面は硫酸過水で洗浄処理されたものを用い、
前記ＮＳＧ膜上にシランガスを含む原料ガスを使用するとともにシリコンが結晶状態になる温度でかつ減圧状態で行う化学的気相成長法によって、第１のシリコン膜を形成する工程と、
シランガスを含む原料ガスを使用するとともに、前記第１のシリコン膜の形成時の温度より低い、シリコンがアモルファス状態から結晶状態になる遷移領域の温度である５７０℃〜５８０℃でかつ圧力が２６．７Ｐａで行う化学的気相成長法によって、前記第１のシリコン膜上に、凹凸状であり、凸部が成長することにより、該凸部はその上部の断面が円形状で下部においてくびれ部分を有し、該下部の下側端部にて裾を引いた形状となり、かつ隣接する凸部どうしの前記上部が互いに接しない状態となるように、７０ｎｍ〜１３０ｎｍの膜厚の第２のシリコン膜を形成することにより、前記第１のシリコン膜と前記第２のシリコン膜とからなる下部電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 前記シリコン膜の膜厚が１２０ｎｍ〜１３０ｎｍであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２のシリコン膜の膜厚が９０ｎｍ〜１１０ｎｍであることを特徴とする請求項２記載の半導体装置の製造方法。
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