CN103137552A - 接触窗开口的形成方法 - Google Patents
接触窗开口的形成方法 Download PDFInfo
- Publication number
- CN103137552A CN103137552A CN201110412986XA CN201110412986A CN103137552A CN 103137552 A CN103137552 A CN 103137552A CN 201110412986X A CN201110412986X A CN 201110412986XA CN 201110412986 A CN201110412986 A CN 201110412986A CN 103137552 A CN103137552 A CN 103137552A
- Authority
- CN
- China
- Prior art keywords
- layer
- contact window
- formation method
- opening
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 91
- 239000000463 material Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 243
- 230000015572 biosynthetic process Effects 0.000 claims description 54
- 229920002120 photoresistant polymer Polymers 0.000 claims description 52
- 238000000059 patterning Methods 0.000 claims description 47
- 238000004519 manufacturing process Methods 0.000 claims description 34
- 238000001259 photo etching Methods 0.000 claims description 29
- 239000002356 single layer Substances 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 3
- 238000013138 pruning Methods 0.000 claims description 2
- 244000141353 Prunus domestica Species 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 239000000377 silicon dioxide Substances 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000004062 sedimentation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000004971 Cross linker Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003431 cross linking reagent Substances 0.000 description 1
- 238000012940 design transfer Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开一种接触窗开口的形成方法，其包括下列步骤。首先，提供基底，基底包括密集区与独立区。接着，在基底上形成材料层。然后，在密集区中的材料层上形成多个牺牲图案，且在相邻两个牺牲图案之间具有第一开口。接下来，在各牺牲图案两侧分别形成间隙壁，且间隙壁彼此分离设置。之后，移除牺牲图案，而于相邻两个间隙壁之间形成第二开口。再者，形成填满第二开口的平坦层。随后，在平坦层中形成第一狭缝，第一狭缝暴露出位于第二开口下方的部分材料层。继之，移除由第一狭缝所暴露出的部分材料层，而在材料层中形成多个第三开口。
Description
技术领域
本发明涉及一种半导体制作工艺方法，且特别是涉及一种接触窗开口的形成方法。
背景技术
在集成电路蓬勃发展的今日，元件缩小化与积集化是必然的趋势，也是业界积极发展的重要课题，而整个半导体制作工艺中影响元件尺寸最举足轻重的关键就在于光刻(photolithography)制作工艺的技术。随着半导体元件的高度集成化，集成电路的关键尺寸(critical dimension，CD)愈来愈小，因此光刻所需的分辨率(解析度)愈来愈高。
举例来说，由于尺寸缩小造成光学特性难以掌握，光刻制作工艺已遭遇到机台能力以及光学物理特性的极限，因此使接触窗开口(contact hole)的光刻制作工艺的困难度愈来愈高。
为了增加接触窗开口的关键尺寸的控制能力，必须在现有设备条件下改良制造接触窗开口的方法，以降低成本。
发明内容
本发明的目的在于提供一种接触窗开口的形成方法，其可增加接触窗开口的关键尺寸的控制能力。
为达上述目的，本发明的一实施例提出一种接触窗开口的形成方法，包括下列步骤。首先，提供基底，基底包括密集区与独立区。接着，于基底上形成材料层。然后，在密集区中的材料层上形成多个牺牲图案，且于相邻两个牺牲图案之间具有第一开口。接下来，在各牺牲图案两侧分别形成间隙壁，且间隙壁彼此分离设置。之后，移除牺牲图案，而于相邻两个间隙壁之间形成第二开口。再者，形成填满第二开口的平坦层。随后，在平坦层中形成第一狭缝，第一狭缝暴露出位于第二开口下方的部分材料层。继之，移除由第一狭缝所暴露出的部分材料层，而在材料层中形成多个第三开口。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，在平坦层中形成第一狭缝的方法包括下列步骤。首先，在平坦层上形成第一图案化光致抗蚀剂层，第一图案化光致抗蚀剂层中具有第二狭缝与第四开口，其中第二狭缝暴露出密集区中的部分平坦层，且第四开口暴露出独立区中的部分平坦层。接着，以第一图案化光致抗蚀剂层为掩模，移除由第二狭缝与第四开口所暴露出的部分平坦层，而分别在密集区的平坦层中形成第一狭缝且在独立区的平坦层中形成第五开口。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，在形成第一图案化光致抗蚀剂层之后，且于移除部分平坦层之前，还包括对第四开口进行微缩制作工艺。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，微缩制作工艺例如是化学性微缩增强光刻分辨率(resolution enhancementlithography assisted by chemical shrink，RELACS)制作工艺、光致抗蚀剂膨胀制作工艺或低温薄膜制作工艺。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，在移除由第一狭缝所暴露出的部分材料层的同时，移除由第五开口所暴露出的部分材料层，而在材料层中形成第六开口。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，第六开口的宽度例如是光刻制作工艺的最小线宽的一半。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，在形成材料层之后，且于形成牺牲图案之前，还包括在材料层上形成硬掩模层。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，还包括将第二开口延伸于硬掩模层中。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，在形成材料层之后，且在形成牺牲图案之前，还包括在材料层上形成硬掩模层结构。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，还包括在硬掩模层结构中形成用以形成第三开口的多个第七开口。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，硬掩模层结构例如是单层硬掩模层或多层硬掩模层。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，牺牲图案的形成方法包括下列步骤。首先，在材料层上形成牺牲图案层。接着，在牺牲图案层上形成第二图案化光致抗蚀剂层。然后，以第二图案化光致抗蚀剂层为掩模，移除部分牺牲图案层。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，第二图案化光致抗蚀剂层的线宽线距比例如是1∶1。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，还包括对第二图案化光致抗蚀剂层进行修剪制作工艺。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，经修剪后的第二图案化光致抗蚀剂层的线宽线距比例如是大于1∶1且小于等于1∶3。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，在形成牺牲图案层之后，且于形成第二图案化光致抗蚀剂层之前，还包括在牺牲图案层上形成底抗反射层。
依照本发明的一实施例所述，在上述的接触窗开口的形成方法中，第三开口的宽度例如是光刻制作工艺的最小线宽的一半。
基于上述，在本发明所提出的接触窗开口的形成方法中，由于在形成第二开口之后，会形成填满第二开口的平坦层，所以在用以形成第一狭缝的光刻制作工艺中，用以定义出第一狭缝的第一图案化光致抗蚀剂层具有较佳的可靠度，因此可增加对于接触窗开口的关键尺寸的控制能力。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1H为本发明的一实施例的接触窗开口的制造流程立体图。
主要元件符号说明
100：基底
102：密集区
104：独立区
106：材料层
108、110、114：硬掩模层
112：硬掩模层结构
116：牺牲材料层
118：底抗反射层
120、120a、132：图案化光致抗蚀剂层
122：牺牲图案
124、128、136、142、144、146、148、150：开口
126：间隙壁
130：平坦层
134、140：狭缝
138：化学性微缩增强光刻分辨率层
具体实施方式
图1A至图1H所绘示为本发明的一实施例的接触窗开口的制造流程立体图。
首先，请参照图1A，提供基底100。基底100例如是硅基底。基底100包括密集区102与独立区104。密集区102例如是用以形成存储单元的区域。独立区104例如是存储器结构中的字元线外接电压的区域。
接着，在基底100上形成材料层106。材料层106的材料例如是氧化硅或氮化硅等的介电材料，其中氧化硅例如是四乙氧基硅烷(tetraethosiloxane，TEOS)。在此实施例中，材料层106的材料例如是以四乙氧基硅烷为例进行说明。材料层106的形成方法例如是化学机械沉积法。
然后，可选择性地于材料层106上形成硬掩模层108。硬掩模层108与材料层106例如是具有不同的蚀刻选择比。硬掩模层108的材料例如是氮氧化硅、非晶碳或氧化硅，其中氧化硅例如是四乙氧基硅烷。在此实施例中，硬掩模层108的材料例如是以非晶碳为例进行说明。硬掩模层108的形成方法例如是化学机械沉积法。
接下来，可选择性地于硬掩模层108上形成硬掩模层110，而于材料层106上形成硬掩模层结构112。硬掩模层110与硬掩模层108例如是具有不同的蚀刻选择比。硬掩模层110的材料例如是氮氧化硅、非晶碳或氧化硅，其中氧化硅例如是四乙氧基硅烷。在此实施例中，硬掩模层110的材料例如是以氮氧化硅为例进行说明。硬掩模层108的形成方法例如是化学机械沉积法。
值得注意的是，虽然在此实施例中，硬掩模层结构112是以多层硬掩模层为例进行说明，然而本发明并不以此为限。在其他实施例中，硬掩模层结构112也可为单层硬掩模层。只要能有效地将所要形成的接触窗开口图案转移材料层106中，在此技术领域具有通常知识者可依照制作工艺需求对于硬掩模层结构112的层数进行调整。
继之，可选择性地在硬掩模层110上形成硬掩模层114。硬掩模层114与硬掩模层110例如是具有不同的蚀刻选择比。硬掩模层114的材料例如是氮氧化硅、非晶碳或氧化硅，其中氧化硅例如是四乙氧基硅烷。在此实施例中，硬掩模层114的材料例如是以四乙氧基硅烷为例进行说明。硬掩模层114的形成方法例如是化学机械沉积法。
再者，在硬掩模层114上形成牺牲材料层116。牺牲材料层116与硬掩模层114例如是具有不同的蚀刻选择比。牺牲材料层116的材料例如是非晶碳或多晶硅。牺牲材料层116的形成方法例如是化学机械沉积法。
随后，可选择性地于牺牲材料层116上形成底抗反射层118。底抗反射层118的材料例如是有机材料或无机材料。底抗反射层118的形成方法例如是旋转涂布法。
接着，在底抗反射层118上形成图案化光致抗蚀剂层120。图案化光致抗蚀剂层120的材料例如是正光致抗蚀剂材料或负光致抗蚀剂材料。图案化光致抗蚀剂层120的形成方法例如是先在底抗反射层118上形成光致抗蚀剂材料层(未绘示)，再对光致抗蚀剂材料层进行曝光制作工艺与显影制作工艺而形成之。图案化光致抗蚀剂层120的线宽线距比例如是1∶1。图案化光致抗蚀剂层120的线宽例如是光刻制作工艺的最小线宽。
然后，请参照图1B，可选择性地对图案化光致抗蚀剂层120进行修剪制作工艺，而形成线宽小于图案化光致抗蚀剂层120的图案化光致抗蚀剂层120a。图案化光致抗蚀剂层120a的线宽线距比例如是大于1∶1且小于等于1∶3。在此实施例中，图案化光致抗蚀剂层120a的线宽线距比是以1∶3为例进行说明。
接下来，以图案化光致抗蚀剂层120a为掩模，移除部分底抗反射层118以及部分牺牲图案层116，以于密集区102中形成多个牺牲图案122，且于相邻两个牺牲图案122之间具有开口124。部分底抗反射层118以及部分牺牲图案层116的移除方法分别例如是干式蚀刻法。
之后，请参照图1C，移除图案化光致抗蚀剂层120a及底抗反射层118。图案化光致抗蚀剂层120a的移除方法例如是干式去光致抗蚀剂法。此外，底抗反射层118可于移除图案化光致抗蚀剂层122的制作工艺中一并移除。
继之，在各牺牲图案122两侧分别形成间隙壁126。间隙壁126与牺牲图案122例如是具有不同的蚀刻选择比。间隙壁126的材料例如是氧化硅或氮化硅。在此实施例中，间隙壁126的材料例如是以氮化硅为例进行说明。间隙壁126的形成方法例如是先共形地形成覆盖间隙壁126的间隙壁材料层(未绘示)，再对间隙壁材料层进行回蚀刻制作工艺而形成之。
再者，请参照图1D，移除牺牲图案122，而于相邻两个间隙壁126之间形成开口128。牺牲图案122的移除方法例如是干式蚀刻法。
随后，将开口128延伸于硬掩模层114中。将开口128延伸于硬掩模层114中的方法例如是以间隙壁126为掩模，利用干式蚀刻法移除由间隙壁126所暴露出的硬掩模层114。
值得注意的是，在将开口128延伸于硬掩模层114中之后，间隙壁126可能会被消耗殆尽，也有可能会有部分间隙壁126残留下来。由于间隙壁126与硬掩模层114的目的是用以在后续制作工艺中作为转移图案的掩模层使用，因此在将开口128延伸于硬掩模层114中之后，若有部分间隙壁126残留，不需刻意移除间隙壁126。在其他实施例中，在将开口128延伸于硬掩模层114中之后，也可移除间隙壁126。然而，在没有形成硬掩模层114的实施例中，是以间隙壁126在后续制作工艺中作为转移图案的掩模层使用。
接着，形成填满开口128的平坦层130。平坦层130例如是底层抗反射层，且其材料例如是有机材料或无机材料。平坦层130的形成方法例如是旋转涂布法。
然后，请参照图1E，在平坦层130上形成图案化光致抗蚀剂层132，图案化光致抗蚀剂层132中具有狭缝134与开口136，其中狭缝134暴露出密集区102中的部分平坦层130，且开口136暴露出独立区104中的部分平坦层130。开口136的宽度例如是光刻制作工艺的最小线宽。
接下来，可选择性地在狭缝134的内壁上与开口136的内壁上分别形成化学性微缩增强光刻分辨率(RELACS)层138。化学性微缩增强光刻分辨率层138的材料例如是由水溶性树脂(water soluble resin)与交联剂(crosslinker)所组成。化学性微缩增强光刻分辨率层138可将开口136的宽度缩小为光刻制作工艺的最小线宽的一半。化学性微缩增强光刻分辨率层138的形成方法例如是先形成覆盖图案化光致抗蚀剂层132的化学性微缩增强光刻分辨率材料层(未绘示)，再移除未与图案化光致抗蚀剂层132反应的化学性微缩增强光刻分辨率材料层而形成之。
值得注意的是，在图案化光致抗蚀剂层132的上表面也会形成化学性微缩增强光刻分辨率层138，然而为了清楚地表示出开口136的宽度缩小，在图1E并未绘示出形成于图案化光致抗蚀剂层132上表面的化学性微缩增强光刻分辨率层138。
此外，虽然在上述实施例中，对开口136所进行的微缩制作工艺是采用化学性微缩增强光刻分辨率制作工艺进行说明，但并不用以限制本发明。在其他实施例中，对开口136所进行的微缩制作工艺也可采用物理性的光致抗蚀剂膨胀制作工艺或低温薄膜制作工艺。
接着，请参照图1F，以图案化光致抗蚀剂层132与化学性微缩增强光刻分辨率层138为掩模，移除由狭缝134与开口136所暴露出的部分平坦层130，而分别在密集区102的平坦层130中形成狭缝140且在独立区104的平坦层130中形成开口142。狭缝140暴露出位于开口128下方的部分硬掩模层结构112。开口142暴露出部分硬掩模层结构112。
然后，可选择性地移除图案化光致抗蚀剂层132与化学性微缩增强光刻分辨率层138。图案化光致抗蚀剂层132的移除方法例如是干式去光致抗蚀剂法。此外，化学性微缩增强光刻分辨率层138可于移除图案化光致抗蚀剂层132的制作工艺中一并移除。
接着，请参照图1G，以平坦层130与由狭缝140所暴露出的间隙壁126与硬掩模层114为掩模，移除由狭缝140所暴露出的部分硬掩模层结构112，而于硬掩模层结构112中形成开口144。同时，移除由开口142所暴露出的部分硬掩模层结构112，而在硬掩模层结构112中形成开口146。在此实施例中，在形成开口144与开口146的过程中，平坦层130、间隙壁126与硬掩模层114可能会被消耗殆尽或可进行额外的制作工艺将其移除，至于平坦层130、间隙壁126与硬掩模层114的移除方法为于此技术领域具有通常知识者所周知，故在此不再赘述。
值得注意的是，虽然硬掩模层结构112中的硬掩模层110与硬掩模层108均存在于图1G中，但并不用以限制本发明。在其他实施例中，硬掩模层110也可能会在形成开口144与开口146的过程中被消耗殆尽或可进行额外的制作工艺将其移除。
然后，请参照图1H，以硬掩模层结构112为掩模，移除由开口144与开口146所暴露的出部分材料层106，以于材料层106中形成开口148与开口150。开口148与开口150例如是作为接触窗开口使用。开口148与开口150的宽度分别例如是光刻制作工艺的最小线宽的一半。部分材料层106的移除方法例如是干式蚀刻法。
接下来，移除硬掩模层结构112。硬掩模层110可能会在形成形成开口148与开口150的过程中被消耗殆尽或可额外进行干式蚀刻制作工艺将其移除。
值得注意的是，在没有形成硬掩模层结构112的实施例中，也可由平坦层130与由狭缝140所暴露出的间隙壁126与硬掩模层114为掩模，直接于材料层106中形成开口148与开口150。
基于上述实施例可知，在本发明所提出的接触窗开口的形成方法中，由于在形成开口128之后，会形成填满开口128的平坦层130，所以在用以形成狭缝140的光刻制作工艺中，由于用以定义出狭缝140的图案化光致抗蚀剂层132是形成在表面平坦的平坦层130上，而使得图案化光致抗蚀剂层132具有较佳的可靠度，因此可增加对于接触窗开口的关键尺寸的控制能力。
综上所述，上述实施例至少具有下列优点：
1.上述实施例所提出的接触窗开口的形成方法具有较佳的可靠度。
2.通过上述实施例所提出的接触窗开口的形成方法能够增加对于接触窗开口的关键尺寸的控制能力。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (17)
1.一种接触窗开口的形成方法，包括：
提供一基底，该基底包括一密集区与一独立区；
在该基底上形成一材料层；
在该密集区中的该材料层上形成多个牺牲图案，且在相邻两个牺牲图案之间具有一第一开口；
在各该牺牲图案两侧分别形成一间隙壁，且该些间隙壁彼此分离设置；
移除该些牺牲图案，而在相邻两个间隙壁之间形成一第二开口；
形成填满该些第二开口的一平坦层；
在该平坦层中形成一第一狭缝，该第一狭缝暴露出位于该些第二开口下方的部分该材料层；以及
移除由该第一狭缝所暴露出的部分该材料层，而在该材料层中形成多个第三开口。
2.如权利要求1所述的接触窗开口的形成方法，其中在该平坦层中形成该第一狭缝的方法包括：
在该平坦层上形成一第一图案化光致抗蚀剂层，该第一图案化光致抗蚀剂层中具有一第二狭缝与一第四开口，其中该第二狭缝暴露出该密集区中的部分该平坦层，且该第四开口暴露出该独立区中的部分该平坦层；以及
以该第一图案化光致抗蚀剂层为掩模，移除由该第二狭缝与该第四开口所暴露出的部分该平坦层，而分别在该密集区的该平坦层中形成该第一狭缝且在该独立区的该平坦层中形成一第五开口。
3.如权利要求2所述的接触窗开口的形成方法，其中在形成该第一图案化光致抗蚀剂层之后，且在移除部分该平坦层之前，还包括对该第四开口进行一微缩制作工艺。
4.如权利要求3所述的接触窗开口的形成方法，其中该微缩制作工艺包括化学性微缩增强光刻分辨率制作工艺、光致抗蚀剂膨胀制作工艺或低温薄膜制作工艺。
5.如权利要求3所述的接触窗开口的形成方法，其中在移除由该第一狭缝所暴露出的部分该材料层的同时，移除由该第五开口所暴露出的部分该材料层，而在该材料层中形成一第六开口。
6.如权利要求5所述的接触窗开口的形成方法，其中该第六开口的宽度为光刻制作工艺的最小线宽的一半。
7.如权利要求1所述的接触窗开口的形成方法，其中在形成该材料层之后，且在形成该些牺牲图案之前，还包括在该材料层上形成一硬掩模层。
8.如权利要求7所述的接触窗开口的形成方法，还包括将该些第二开口延伸于该硬掩模层中。
9.如权利要求1所述的接触窗开口的形成方法，其中在形成该材料层之后，且在形成该些牺牲图案之前，还包括在该材料层上形成一硬掩模层结构。
10.如权利要求9所述的接触窗开口的形成方法，还包括在该硬掩模层结构中形成用以形成该些第三开口的多个第七开口。
11.如权利要求9所述的接触窗开口的形成方法，其中该硬掩模层结构包括单层硬掩模层或多层硬掩模层。
12.如权利要求1所述的接触窗开口的形成方法，其中该些牺牲图案的形成方法包括：
在该材料层上形成一牺牲图案层；
在该牺牲图案层上形成一第二图案化光致抗蚀剂层；以及
以该第二图案化光致抗蚀剂层为掩模，移除部分牺牲图案层。
13.如权利要求12所述的接触窗开口的形成方法，其中该第二图案化光致抗蚀剂层的线宽线距比为1∶1。
14.如权利要求12所述的接触窗开口的形成方法，还包括对该第二图案化光致抗蚀剂层进行一修剪制作工艺。
15.如权利要求14所述的接触窗开口的形成方法，其中经修剪后的该第二图案化光致抗蚀剂层的线宽线距比为大于1∶1且小于等于1∶3。
16.如权利要求12所述的接触窗开口的形成方法，其中在形成该牺牲图案层之后，且在形成该第二图案化光致抗蚀剂层之前，还包括在该牺牲图案层上形成一底抗反射层。
17.如权利要求1所述的接触窗开口的形成方法，其中各该第三开口的宽度为光刻制作工艺的最小线宽的一半。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100143036 | 2011-11-24 | ||
| TW100143036A TWI473205B (zh) | 2011-11-24 | 2011-11-24 | 接觸窗開口的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103137552A true CN103137552A (zh) | 2013-06-05 |
Family
ID=48467276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110412986XA Pending CN103137552A (zh) | 2011-11-24 | 2011-12-13 | 接触窗开口的形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8709946B2 (zh) |
| CN (1) | CN103137552A (zh) |
| TW (1) | TWI473205B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425220A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 图案的形成方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9916986B2 (en) * | 2016-06-27 | 2018-03-13 | International Business Machines Corporation | Single or mutli block mask management for spacer height and defect reduction for BEOL |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010073304A (ko) * | 2000-01-13 | 2001-08-01 | 윤종용 | 반도체 소자의 미세 패턴 형성 방법 |
| US20100176479A1 (en) * | 2009-01-15 | 2010-07-15 | Infineon Technologies Ag | Method of fabricating a semiconductor device |
| US20110269294A1 (en) * | 2006-10-17 | 2011-11-03 | Samsung Electronics Co., Ltd. | Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328810A (en) * | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
| US6063688A (en) * | 1997-09-29 | 2000-05-16 | Intel Corporation | Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition |
| US6486058B1 (en) | 2000-10-04 | 2002-11-26 | Integrated Device Technology, Inc. | Method of forming a photoresist pattern using WASOOM |
| US6383952B1 (en) * | 2001-02-28 | 2002-05-07 | Advanced Micro Devices, Inc. | RELACS process to double the frequency or pitch of small feature formation |
| US20030102285A1 (en) | 2001-11-27 | 2003-06-05 | Koji Nozaki | Resist pattern thickening material, resist pattern and forming method thereof, and semiconductor device and manufacturing method thereof |
| JP3850767B2 (ja) | 2002-07-25 | 2006-11-29 | 富士通株式会社 | レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法 |
| US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| KR100640640B1 (ko) * | 2005-04-19 | 2006-10-31 | 삼성전자주식회사 | 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법 |
| KR100732289B1 (ko) * | 2005-05-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 콘택 형성방법 |
| KR100688570B1 (ko) | 2005-08-31 | 2007-03-02 | 삼성전자주식회사 | 식각 마스크 패턴 형성용 코팅 조성물 및 이를 이용한반도체 소자의 미세 패턴 형성 방법 |
| US7902074B2 (en) * | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| KR100782488B1 (ko) * | 2006-08-24 | 2007-12-05 | 삼성전자주식회사 | 매립 배선들을 갖는 반도체소자 및 그 제조방법 |
| KR100790998B1 (ko) * | 2006-10-02 | 2008-01-03 | 삼성전자주식회사 | 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법 |
| JP5193582B2 (ja) * | 2007-12-12 | 2013-05-08 | 株式会社東芝 | 半導体装置の製造方法 |
| US7790531B2 (en) * | 2007-12-18 | 2010-09-07 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US7981592B2 (en) | 2008-04-11 | 2011-07-19 | Sandisk 3D Llc | Double patterning method |
| US7786015B2 (en) * | 2008-04-28 | 2010-08-31 | Sandisk 3D Llc | Method for fabricating self-aligned complementary pillar structures and wiring |
| KR100934836B1 (ko) * | 2008-06-19 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 미세패턴 형성방법 |
| US8048762B2 (en) * | 2008-08-25 | 2011-11-01 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| US8222159B2 (en) * | 2008-08-25 | 2012-07-17 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| JP4671065B2 (ja) * | 2008-09-05 | 2011-04-13 | 信越化学工業株式会社 | ダブルパターン形成方法 |
| KR101540083B1 (ko) * | 2008-10-22 | 2015-07-30 | 삼성전자주식회사 | 반도체 소자의 패턴 형성 방법 |
| JP5516200B2 (ja) * | 2009-08-05 | 2014-06-11 | 信越化学工業株式会社 | パターン形成方法、化学増幅ポジ型レジスト材料、及び、レジスト変性用組成物 |
| KR101169164B1 (ko) * | 2010-10-27 | 2012-07-30 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
| KR101732936B1 (ko) * | 2011-02-14 | 2017-05-08 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US8298943B1 (en) * | 2011-05-27 | 2012-10-30 | International Business Machines Corporation | Self aligning via patterning |
| KR101804517B1 (ko) * | 2011-06-01 | 2018-01-10 | 삼성전자 주식회사 | Ｄｐｔ를 이용한 메탈 콘택 형성 방법 |
-
2011
- 2011-11-24 TW TW100143036A patent/TWI473205B/zh active
- 2011-12-13 CN CN201110412986XA patent/CN103137552A/zh active Pending
-
2012
- 2012-02-01 US US13/364,252 patent/US8709946B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010073304A (ko) * | 2000-01-13 | 2001-08-01 | 윤종용 | 반도체 소자의 미세 패턴 형성 방법 |
| US20110269294A1 (en) * | 2006-10-17 | 2011-11-03 | Samsung Electronics Co., Ltd. | Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same |
| US20100176479A1 (en) * | 2009-01-15 | 2010-07-15 | Infineon Technologies Ag | Method of fabricating a semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425220A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 图案的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130137270A1 (en) | 2013-05-30 |
| US8709946B2 (en) | 2014-04-29 |
| TWI473205B (zh) | 2015-02-11 |
| TW201322369A (zh) | 2013-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100942078B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| US7563712B2 (en) | Method of forming micro pattern in semiconductor device | |
| US9536778B2 (en) | Self-aligned double patterning process for metal routing | |
| US20110294075A1 (en) | Patterning method | |
| US8110340B2 (en) | Method of forming a pattern of a semiconductor device | |
| US9324722B1 (en) | Utilization of block-mask and cut-mask for forming metal routing in an IC device | |
| CN102544015A (zh) | 非易失性存储器及其制造方法 | |
| CN101303972B (zh) | 形成半导体器件微图案的方法 | |
| KR100827526B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100885786B1 (ko) | 반도체 메모리 소자의 비트라인 형성 방법 | |
| CN103137552A (zh) | 接触窗开口的形成方法 | |
| CN114334619A (zh) | 半导体结构的形成方法 | |
| US20120276745A1 (en) | Method for fabricating hole pattern in semiconductor device | |
| CN101335184A (zh) | 形成半导体器件的微图案的方法 | |
| US20090162794A1 (en) | Method for fabricating semiconductor device | |
| KR100948065B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR100832015B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| TWI833601B (zh) | 基底的處理方法 | |
| CN103531528A (zh) | 双镶嵌结构的制作方法 | |
| KR20110114046A (ko) | 반도체 소자의 제조 방법 | |
| KR100863421B1 (ko) | 반도체 메모리 장치의 워드라인 형성 방법 | |
| KR100265853B1 (ko) | 반도체소자제조방법 | |
| KR100490299B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR101067874B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080095602A (ko) | 반도체 소자의 콘택홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130605 |