JP2022534945A - ローカルワードラインドライバデバイス、メモリデバイス、およびその製造方法 - Google Patents
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Abstract
ローカルワードラインドライバデバイス、メモリデバイス、および製造方法が提供される。ローカルワードラインドライバデバイスは、基板と、基板上に形成されるトランジスタ構造のアレイとを含む。トランジスタ構造は、行と列で構成される。基板は、各々がトランジスタ構造の隣接する行の間にある、複数の第１のフィールド領域と、各々がトランジスタ構造の隣接する列の間にある、複数の第２のフィールド領域とを含む。基板の、複数の第１のフィールド領域または複数の第２のフィールド領域のうちの少なくとも１つのフィールド領域に、ディープトレンチ分離構造が形成される。
Description
本開示は、一般的に、メモリデバイスの分野に関し、より詳細には、ローカルワードラインドライバデバイスおよびその製造方法に関する。
高密度メモリでは、メモリセルのアレイが、メモリセルのブロックへと分割される。各ブロックは、ローカルワードラインを含み、対応するローカルワードラインドライバを必要とする場合がある。グローバルワードラインドライバが、アレイ中のブロックの列のために、グローバルワードラインの組を駆動する。グローバルワードラインの組の中の各ワードラインは、高密度デバイスのための読み出し、プログラム、および消去などといった、選択したブロックに加えられる動作に従って設定される。いくつかの場合では高電圧が必要な場合がある。ワードラインドライバは、グローバルワードラインからローカルワードラインへ電圧を伝達するために使用されるパストランジスタを含む場合がある。
３次元ＮＡＮＤメモリでは、チップサイズの制約によって、ＸＤＥＣパストランジスタ回路中のＨＶＮ（すなわち、高電圧ＮＭＯＳ）デバイス間の間隔が、Ｘ方向およびＹ方向の両方でますます小さくなる場合がある。セルプログラム動作期間に、パストランジスタは、２９Ｖのゲート電圧において、ソース／ドレイン領域の２５Ｖの高電圧を送達する必要がある。隣接するＨＶＮデバイス間の電位差は約２５Ｖであってよい。従来では、パンチスルーを抑制するために、ＨＶＮデバイス間でＸ方向にｐ型フィールドインプラントが形成され、ラッチアップを抑制するために、ＨＶＮデバイス間でＹ方向にｐ＋タップが形成される。
しかし、フィールドインプラントは、基板と同じタイプのイオンのインプラントを必要とするために、ＨＶＮデバイスのドレイン－ソース間ブレークダウン電圧（ＢＶＤｓｓ）を悪化させる可能性があるという問題が生じる。加えて、ｐ＋タップの機能を確実にするために、ＨＶＮデバイス間のＹ方向の間隔が縮小し続けることができず、したがって、メモリデバイスのｙピッチの縮小に影響を及ぼす。
開示されるデバイスおよび製造方法は、上で記載した１つまたは複数の問題および当技術分野の他の問題を解決することを対象とする。
本開示の一態様は、基板と、基板上に形成されるトランジスタ構造のアレイとを含む、ローカルワードラインドライバデバイスを提供する。トランジスタ構造は、行と列で構成される。基板は、各々がトランジスタ構造の隣接する行の間にある複数の第１のフィールド領域、および、各々がトランジスタ構造の隣接する列の間にある複数の第２のフィールド領域を含む。基板の、複数の第１のフィールド領域または複数の第２のフィールド領域のうちの少なくとも１つのフィールド領域に、ディープトレンチ分離構造が形成される。
本開示の別の態様は、メモリデバイスを提供する。メモリデバイスは、ローカルワードラインドライバデバイスを含む。ローカルワードラインドライバデバイスは、基板と、基板上に形成されるトランジスタ構造のアレイとを含む。トランジスタ構造は、行と列で構成される。基板は、各々がトランジスタ構造の隣接する行の間にある複数の第１のフィールド領域、および、各々がトランジスタ構造の隣接する列の間にある複数の第２のフィールド領域を含む。基板の、複数の第１のフィールド領域または複数の第２のフィールド領域のうちの少なくとも１つのフィールド領域に、ディープトレンチ分離構造が形成される。
本開示の別の態様は、メモリデバイスを形成するための方法を提供する。第１のウェハは、第１の基板と、行と列で構成され第１の基板上に形成されたトランジスタ構造のアレイと、第１の基板中に隣接するトランジスタ構造間に形成された分離構造と、トランジスタ構造のアレイ上に形成された第１の誘電体層とを含む。第２のウェハは、第２の基板と、第２の基板上に形成された第２の誘電体層とを含む。第２の基板の第２の誘電体層は、第１の基板の第１の誘電体層と結合される。第１の基板は、薄い第１の基板を提供するために薄くされる。薄い第１の基板を通して背面ディープトレンチが形成され、背面ディープトレンチは、第１のウェハの分離構造に接続される。背面ディープトレンチ分離構造は、背面ディープトレンチ中に誘電体材料を形成することによって、対応する分離構造上に形成される。
本開示の他の態様は、当業者が本開示の記載、特許請求の範囲、および図面に照らして理解することができる。
以下の図面は、様々な開示される実施形態に従った、説明を目的とする単なる例であって、本開示の範囲を限定する意図はない。
ここで、添付図面に図示される、本発明の例示的な実施形態への参照が詳細に行われる。可能な場合には、同じまたは同様の部分を言及するために、図面を通して同じ参照符号が使用されることになる。
本開示は、ローカルワードラインドライバデバイス、メモリデバイス、および製造方法を提供する。ローカルワードラインドライバデバイスは、基板と、基板上に形成されるトランジスタ構造のアレイとを含む。トランジスタ構造は、行と列で構成される。基板は、各々がトランジスタ構造の隣接する行の間にある複数の第１のフィールド領域、および、各々がトランジスタ構造の隣接する列の間にある複数の第２のフィールド領域を含む。基板の、複数の第１のフィールド領域または複数の第２のフィールド領域のうちの少なくとも１つのフィールド領域に、ディープトレンチ分離構造が形成される。
図１は、本開示の様々な実施形態に従ったメモリデバイスのための例示的なローカルワードラインドライバ（ＬＷＬＤ）デバイス１００の部分を図示する。図２は、本開示の様々な実施形態に従った図１のＬＷＬＤデバイス１００のｙ－ｙ’方向に沿った例示的なトランジスタ構造の断面図を図示する。
図１～図２に示されるように、例示的なＬＷＬＤデバイス１００は、基板１１０と、基板１１０上に形成されるトランジスタ構造１０１のアレイと、基板１１０の中に形成される少なくとも１つのディープトレンチ分離（ＤＴＩ）構造１４０とを含むことができる。任意選択で追加として、基板１１０の中に、１つまたは複数のｐウェルタップ１８０を形成することができる。
一実施形態では、アレイ中のトランジスタ構造１０１は、Ｎ型トランジスタであってよい。様々な実施形態では、トランジスタ構造１０１は、高電圧ＮＭＯＳ（ＨＶＮ）構造と呼ぶこともできる。トランジスタ構造１０１は、単一のトランジスタまたは背中合わせトランジスタを含むことができる。たとえば、トランジスタ構造１０１は、共有／共通ドレイン領域を有するトランジスタを含むことができる。アレイ中のトランジスタ構造は、高密度メモリデバイス中のグローバルワードラインをローカルワードラインに接続するために、パストランジスタとして使用することができる。トランジスタのソース／ドレイン電極のうちの１つを、メモリデバイスのワードラインに接続することができる。ワードラインは、複数のメモリセルに結合することができる。
図２に示されるように、トランジスタ構造は、ローカルワードラインに加えられる高電圧をサポートするため、例示的な３重ウェル構造に形成することができる。たとえば、トランジスタ構造１０１またはパストランジスタは、ｐ型基板などの基板１１０の中に形成することができる。基板１１０は、シリコン、ゲルマニウム、ＳｉＧｅ、ＳｉＣ、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、ＩＩＩ－Ｖ族化合物（たとえば、ＧａＮ、ＧａＡｓ、ＩｎＡｓなど）、または、任意の他の好適な半導体材料を含む材料から作ることができる。一実施形態では、基板１１０は、シリコン基板である。
ディープｎウェル（ＤＮＷ）などのｎウェル１１２をｐ型基板の中に形成することができる。ｎウェル１１２は、Ｐイオン、Ａｓイオン、Ｓｂイオンなどを含むｎ型イオンでドープすることができる。高電圧ｐウェル（ＨＶＰＷ）などのｐウェル１１４は、ｎウェル１１２の中に形成することができる。ｐウェル１１４は、Ｂイオン、Ｇａイオン、Ｉｎイオンなどのｐ型イオンでドープすることができる。３重ウェル構造は、接地基板からのパストランジスタのチャネル領域の分離を実現する。
ゲート構造は、ゲート誘電体層１６３上に形成されるゲート電極１６５を含むことができる。ゲート構造は、基板１１０上に形成することができる。ソース／ドレイン領域１５０は、ゲート構造の各々の側の基板１１０の中に形成することができる。ソース／ドレイン領域１５０は、たとえば、ドープしたｎ型領域であってよい。そのようなドープしたｎ型領域は、高電圧ｎ型（ＨＶＮ）領域であってよい。ソース／ドレイン電極１５５は、ソース／ドレイン領域１５０上に形成することができる。導電性プラグまたは他の層間接続をソース／ドレイン電極に電気的に接続することができる。
図１を参照すると、アレイ中のトランジスタ構造１０１は、Ｘ方向（たとえば、行方向）およびＹ方向（たとえば、列方向）に沿って配置することができる。たとえば、アレイは、トランジスタ構造１０１の行および列を含むことができる。一実施形態では、Ｙ方向は、トランジスタのソース領域とドレイン領域の間のチャネル長と平行な方向であってよい。Ｘ方向は、Ｙ方向にほぼ垂直であってよい。
ＬＷＬＤデバイス１００は、任意の隣接するトランジスタ構造１０１との間に寸法を有する、または間隔を設けるフィールド領域１９０をさらに含むことができる。フィールド領域１９０は、隣接するトランジスタ構造１０１の間でＹ方向に（たとえば、トランジスタ構造１０１の隣接する行の間に）第１のフィールド領域１９０ａ、および隣接するトランジスタ構造１０１の間でＸ方向に（たとえば、トランジスタ構造１０１の隣接する列の間に）第２のフィールド領域１９０ｂを含むことができる。
少なくとも１つのＤＴＩ構造１４０は、トランジスタ構造１０１の任意の隣接する行および／または列の間の、基板１１０の第１および／または第２のフィールド領域１９０ａ～ｂに形成することができる。たとえば、図１に示されるように、ＬＷＬＤデバイス１００は、トランジスタ構造の隣接する行の間の第１のフィールド領域１９０ａに形成される１つのＤＴＩ構造１４０、およびトランジスタ構造の隣接する列の間の第２のフィールド領域１９０ｂに形成される１つのＤＴＩ構造１４０を含むことができる。
ＤＴＩ構造１４０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、または任意の他の好適な材料を含む誘電体材料から作ることができる。一実施形態では、ＤＴＩ構造１４０はシリコン酸化物である。ＤＴＩ構造は、約０．５ミクロン未満の１つの寸法を有することができる。
基板１１０の厚さに依存して、ＤＴＩ構造１４０の厚さを制御することができる。たとえば、ＤＴＩ構造１４０は、基板１１０の厚さすべてを通過して形成することができる。
いくつかの実施形態では、ＬＷＬＤデバイス１００は、トランジスタ構造１０１のアレイの反対の側の基板１１０上に誘電体層１９０をさらに含むことができる。この場合、ＤＴＩ構造１４０は、基板１１０および誘電体層１９０の各々の厚さすべてを通過して形成することができる。そのため、ＤＴＩ構造１４０の厚さは、基板１１０および誘電体層１９０の各々の厚さに依存してさらに制御することができる。
図１に戻って参照すると、少なくとも１つのＤＴＩ構造１４０に加えて、ｐウェルタップ１８０またはｐ＋タップなどといったウェルタップを、トランジスタ構造１０１の隣接する行または列の間の、残りの第１および第２のフィールド領域１９０ａ～ｂのうちの１つまたは複数に形成することができる。たとえば、図１に示されるように、ｐウェルタップ１８０は、トランジスタ構造１０１の対応する隣接する列の間の第２のフィールド領域１９０ｂのうちの１つに形成することができる。いくつかの実施形態では、ｐウェルタップは、ｐ型高電圧（ＰＨＶ）バーと呼ぶ場合もある。
一実施形態では、１つのｐウェルタップ１８０および１つのＤＴＩ構造１４０を、トランジスタ構造１０１の列のうちの１つの両側にある第２のフィールド領域１９０ｂ上に形成することができる。特定の例では、ｐウェルタップ１８０とＤＴＩ構造１４０は、トランジスタ構造１０１の列の間の第２のフィールド領域１９０ｂ上に交互に形成することができる。いくつかの実施形態では、トランジスタ構造１０１の列は、ｐウェルタップ１８０とＤＴＩ構造１４０によって挟まれる。
従来型のメモリデバイスでは、パンチスルーを抑制するために、ｎ型トランジスタ構造の隣接する列の間のフィールド領域中に、ｐ型フィールドインプラントを形成する場合がある。しかし、フィールドインプラントは、基板中と同じタイプのイオンのインプラントを必要とし、これによって、トランジスタ構造のドレイン－ソース間ブレークダウン電圧（ＢＶＤｓｓ）を悪化させる可能性がある。加えて、製造の期間に、フィールドインプラントは、追加のマスクおよびプロセスを必要として形成される場合があり、このことによって、製造プロセスの費用および複雑さが増加する。
対照的に、フィールドインプラントは、開示されるＬＷＬＤデバイスから取り除かれる。その代わり、ＬＷＬＤデバイス中にＤＴＩ構造を形成することによって、パンチスルー問題を効果的に解決することができ、製造プロセスの費用および複雑さも減らすことができる。さらに、従来使用されたフィールドインプラントおよびｐ＋ウェル領域と比較して、ＤＴＩ構造は、より制御可能な寸法を実現する。たとえば、ＤＴＩ構造の形成によって、トランジスタ構造の隣接する行および列間の、フィールド領域のための面積を減らすこと（または間隔を減らすこと）ができる。またさらに、ＤＴＩ構造は、基板の余分のフィールド領域を占有することなく、トランジスタ構造間の分離構造に基づいて形成する（たとえば、分離構造と位置合わせし分離構造上に形成する）ことができる。実際、ＤＴＩ構造の形成に起因して、開示されるデバイスではより空間を節約するため、分離構造に隣接して配置されて従来の方法で形成されるｐ＋ウェルを、こうして取り除くことができる。このことによって、結果として得られるＬＷＬＤデバイスを著しく縮小し、結果として得られるメモリデバイスの記憶密度を著しく改善することが可能になる。
様々な実施形態によれば、ＬＷＬＤデバイスは、少なくとも１つのＤＴＩ構造を含む、種々多様な構成を含むことができる。たとえば、ＤＴＩ構造は、トランジスタ構造の隣接する行および列の間の、第１および第２のフィールド領域のすべてで形成することができる。別の例では、ＤＴＩ構造とＰウェルタップの任意の組合せを開示するＬＷＬＤデバイス中に含むことができる。図３～図４は、本開示中の様々な開示される実施形態と一致する、他の例示的なローカルワードラインドライバデバイスを図示する。
図３を参照すると、例示的なＬＷＬＤデバイス３００中で、トランジスタ構造３０１のすべての隣接する列の間のすべての第２のフィールド領域３９０ｂ上にＤＴＩ構造３４０を形成することができ、トランジスタ構造３０１のすべての隣接する行の間のすべての第１のフィールド領域３９０ａ上にｐウェルタップ３８０を形成することができる。この場合、隣接する列の間のフィールド領域または間隔の寸法を、著しく減らすことができる。そのような構成は、たとえば、メモリデバイス用の３本指ブロック方式で使用することができる。
もちろん、別の例示的なＬＷＬＤデバイスでは代わりに、ＤＴＩ構造をすべての第１のフィールド領域上に形成することができ、ｐウェルタップをすべての第２のフィールド領域上に形成することができる。この場合、隣接する行の間のフィールド領域または間隔の寸法を、著しく減らすことができる。
図４を参照すると、例示的なＬＷＬＤデバイス４００中で、ＤＴＩ構造４４０は、トランジスタ構造４０１のすべての隣接する行の間のすべての第１のフィールド領域４９０ａ中に形成される第１の複数のＤＴＩ構造を含むことができ、トランジスタ構造４０１の対応する隣接する列の間の第２のフィールド領域４９０ｂのいくつかの中に形成される第２の複数のＤＴＩ構造を含むことができる。加えて、１つまたは複数のｐウェルタップ４８０を、トランジスタ構造４０１の対応する隣接する列の間の第２のフィールド領域４９０ｂのうちのいくつかに形成することができる。たとえば、図４に示されるように、ＤＴＩ構造４４０とｐウェルタップ４８０を、第２のフィールド領域４９０ｂの中で交互に形成することができる。そのような構成は、たとえば、メモリデバイス用の２本指ブロック方式で使用することができる。
様々な実施形態が、開示されるＬＷＬＤデバイスを含むメモリデバイスをやはり提供することができる。たとえば、メモリデバイスは、メモリセルのブロックを含むメモリアレイを含むことができる。メモリセルのブロックは、複数のＮＡＮＤ列を含むことができる。複数のＮＡＮＤ列がワードラインの組を共有することができる。行デコーダをメモリアレイ中の行に沿って配置される複数のワードラインに結合することができる。行デコーダは、メモリセルのブロック中の、ワードラインの組の中のそれぞれのワードラインを駆動するローカルワードライン（ＬＷＬ）ドライバの組を含む、ＬＷＬＤデバイスを含むことができる。
様々な実施形態が、ワードラインドライバ（ＬＷＬＤ）デバイスおよびＬＷＬＤデバイスを含むメモリデバイスを形成するための方法をさらに提供する。図５は、本開示中の様々な開示される実施形態と一致する、例示的なメモリデバイスを形成するための例示的な方法のフローチャートを図示する。図６～図１０は、例示的な形成プロセルのある段階における半導体構造の概略図を図示する。
図５を参照すると、製造プロセスの最初に、第１のウェハが提供される（Ｓ５０２）。第１のウェハは、行および列で構成され第１の基板上に形成されたトランジスタ構造のアレイと、第１の基板中に隣接するトランジスタ構造の間に形成された分離構造と、トランジスタ構造のアレイ上に形成された第１の誘電体層とを含むことができる。図６は、対応する半導体構造の概略断面図を図示する。
図６では、第１のウェハ６００が提供される。第１のウェハ６００は、第１の基板６１０、および第１の基板６１０上に形成されるトランジスタ構造６０１のアレイを含むことができる。
トランジスタ構造６０１は、ローカルワードラインに加えられる高電圧および負電圧をサポートするため３重ウェル構造中に形成することができる。たとえば、第１の基板６１０がｐ型基板であってよく、ディープｎウェル（ＤＮＷ）などのｎウェル６１２を第１の基板６１０中に形成することができ、高電圧ｐウェル（ＨＶＰＷ）などのｐウェル６１４をｎウェル６１２中に形成することができる。任意の好適な基板を基板６１０用に使用することができる。基板６１０は、図１～図２の中の基板１１０と同じであってよく、または異なってよい。
トランジスタ構造６０１では、ゲート構造を第１の基板６１０上に形成することができる。ソース／ドレイン領域は、トランジスタ構造のゲート構造の各々の側のｐウェル６１４の中に形成することができる。トランジスタ構造６０１は、パストランジスタとして使用される任意のトランジスタを含むことができる。パストランジスタは、高密度メモリデバイス中で、グローバルワードラインをローカルワードラインに接続するために使用することができる。
任意の好適なトランジスタ構造を第１のウェハ６００の中に形成することができる。たとえば、図６には図示されないが、トランジスタ構造６０１は、図１～図４に図示されるようなトランジスタ構造１０１、２００、３０１、および４０１を、それらの対応する構成とともに含むこともできる。たとえば、アレイ中のトランジスタ構造６０１は、Ｘ方向（たとえば、行方向）およびＹ方向（たとえば、列方向）に沿って配置することができる。アレイは、第１の基板６１０上に形成されるトランジスタ構造６０１の行および列を含むことができる。
分離構造６７０は、第１の基板６１０の中のトランジスタ構造６０１の間に形成することができる。分離構造６７０は、誘電体材料によって形成されるシャロートレンチ分離構造を含むことができる。
第１の誘電体層６８０を第１の基板６１０上に形成することができる。第１の誘電体層６８０は、層間誘電体層を含むことができる。導電性相互接続６８５を第１の誘電体層６８０の中に形成することができる。導電性相互接続６８５は、各トランジスタ構造６０１のゲート構造およびソース／ドレイン領域に電気的に接続することができる。
様々な実施形態では、第１のウェハ６００は、好適なフィールド領域中に形成される、図１および図３～図４に示されるものを含む、１つまたは複数のｐウェルタップを任意選択で含むことができる。ｐウェルタップが形成されるメモリデバイスに含まれる場合、ｐウェルタップは、第１のウェハが第２のウェハ（たとえば、メモリアレイウェハ）に結合される前、および／またはディープトレンチ分離構造が形成される前に、予め製造することができる。
図５に戻って参照すると、第２のウェハを提供して、第１のウェハと結合することができる（Ｓ５０４）。第２のウェハは、第２の基板と、第２の基板上の第２の誘電体層とを含むことができる。第２の基板の第２の誘電体層は、第１の基板の第１の誘電体層と結合することができる。図７は、対応する半導体構造の概略断面図を図示する。
図７では、第２のウェハ７００は、第２の基板７０６と、第２の基板７０６上の第２の誘電体層７０８とを含むことができる。第１のウェハと第２のウェハが一緒に結合されるように、第２のウェハ７００の第２の誘電体層７０８は、第１のウェハ６００の第１の誘電体層６８０と結合することができる。
たとえば、第２のウェハ７００を第１のウェハ６００と結合するとき、第２の誘電体層７０８を第１の誘電体層６８０に取り付けることができる。様々な実施形態では、第２のウェハ７００は、メモリデバイスのメモリアレイを含むメモリアレイウェハであってよい。メモリアレイウェハの誘電体層および基板についての任意の好適な材料およびプロセスを開示される第２の基板７０６および第２の誘電体層７０８のために使用して、本開示に包含することができる。
図５に戻って参照すると、第１のウェハの第１の基板は、薄い第１の基板を提供するために薄くすることができ、第３の誘電体層を、薄い第１の基板上に形成することができる（Ｓ５０６）。図８は、対応する半導体構造の概略断面図を図示する。
図８では、薄くするプロセスを、第１のウェハ６００の背面から実施することができる。薄くするプロセスは、化学機械研磨プロセス（ＣＭＰ）、ウェットエッチングプロセス、またはドライエッチングプロセスのうちの１つまたは複数を含むことができる。第１の基板６１０は、薄い第１の基板６１０ａを形成するために薄くすることができる。一実施形態では、薄くした後に、ｎウェル６１２を露出することができる（またはできない）。
任意選択で、第３の誘電体層８１０を薄い第１の基板６１０ａ上に堆積することができる。たとえば、第３の誘電体層８１０は、任意の好適な誘電体材料を含むことができ、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、または原子層堆積（ＡＬＤ）といったプロセスによって堆積することができる。
図５に戻って参照すると、背面ディープトレンチは、任意選択の第３の誘電体層および／または薄い第１の基板を通して形成することができ、背面ディープトレンチは、分離構造に接続される（Ｓ５０８）。図９は、対応する半導体構造の概略断面図を図示する。
図９では、たとえばスルーホールなどといった背面ディープトレンチ９１０は、第３の誘電体層８１０および／または薄い第１の基板６１０ａを通して、トランジスタ構造６０１の間に形成することができる。背面ディープトレンチ９１０は、対応する分離構造６７０に接続するよう形成することができる。
背面ディープトレンチ９１０を形成するために、第３の誘電体層８１０上にパターン形成した層（図示せず）を形成することができる。パターン形成した層は、薄い第１の基板６１０ａ上の第３の誘電体層８１０の部分を露出することができる。第３の誘電体層８１０および下にある薄い第１の基板６１０ａの露出部分は、パターン形成した層をエッチングマスクとして使用するエッチングプロセスによって除去することができる。エッチングプロセス後に、パターン形成した層を除去することができる。第３の誘電体層８１０および薄い第１の基板６１０ａに使用される材料に依存して、任意の好適なエッチングプロセスを使用することができる。たとえば、背面ディープトレンチ９１０を形成するために、第３の誘電体層８１０および／または薄い第１の基板６１０ａの部分を除去するため、ウェットおよび／またはドライエッチングプロセスを使用することができる。
背面ディープトレンチ９１０を分離構造６７０と位置合わせすることができ、その結果、背面ディープトレンチ９１０が対応する分離構造６７０に接続され、対応する分離構造６７０の表面を部分的に、または全体的に露出する。たとえば、各背面ディープトレンチ９１０の直角投影は、薄い第１の基板６１０ａと第１の誘電体層６８０との間の界面上の、対応する分離構造６７０の直角投影を部分的にまたは全体的にカバーすることができる。
図５に戻って参照すると、背面ディープトレンチ分離（ＢＤＴＩ）構造を分離構造上に形成して、背面ディープトレンチを満たすことができる（Ｓ５１０）。図１０は、対応する半導体構造の概略断面図を図示する。
図１０おいて、背面ＤＴＩ（ＢＤＴＩ）構造９３０は、薄い第１の基板６１０ａおよび／または第３の誘電体層８１０を通して各背面ディープトレンチ９１０の中に形成することができる。ＢＤＴＩ構造９３０がトランジスタ構造６０１の間に形成される。ＢＤＴＩ構造９３０は、分離構造６７０に少なくとも部分的に接続するように形成することができる。ＢＤＴＩ構造９３０は、第１の基板を通して、および／または、第１の基板上の第３の誘電体層をさらに通して、分離構造６７０を「拡大」することができる。
各ＢＤＴＩ構造９３０の直角投影は、薄い第１の基板６１０ａと第１の誘電体層６８０との間の界面上の、対応する分離構造６７０の直角投影を部分的にまたは全体的にカバーすることができる。
ＢＤＴＩ構造９３０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、または任意の他の好適な材料を含む誘電体材料から作ることができる。ＢＤＴＩ構造９３０は、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、または原子層堆積（ＡＬＤ）などといった堆積プロセスによって形成することができる。一実施形態では、ＢＤＴＩ構造９３０は、酸化プロセスによって形成することができる。ＢＤＴＩ構造９３０は、シリコン酸化物から作られる。ディープトレンチ分離（ＢＤＴＩ）構造は、約０．５ミクロン未満の１つの寸法を有することができる。
たとえば、ＢＤＴＩ構造９３０を形成するために、背面ディープトレンチ９１０の中の第３の誘電体層８１０の面上に、ＢＤＴＩ材料膜を堆積することができる。次いで、第３の誘電体層８１０の上方のＢＤＴＩ材料膜の部分を除去し、第３の誘電体層８１０の面を露出させるために、平坦化プロセスを実施することができる。
第１の基板６１０の薄くするプロセスおよび第３の誘電体層８１０の厚さに依存して、ＢＤＴＩ構造９３０の厚さを制御することができる。
そのため、ＢＤＴＩ構造９３０と分離構造６７０の組合せによって、開示されるディープトレンチ分離（ＤＴＩ）構造９４０を形成することができる。ＢＤＴＩ構造９３０と分離構造６７０は、ＤＴＩ構造９４０中で、同じ材料または異なる材料から作ることができる。
ＢＤＴＩ構造および分離構造を含むそのようなＤＴＩ構造は、図１および図３～図４で同様に記載されたように、ＬＷＬＤデバイスを提供するために、トランジスタ構造の行および／または列に沿ったフィールド領域中に形成することができる。分離構造に基づいてＤＴＩ構造を形成することによって、第１の基板６１０のフィールド領域を節約することまたは減らすことができる。さらに、分離構造に隣接して配置される従来の方法で形成されるｐ＋ウェルを取り除いて、結果として得られるデバイスで、より空間を節約し、表面積を減らしたフィールド領域を実現することができる。
追加で、開示されるＬＷＬＤデバイスからは取り除かれる、ｎ型トランジスタ構造の隣接する列間のフィールド領域中に形成される従来のｐ型フィールドインプラントと比較して、ＤＴＩ構造は、結果として得られるデバイスのパンチスルー問題を効果的に解決することができ、製造プロセスの費用および複雑さを減らすこともできる。さらに、フィールドインプラントとｐ＋ウェル領域の従来使用された組合せと比較して、ＤＴＩ構造は、より制御可能な寸法を実現し、このことによって、結果として得られるデバイスを著しく縮小すること、および結果として得られるメモリデバイスの記憶密度を著しく改善することが可能になる。
上の詳細な記載は、本開示のある例示的な実施形態を説明するだけであって、本開示の範囲を限定する意図はない。当業者なら本明細書を全体として理解することができ、様々な実施形態の技術的な特徴を、当業者に理解可能な他の実施形態に組み合わせることができる。本発明の精神および原理から逸脱せずに、本発明の任意の等価形態または修正形態が、本発明の真の範囲に入る。
１００ ローカルワードラインドライバ（ＬＷＬＤ）デバイス
１０１ トランジスタ構造
１１０ 基板
１１２ ｎウェル
１１４ ｐウェル
１４０ ディープトレンチ分離（ＤＴＩ）構造
１５０ ソース／ドレイン領域
１５５ ソース／ドレイン電極
１６３ ゲート誘電体層
１６５ ゲート電極
１８０ ｐウェルタップ
１９０ フィールド領域、誘電体層
１９０ａ 第１のフィールド領域
１９０ｂ 第２のフィールド領域
２００ トランジスタ構造
３００ ＬＷＬＤデバイス
３０１ トランジスタ構造
３４０ ＤＴＩ構造
３８０ ｐウェルタップ
３９０ａ 第１のフィールド領域
３９０ｂ 第２のフィールド領域
４００ ＬＷＬＤデバイス
４０１ トランジスタ構造
４４０ ＤＴＩ構造
４８０ ｐウェルタップ
４９０ａ 第１のフィールド領域
４９０ｂ 第２のフィールド領域
６００ 第１のウェハ
６０１ トランジスタ構造
６１０ 第１の基板
６１０ａ 薄い第１の基板
６１２ ｎウェル
６１４ ｐウェル
６７０ 分離構造
６８０ 第１の誘電体層
６８５ 導電性相互接続
７００ 第２のウェハ
７０６ 第２の基板
７０８ 第２の誘電体層
８１０ 第３の誘電体層
９１０ 背面ディープトレンチ
９３０ 背面ＤＴＩ（ＢＤＴＩ）構造
９４０ ディープトレンチ分離（ＤＴＩ）構造
１０１ トランジスタ構造
１１０ 基板
１１２ ｎウェル
１１４ ｐウェル
１４０ ディープトレンチ分離（ＤＴＩ）構造
１５０ ソース／ドレイン領域
１５５ ソース／ドレイン電極
１６３ ゲート誘電体層
１６５ ゲート電極
１８０ ｐウェルタップ
１９０ フィールド領域、誘電体層
１９０ａ 第１のフィールド領域
１９０ｂ 第２のフィールド領域
２００ トランジスタ構造
３００ ＬＷＬＤデバイス
３０１ トランジスタ構造
３４０ ＤＴＩ構造
３８０ ｐウェルタップ
３９０ａ 第１のフィールド領域
３９０ｂ 第２のフィールド領域
４００ ＬＷＬＤデバイス
４０１ トランジスタ構造
４４０ ＤＴＩ構造
４８０ ｐウェルタップ
４９０ａ 第１のフィールド領域
４９０ｂ 第２のフィールド領域
６００ 第１のウェハ
６０１ トランジスタ構造
６１０ 第１の基板
６１０ａ 薄い第１の基板
６１２ ｎウェル
６１４ ｐウェル
６７０ 分離構造
６８０ 第１の誘電体層
６８５ 導電性相互接続
７００ 第２のウェハ
７０６ 第２の基板
７０８ 第２の誘電体層
８１０ 第３の誘電体層
９１０ 背面ディープトレンチ
９３０ 背面ＤＴＩ（ＢＤＴＩ）構造
９４０ ディープトレンチ分離（ＤＴＩ）構造
Claims (20)
- 基板と、
前記基板上に形成されるトランジスタ構造のアレイであって、前記トランジスタ構造が行と列で構成され、前記基板が、
各々が前記トランジスタ構造の隣接する行の間にある複数の第１のフィールド領域、および
各々が前記トランジスタ構造の隣接する列の間にある複数の第２のフィールド領域を含む、トランジスタ構造のアレイと、
前記基板の、前記複数の第１のフィールド領域または前記複数の第２のフィールド領域のうちの少なくとも１つのフィールド領域に形成される、ディープトレンチ分離構造と
を含む、ローカルワードラインドライバデバイス。 - 前記アレイ中の前記トランジスタ構造がＮ型トランジスタを含み、
ｐウェルタップが、前記基板の、前記複数の第１のフィールド領域または前記複数の第２のフィールド領域のうちの１つまたは複数の残りのフィールド領域上に形成される、請求項１に記載のデバイス。 - 前記ディープトレンチ分離構造が、約０．５ミクロン未満の１つの寸法を有する、請求項１に記載のデバイス。
- 前記ディープトレンチ分離構造が、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含む材料から作られる、請求項１に記載のデバイス。
- 前記ディープトレンチ分離構造が前記基板の厚さすべてを通過する、請求項１に記載のデバイス。
- 前記トランジスタ構造のアレイの反対の側の前記基板上に形成される誘電体層をさらに含む、請求項１に記載のデバイス。
- 前記ディープトレンチ分離構造が、前記基板の、前記複数の第１のフィールド領域または前記複数の第２のフィールド領域の各々に形成される、請求項１に記載のデバイス。
- 前記アレイ中のトランジスタ構造の列が、１つのディープトレンチ分離構造と１つのｐウェルタップによって挟まれる、請求項２に記載のデバイス。
- 前記ディープトレンチ分離構造が、前記複数の第２のフィールド領域の各々に形成され、
前記ｐウェルタップが、前記基板の前記複数の第１のフィールド領域の各々に形成される、請求項２に記載のデバイス。 - 前記ディープトレンチ分離構造が、前記複数の第１のフィールド領域の各々に形成され、
前記ｐウェルタップと前記ディープトレンチ分離構造が、前記基板の前記複数の第２のフィールド領域に交互に形成される、請求項２に記載のデバイス。 - 基板と、
前記基板上に形成されるトランジスタ構造のアレイであって、前記トランジスタ構造が行と列で構成され、前記基板が、
各々が前記トランジスタ構造の隣接する行の間にある複数の第１のフィールド領域、および
各々が前記トランジスタ構造の隣接する列の間にある複数の第２のフィールド領域
を含む、トランジスタ構造のアレイと、
前記基板の、前記複数の第１のフィールド領域または前記複数の第２のフィールド領域のうちの少なくとも１つのフィールド領域に形成される、ディープトレンチ分離構造と
を含むローカルワードラインドライバデバイスを備える、メモリデバイス。 - 第１の基板、行と列で構成され前記第１の基板上に形成されたトランジスタ構造のアレイ、前記第１の基板中で隣接するトランジスタ構造間に形成された分離構造、およびトランジスタ構造のアレイ上に形成された第１の誘電体層を含む、第１のウェハを提供するステップと、
第２の基板および前記第２の基板上に形成された第２の誘電体層を含む第２のウェハを提供するステップと、
前記第２のウェハの前記第２の誘電体層を前記第１のウェハの前記第１の誘電体層と結合するステップと、
薄い第１の基板を実現するために前記第１の基板を薄くするステップと、
前記薄い第１の基板を通して背面ディープトレンチを形成するステップであって、前記背面ディープトレンチが、前記第１のウェハの前記分離構造に接続される、ステップと、
前記背面ディープトレンチ中に誘電体材料を形成することによって、対応する分離構造上に背面ディープトレンチ分離構造を形成するステップと
を含む、メモリデバイスを形成するための方法。 - 前記第１の基板が、
各々がトランジスタ構造の隣接する行の間にある複数の第１のフィールド領域、および
各々がトランジスタ構造の隣接する列の間にある複数の第２のフィールド領域
を含む、請求項１２に記載の方法。 - 前記アレイ中の前記トランジスタ構造がＮ型トランジスタを含み、
前記第２のウェハの前記第２の誘電体層を前記第１のウェハの前記第１の誘電体層と結合するステップの前に、前記第１のウェハ中にその後形成される背面ディープトレンチ分離構造がない、１つまたは複数のフィールド領域中にｐウェルタップを形成するステップ
をさらに含む、請求項１３に記載の方法。 - 前記薄い第１の基板上に第３の誘電体層を形成するステップをさらに含み、
前記背面ディープトレンチを形成するステップが、
前記第３の誘電体層および前記薄い第１の基板を通して前記背面ディープトレンチを形成するステップ
をさらに含む、請求項１２に記載の方法。 - 前記第２のウェハがメモリアレイを含む、請求項１２に記載の方法。
- 前記背面ディープトレンチ分離構造と前記分離構造が異なる材料から作られる、請求項１２に記載の方法。
- 前記背面ディープトレンチ分離構造が、シリコン酸化物またはシリコン酸窒化物を含む材料から作られる、請求項１２に記載の方法。
- 前記背面ディープトレンチ分離構造が、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、および原子層堆積（ＡＬＤ）を含む堆積プロセスによって形成される、請求項１２に記載の方法。
- 前記背面ディープトレンチが、対応する分離構造の表面を少なくとも部分的に露出させる、請求項１２に記載の方法。
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