JP2006093502A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】 フローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板1と、ゲート絶縁膜2と、半導体基板1の主表面の法線と成す角度θが0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート8a〜8cと、フローティングゲート8a〜8c間に形成された絶縁膜30と、層間絶縁膜9と、コントロールゲートとを備え、絶縁膜30上でフローティングゲート8a〜8cが分断され、層間絶縁膜9の厚みをTとした場合に絶縁膜30の厚みが、T/sinθ以上である。
【選択図】 図2
【解決手段】 半導体基板1と、ゲート絶縁膜2と、半導体基板1の主表面の法線と成す角度θが0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート8a〜8cと、フローティングゲート8a〜8c間に形成された絶縁膜30と、層間絶縁膜9と、コントロールゲートとを備え、絶縁膜30上でフローティングゲート8a〜8cが分断され、層間絶縁膜9の厚みをTとした場合に絶縁膜30の厚みが、T/sinθ以上である。
【選択図】 図2
Description
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、コントロールゲートとフローティングゲートとを備えた不揮発性半導体記憶装置およびその製造方法に関する。
従来から、半導体基板上にて柱状に形成されたフローティングゲートと、層間絶縁膜を介してフローティングゲート上に形成されたコントロールゲートとを備えた不揮発性半導体記憶装置が知られている(特許文献1参照)。
上記従来の不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成されたSTI(Shallow Trench Isolation)分離領域と、STI分離領域間に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成され、柱状に形成されたフローティングゲートと、フローティングゲート上に形成された層間誘電層と、層間誘電層を介してフローティングゲートの上面側に形成されたコントロールゲートとから構成されている。
上記従来の不揮発性半導体記憶装置を製造する際には、まず、半導体基板の主表面側にSTI分離領域を形成して、半導体基板の主表面上にトンネル絶縁膜を形成する。そして、半導体基板の主表面上にフローティングゲート用の導電膜を形成する。次に、フローティングゲート用の導電膜に溝部を形成する。そして、溝部が形成されたフローティングゲート用の導電膜の上面に層間絶縁膜を形成する。さらに、層間絶縁膜の上面上にコントロールゲートを形成する。次に、このコントロールゲートをマスクとして、層間絶縁膜とフローティングゲートとにエッチングを施し、フローティングゲートを形成する。
このようにして構成された不揮発性半導体記憶装置においては、フローティングゲートが柱状に形成されているため、フローティングゲートとコントロールゲートとの対向面積が大きくなり、フォローティングゲートとコントロールゲートとの間に形成される容量を大きくすることができ、カップリング比を向上させることができる。
特開2000−188346号公報
しかしながら、上記従来の不揮発性半導体記憶装置においては、フローティングゲートの側壁高さを増加させているので、フローティングゲートの側壁上に形成された層間絶縁膜の、半導体基板の主表面の法線方向の厚みが厚くなる。その一方で、STI分離領域上に形成された層間絶縁膜は、フローティングゲートの側壁に形成された層間絶縁膜より遥かに薄くなる。
コントロールゲート間に形成された上記の層間絶縁膜は除去されるが、該層間絶縁膜を除去する場合には、フローティングゲートの側壁上に形成された層間絶縁膜の上記法線方向の厚み分のエッチングを施す必要がある。このようなエッチングを行なった場合には、STI分離領域を構成する絶縁膜にもエッチングが施され、所望のデバイス特性が得られないという場合が生じる。
かかる問題に鑑み、フローティングゲートの側壁上に形成された層間絶縁膜を残留させて、絶縁膜に施されるエッチングの量を抑えることも考えられるが、この場合には、残留した層間絶縁膜が半導体基板上にリフトオフして、異物が残るという問題や、フローティングゲートのエッチングの際にマスクずれが生じた場合には、層間絶縁膜下にエッチング残渣が生じるという問題が生じる。
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的はフローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置およびその製造方法を提供する。
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されると共に、半導体基板の主表面の法線との成す角度が0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲートと、フローティングゲート間に形成された絶縁膜と、フローティングゲート上に形成された層間絶縁膜と、層間絶縁膜を介して、フローティングゲートの上方に形成されたコントロールゲートとを備え、絶縁膜上で隣り合うフローティングゲートが分断され、法線方向に対するフローティングゲートの側面の傾斜角度と層間絶縁膜の厚みに応じて、絶縁膜の厚みが設定される。
本発明によれば、上記のようにフローティングゲートの側面の傾斜角度と層間絶縁膜の厚みとに応じて、絶縁膜の厚みを適切に調整しているので、層間絶縁膜のエッチングの際に、絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる。
以下、図1から図28を用いて、本発明の実施の形態について説明する。
(実施の形態1)
図1は、本実施の形態1に係る不揮発性半導体記憶装置であるAG−AND型のフラッシュメモリ20のメモリセル部の断面図である。図1に示されるように、本実施の形態に係るAG−AND型のフラッシュメモリ20は、半導体基板1と、半導体基板1の主表面上に形成されたゲート絶縁膜2と、ゲート絶縁膜2上に形成されると共に、半導体基板1の主表面の法線との成す角度が0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート8a〜8cと、フローティングゲート8a〜8c間に形成されたキャップ絶縁膜(絶縁膜)30と、フローティングゲート8a〜8c上に形成された層間絶縁膜9と、層間絶縁膜9を介して、フローティングゲート8a〜8cの上方に形成されたコントロールゲート10とを備えている。なお、本実施の形態においては、アシストゲート3a〜3dは、半導体基板1上に4箇所形成されているが、これに限られず、また、フローティングゲート8a〜8cは、3箇所形成されているが、この数に限られない。
図1は、本実施の形態1に係る不揮発性半導体記憶装置であるAG−AND型のフラッシュメモリ20のメモリセル部の断面図である。図1に示されるように、本実施の形態に係るAG−AND型のフラッシュメモリ20は、半導体基板1と、半導体基板1の主表面上に形成されたゲート絶縁膜2と、ゲート絶縁膜2上に形成されると共に、半導体基板1の主表面の法線との成す角度が0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート8a〜8cと、フローティングゲート8a〜8c間に形成されたキャップ絶縁膜(絶縁膜)30と、フローティングゲート8a〜8c上に形成された層間絶縁膜9と、層間絶縁膜9を介して、フローティングゲート8a〜8cの上方に形成されたコントロールゲート10とを備えている。なお、本実施の形態においては、アシストゲート3a〜3dは、半導体基板1上に4箇所形成されているが、これに限られず、また、フローティングゲート8a〜8cは、3箇所形成されているが、この数に限られない。
半導体基板1は、例えば、P型シリコン(Si)単結晶からなる基板と、基板の上面側に形成され、例えば、リン(P)が導入されたn型の埋込領域と、n型の埋込領域の上面側に形成され、例えば、ホウ素(B)が導入されて形成されたウエルとを備える。半導体基板1上には、コントロールゲート10が延在する方向と交差する方向に延在するアシストゲート3a〜3dが形成されている。このアシストゲート3a〜3dを覆うキャップ絶縁膜(絶縁膜)30が形成されている。キャップ絶縁膜30は、アシストゲート3a〜3dの側面に形成されたサイドウォール絶縁膜5と、アシストゲート3a〜3dの上面側に形成された絶縁膜4と、絶縁膜4とサイドウォール絶縁膜5の側面側に形成された絶縁膜6とから構成されている。絶縁膜4とサイドウォール絶縁膜5と絶縁膜6とは、例えば、酸化シリコンから構成されている。フローティングゲート8a〜8cは、キャップ絶縁膜30間に形成されている。
隣り合うフローティングゲート3a〜3dは、キャップ絶縁膜30上で分断されている。フローティングゲート8a〜8c上端部は、キャップ絶縁膜30の上端部より上方に位置している。キャップ絶縁膜30の上端部より上方に位置するフローティングゲート8a〜8cの側面は、上方に向かうにしたがって、フローティングゲート8a〜8cの幅の寸法が漸次狭くなるように傾斜している。フローティングゲート8a〜8c間には、溝部が形成されており、この溝部の底面は、キャップ絶縁膜30の上端面で構成されている。
フローティングゲート8a〜8cの上面から、キャップ絶縁膜30の上面上にわたって、層間絶縁膜9が形成されている。この層間絶縁膜9は、下層から順次酸化膜、窒化膜および、酸化膜を順次積層することにより形成された、いわゆるONO膜で構成されている。層間絶縁膜9の厚さは、例えば、16nm程度に形成されている。コントロールゲート10は、層間絶縁膜9の上面に形成され、例えば、低抵抗な多結晶シリコン膜から構成された導電膜と、例えば、タングステンシリサイド等から構成された高融点シリサイド膜とから構成されている。このように構成されたコントロールゲート10上面上には、例えば、酸化シリコンから構成された絶縁膜11が形成されている。
図2に示されるように、フローティングゲート8a〜8cの側面は、半導体基板1の主表面の法線と成すテーパ角θが、0度より大きく45度より小さくなるように形成されている。このため、フローティングゲート8a〜8cは、キャップ絶縁膜30の上端部から上方に向かうに従って、漸次幅が狭くなるように形成されている。形成された層間絶縁膜9のうち、半導体基板1の主表面の法線方向の膜厚が最も厚く形成される部分は、フローティングゲート8a〜8cの側面上に形成された部分となる。そして、層間絶縁膜9の膜厚をTとした場合には、フローティングゲート8a〜8cの側面上に形成された層間絶縁膜9の半導体基板1の主表面の法線方向の膜厚Iは、T/sinθ(但し、0度<θ≦45度)となる。そこで本実施の形態では、アシストゲート3a〜3dの上端面より上方に形成されたキャップ絶縁膜30の膜厚tを、t>T/sinθとしている。すなわち、キャップ絶縁膜30を構成する絶縁膜のうち、アシストゲート3a〜3dの上面上に形成された絶縁膜4は、膜厚がT/sinθ以上となるように形成されている。なお、キャップ絶縁膜30は、アシストゲート3a〜3dと、コントロールゲート10とを分離する機能を有している。この機能を発揮するために最低限必要なアシストゲート3a〜3dの膜厚をKとすると、キャップ絶縁膜の膜厚tをK+T/sinθ−Tとするのが好ましい。
図3は、フローティングゲート8aの傾斜する側面部分の拡大断面図である。この図3に示されるように、フローティングゲート8aの側面上には、酸化膜(第1酸化膜)9aと、窒化膜9bと、酸化膜(第2酸化膜)9cとから構成された層間絶縁膜9が形成されている。図4は、図1に示されたAG−AND型のフラッシュメモリ20の断面の位置より、アシストゲート3a〜3dが延在する方向にずれた位置の断面図である。この断面では、半導体基板1上には、ゲート絶縁膜2と、アシストゲート3a〜3dと、キャップ絶縁膜30とが形成され、キャップ絶縁膜30の上端面には、凹部が形成されている。
次に、このように構成されたAG−AND型のフラッシュメモリ20の書込み、読出しおよび消去の動作について説明する。図5に示されるように、データ書込み動作時においては、選択されたメモリセルに接続されているコントロールゲート10に例えば、15V程度印加され、他のコントロールゲートには、例えば0Vを印加する。また、選択されたメモリセルのソース形成用のアシストゲート3bに1V程度を印加して、選択メモリセルのドレイン形成用のアシストゲート3cに7V程度を印加する。
これにより、1Vが印加されたアシストゲート3bの半導体基板1内には、ソース形成用のn型反転層40aが形成される。そして、7Vが印加されたアシストゲート3cの半導体基板1内には、ドレイン形成用のn型反転層40bが形成される。
この際、他のアシストゲート3a、3dには、OVが印加される。これにより、選択されなかったアシストゲート3a〜3dの下面には、反転層が形成されず、選択メモリセルと非選択メモリセルとのアイソレーションがなされる。この状態で、形成された反転層40bに接続された共有ドレイン配線に4V程度印加する一方で、形成された反転層40aに接続されたグローバルビット線に0Vを印加する。
このため、形成された反転層40aから反転層40bに向かい書き込み用の電流が流れる。なお、図5の矢印j1は、データ用の電荷の注入の様子を模式的に示している。
図6は、書き込み時におけるフローティングゲート8bに形成される容量を示した図である。この図6に示されるように、フローティングゲート8bには、コントロールゲート10とフローティングゲート8bとの間に形成された容量C1と、フローティングゲート8bと半導体基板1との間に形成された容量C2と、隣接するフローティングゲート8a、8c間に形成された容量C3と、n型反転層40aとフローティングゲート8bとの間に形成された容量C4と、n型反転層40bとフローティングゲート8bとの間に形成された容量C5とが形成される。
ここで、コントロールゲート10の電位をVCG、フローティングゲート8bの電位をVFG、形成されたn型反転層40aの電位をVa、さらに、形成されたn型反転層40bの電位をVb、n型反転層40aとn型反転層40bとの間の半導体基板1の電位をVchammel、隣接するフローティングゲートの電位VFG2とすると、AG−AND型のフラッシュメモリ20においてフローティングゲート8bに蓄積される電荷Qは、次の式(1)により示される。
Q=C1(VFG−VCG)+C2(VFG−Vchannel)+C3(VFG−VFG2)+C4(VFG−Va)+C5(VFG−Vb)・・・(1)ここで、式(1)において、メモリセルの書き込み動作時には、Va、Vchannel、Vb、VFG2は、いずれも定数をとるので、式(1)は、下記式(2)のように簡略化して示すことができる。
Q+W=C1(VFG−VCG)+VFG×(C2+C3+C4+C5)・・・(2)但し、W(=C2×Vchannel+C3×VFG2+C4×Va+C5×Vb)は定数。ここで、CT=C1+C2+C3+C4+C5とすると、上記式(2)は、下記式(3)となる。
Q+W=CT×VFG−C1×VCG・・・(3)
上記式(3)を変形すると、下記式(4)が得られる。
VFG=(Q+W+C1×VCG)/CT・・・(4)ここで、C1/CTは、カップリング比といわれる。また、書き込み時フローティングゲート8bへの電子の輸送は、ファウラー・ノルドハイム電流(Fowler Nordheim current)の式にしたがう。j=A・VFG 2・exp(−B/VFG)・・・(5)
上記式(5)からも明らかなように、フローティングゲート電位VFGが大きくなるほど、電流jは大きくなり、書き込み速度は速くなる。すなわち、カップリング比を向上させることにより、書き込み速度を向上させることができる。
Q=C1(VFG−VCG)+C2(VFG−Vchannel)+C3(VFG−VFG2)+C4(VFG−Va)+C5(VFG−Vb)・・・(1)ここで、式(1)において、メモリセルの書き込み動作時には、Va、Vchannel、Vb、VFG2は、いずれも定数をとるので、式(1)は、下記式(2)のように簡略化して示すことができる。
Q+W=C1(VFG−VCG)+VFG×(C2+C3+C4+C5)・・・(2)但し、W(=C2×Vchannel+C3×VFG2+C4×Va+C5×Vb)は定数。ここで、CT=C1+C2+C3+C4+C5とすると、上記式(2)は、下記式(3)となる。
Q+W=CT×VFG−C1×VCG・・・(3)
上記式(3)を変形すると、下記式(4)が得られる。
VFG=(Q+W+C1×VCG)/CT・・・(4)ここで、C1/CTは、カップリング比といわれる。また、書き込み時フローティングゲート8bへの電子の輸送は、ファウラー・ノルドハイム電流(Fowler Nordheim current)の式にしたがう。j=A・VFG 2・exp(−B/VFG)・・・(5)
上記式(5)からも明らかなように、フローティングゲート電位VFGが大きくなるほど、電流jは大きくなり、書き込み速度は速くなる。すなわち、カップリング比を向上させることにより、書き込み速度を向上させることができる。
ここで、本実施の形態においては、キャップ絶縁膜30の膜厚tがT/sinθ以上とされており、薄く形成されている。このため、フローティングゲート8bの高さを高く形成せずとも、コントロールゲート10とフローティングゲート8bとの対向面積を確保することができ、フローティングゲート8bとコントロールゲート10との間の容量C1を確保することができる。また、フローティングゲート8bの高さを抑えることにより、フローティングゲート8bとフローティングゲート8a、8cとの間の対向面積を小さくすることができ、容量C3を低く抑えることができる。このため、CTを低くすることができる。したがって、カップリング比を向上させることができ、書き込み速度を確保することができる。
フローティングゲート8a〜8cの側面と、半導体基板1の主表面との成す角度θが0度の場合には、フローティングゲート8a〜8cの側面が半導体基板1に対して略垂直となり、フローティングゲート8a〜8cの側面に形成された層間絶縁膜9の半導体基板1の法線方向の厚みIが厚くなる。このため、層間絶縁膜9にエッチングを施す際に、アシストゲート3a〜3dが露出することを防止するため、キャップ絶縁膜30の厚みを厚く形成する必要がある。このように、キャップ絶縁膜30の膜厚を厚く形成した場合でも、コントロールゲート10とフローティングゲート8a、8cとの対向面積を確保して容量C1を確保する必要がため、フローティングゲート8a〜8cを高く形成する必要がある。フローティングゲート8a〜8cを高く形成すると、フローティングゲート8bとフローティングゲート8a、8cとの間の容量C3が大きくなり、結果として、カップリング比が悪くなる。
さらに、フローティングゲート8a〜8cの側面と、半導体基板1の主表面との成す角度θが45度より大きくした場合には、コントロールゲート10と、フローティングゲート8a〜8cとが対向する面積が小さくなりカプリング比が悪くなる。以上より、前述のように、フローティングゲート8a〜8cの側面と、半導体基板1の主表面との成す角度θを0度より大きく45度以下としている。なお、フローティングゲート8a〜8cの側面と、半導体基板1の主表面の法線方向との成す角度θは、10度以上45度以下の範囲が好ましい。角度θが10度以上45度以下の場合には、キャップ絶縁膜30が厚くなり過ぎず、カップリング比を少なくとも、0.55程度にすることができる。
次に、図7を用いて、データの読み出し動作について説明する。図7に示すように、データ読み出しでは、読み出しの電流j2の方向が上記書込動作と逆である。すなわち、読み出しの電流j2はグローバルビット線から共通ドレイン線に流れることとなる。このデータの読出し動作では、選択されたメモリセルが接続されるコントロールゲート10に例えば、2〜5V程度印加する。また、選択されたメモリセルのソースおよびドレイン形成用のアシストゲート3b、3cに例えば、5V程度を印加することにより、アシストゲート3bに対向する半導体基板10の主表面部分に、ソース形成用の反転層40cを形成し、アシストゲート3cに対向する半導体基板10の主表面には、ドレイン形成用の反転層40dを形成する。このとき、他のアシストゲート3a、3dには、例えば、0Vを印加することで、これらアシストゲート3a、3dに対向する半導体基板10の主表面部分には、反転層が形成されないようにしてアイソレーションを行う。
ここで、選択メモリセルのソース用のn型反転層40cが接続されるグローバルビット線に、例えば、0V程度を印加する。この状態で、共通ドレイン配線に印加された1V程度の電圧を上記n型の反転層40dを通じて選択メモリセルのドレインに供給する。このようにして、選択されたメモリセルの読出しを行う。
すなわち、フローティングゲート8a〜8cの蓄積電荷の状態で、各メモリセルのしきい値電圧が変わるので、選択されたメモリセルのソースおよびドレイン間に流れる電流の状況で、選択されたメモリセルのデータを判断できる。
次に、図8を用いて、データの消去動作について説明する。データの消去動作は、選択対象のコントロールゲート10に負電圧を印加することにより、フローティングゲート8a〜8cから半導体基板1へのF−N(Fowlor Nordheim)トンネル放出により行う。
図8に示されるように、選択対象のコントロールゲート10に例えば、−16V程度を印加する一方、半導体基板1に正の電圧を印加する。それにより、F−Nトンネル現象を利用してフローティングゲート8a〜8c内に蓄積された電荷を絶縁体膜2を介して半導体基板1に放出して、複数のメモリセルのデータを一括消去する。
次に上記のように構成されたAG−AND型のフラッシュメモリ20の製造方法について、図9〜図20を用いて説明する。
図9に示されるように、まず、半導体基板1の主表面上に、例えば酸化シリコン等からなるゲート絶縁膜2を、例えば二酸化シリコン換算膜厚で9nm程度の厚さとなるように、例えばISSG(In-Situ Steam Generation)酸化法のような熱酸化法により形成する。
その上に、例えば低抵抗な多結晶シリコンからなる導体膜3Aを、例えば50nm程度の厚さとなるようにCVD(Chemical Vapor Deposition)法等により堆積する。さらにその上に、絶縁膜4を堆積する。
そして、絶縁膜4の上に、例えばアモルファス(Amorphous)シリコン膜からなるハードマスク膜4aを、CVD法等により堆積する。
絶縁膜4上に、アシストゲート形成用のレジストパターンを形成する。そして、レジストパターンをエッチングマスクとして、そこから露出するハードマスク膜4aをエッチングする。該エッチング処理によりアシストゲート3a〜3dを形成するためのパターンをハードマスク膜4aに形成する。
続いて、図10に示されるように、ハードマスク膜4aをエッチングマスクとして、そこから露出する絶縁膜4、導体膜3Aをエッチングする。導電膜3Aがエッチングされると、半導体基板1上にアシストゲート3a〜3dが形成される。このエッチング処理では、絶縁膜4、導体膜3Aがエッチングされる時にハードマスク4aもエッチングされる。
図11に示されるように、アシストゲート3a〜3d間の半導体基板1内に、例えばホウ素等のようなP型不純物を通常のイオン注入法等により導入する。なお、この不純物導入処理は、このホウ素導入工程を、後述するキャップ絶縁膜の形成後に行うことも可能である。
続いて、図12に示されるように、半導体基板1に対して、例えばISSG酸化法等のような熱酸化処理を施す。該熱酸化処理により、アシストゲート3a〜3dの側面に、例えば酸化シリコン(SiO2)からなる絶縁膜が形成される。絶縁膜の厚さ(半導体基板1の主表面に水平な方向の寸法)は、二酸化シリコン換算膜厚で、10nm程度である。また、この熱酸化処理により、アシストゲート3a〜3dの幅方向の寸法は、例えば65nm程度になり、アシストゲート3a〜3dの側面には、サイドウォール絶縁膜5が形成される。
続いて、図13に示されるように、半導体基板1の主表面上に、例えば酸化シリコンからなる絶縁膜を、例えばCVD法により堆積した後、これをエッチバックする。この絶縁膜のエッチバック処理により、絶縁膜5と、絶縁膜4との側面に絶縁膜6が形成され、絶縁膜5と絶縁膜4と絶縁膜6とからなるキャップ絶縁膜30が形成される。
すなわち、キャップ絶縁膜30は、アシストゲート3の周囲を覆うように形成される。アシストゲート3a〜3dの上端面より上方に形成されたキャップ絶縁膜30の膜厚tは、前述のようにT/sinθ以上である。このようにして形成された隣接するキャップ絶縁膜30間にて、外方に露出するゲート絶縁膜2をエッチングし、半導体基板1の主表面を露出させる。なお、この際、不純物導入処理を行なってもよい。
図14に示されるように半導体基板1に対して、例えば、ISSG酸化法等にような酸化処理を施すことにより、隣接するキャップ絶縁膜30間の半導体基板1の主表面上にて、例えば、酸化シリコンからなる絶縁膜を形成する。その後、窒素(N)を含む雰囲気ガス中で熱処理(酸窒化処理)を施すことにより、隣接するキャップ絶縁膜30間にて半導体基板1との界面に窒素を偏析させて酸窒化シリコン(SiON)からなる絶縁膜2を形成する。この絶縁膜2は、メモリセルのゲート絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば9nm程度である。
続いて、図14に示されるように、半導体基板1の主表面上に例えば、低抵抗体な多結晶シリコンからなるシリコン膜(第1導電膜)8Aを堆積する。この際、キャップ絶縁膜30の側面は、略垂直に形成されているため、シリコン膜8Aを堆積する際に、隙間が生じることを防止することができる。そして、図15に示されるように、堆積されたシリコン膜8Aにいわゆるテーパエッチング等のエッチング処理を施し、シリコン膜8Aに溝部を形成して、導電膜パターン8Bを形成する。
この際、キャップ絶縁膜30より上方に位置する導電膜パターン8Bの側面の半導体基板1の主表面の法線となす角度θが、0度より大きく45度以下の範囲となるように溝部を形成する。また、キャップ絶縁膜30の一部表面である上端面は、シリコン膜8Aがエッチングされることにより、露出する。
続いて、図16に示されるように、エッチングが施された導電膜パターン8B上から露出したキャップ絶縁膜30の上端面上にわたって層間絶縁膜9が形成される。この層間絶縁膜9を形成する際には、まず、酸化膜(第2酸化膜)を5nm程度の厚みで形成し、そして、この酸化膜上に窒化膜を8nm程度の厚みで形成する。さらに、この窒化膜上に、酸化膜(第1酸化膜)を5nm程度形成することにより、ONO膜からなる層間絶縁膜9を形成する。このようにして形成された層間絶縁膜9の上面側には、導電膜10AをCVD法等により堆積する。導電膜10Aは、例えば、不純物をドープトしたポリシリコンとタングステンシリサイド等からなる。そして、この導電膜10A上に絶縁膜11を形成する。
図17は、図16のXVII−XVII線における断面図であり、この図17に示されるように、絶縁膜11と導電膜10Aにパターニングを施して、コントロールゲート10を形成する。図18は、図17のXVIII−XVIII線における断面図であり、この図18に示されるように、形成されたコントロールゲート10間においては、層間絶縁膜9が露出した状態となる。そして、図19に示されるように、露出した層間絶縁膜9を除去する。アシストゲート3a〜3d間に形成された層間絶縁膜9のうち、半導体基板1の主表面の法線方向に最も厚く形成された部分は、導電膜パターン8Bの側面に形成された部分であり、この部分における層間絶縁膜9の半導体基板1の主表面の法線方向の膜厚Iは、T/sinθとで表すことができる。
このように厚い部分を有する層間絶縁膜9にエッチングを施して、除去する際には、層間絶縁膜9上に形成されたキャップ絶縁膜30の上端面も、例えば、T/sinθ−T程度エッチングされる。この際、キャップ絶縁膜30のアシストゲート3a〜3d上の膜厚tは、T/sinθより厚く形成されているため、キャップ絶縁膜30中でエッチングを止めることができ、キャップ絶縁膜30に埋設されているアシストゲート3が露出することを防止できる。なお、キャップ絶縁膜30のアシストゲート3a〜3d上の膜厚tを、K+T/sinθ−T以上に設定した場合には、上記エッチング後においても、キャップ絶縁膜30のアシストゲート3a〜3d上の膜厚を最低限必要な膜厚K以上とすることができる。
このようにして、層間絶縁膜9が除去される共に、キャップ絶縁膜30の上端面には、凹部が形成され、さらに、コントロールゲート10間に位置する導電膜パターン8Bが外部に露出する。
そして、図20に示されるように、コントロールゲート10間に位置する導電膜パターン8Bを除去する。この際、フローティングゲート8a〜8cが形成される。
なお、溝部の位置がずれることにより、溝部の底部にて導電膜パターン8B上に層間絶縁膜9が形成された場合においても、導電膜パターン8Bにエッチングを施す際には、コントロールゲート10間に形成された層間絶縁膜9は全て除去される。このため、導電膜パターン8Bにエッチングが施される際には、層間絶縁膜9が導電膜パターン8Bのシリコン膜のマスクとなることが防止され、導電膜パターン8Aが良好に除去される。
上記のように構成されたAG−AND型のフラッシュメモリ20によれば、コントロールゲート10間の層間絶縁膜9を除去することができるため、半導体基板1上に層間絶縁膜9がリフトオフして、半導体基板1上に異物として残ることを防止することができる。
上記のAG−AND型のフラッシュメモリ20の製造方法によれば、キャップ絶縁膜30のアシストゲート3a〜3d上の厚みが、T/sinθ以上とされているので、層間絶縁膜9にエッチングを施す際に、アシストゲート3a〜3dが露出することを防止することができ、AG−AND型のフラッシュメモリ20の特性劣化を防止することができる。
また、キャップ絶縁膜30のアシストゲート3a〜3d上の膜厚tが、K+T/sinθ−T以上とされている場合には、キャップ絶縁膜30のアシストゲート3a〜3d上の膜厚をK以上に維持することができ、コントロールゲート10とアシストゲート3a〜3dとの分離する機能を良好に維持することができ、AG−AND型のフラッシュメモリ20の特性劣化を防止することができる。
その上、導電膜パターン8Bに形成された溝部がキャップ絶縁膜10の上端面からずれた場合においても、コントロールゲート10間に層間絶縁膜9が残留しないため、層間絶縁膜9がマスクとなり、半導体基板1上にシリコン膜が残留することを防止することができ、AG−AND型のフラッシュメモリ20の特性劣化を防止することができる。
さらに、カップリング比を向上させることができ、書き込み速度の向上を図ることができる。
(実施の形態2)
図21から図28を用いて、本発明の実施の形態2について説明する。
図21から図28を用いて、本発明の実施の形態2について説明する。
図21は、本実施の形態2に係る不揮発性半導体記憶装置であるNOR型のフラッシュメモリ50のメモリセル部の断面図である。この図21に示されるように、NOR型のフラッシュメモリ50は、半導体基板1と、半導体基板1の主表面上に形成されたゲート絶縁膜62と、ゲート絶縁膜62の上面側に形成されると共に、半導体基板1の主表面の法線と成す角度θが0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート63a、63bと、フローティングゲート63a、63b間に形成されたSTI(Shallow Trench Insulation)分離領域(絶縁膜)61と、フローティングゲート63a、63b上に形成された層間絶縁膜64と、層間絶縁膜64を介して、フローティングゲート63a、63bの上方に形成されたコントロールゲート63a、63bとを備えている。
STI分離領域61は、トレンチ分離のための溝61Aと、溝61A内に埋め込んだ絶縁膜61Bとから構成されている。絶縁膜61Bは、半導体基板1の主表面に突出するように形成されている。ここで、STI分離領域61の絶縁膜61Bの厚みは、例えば、不純物領域を形成する際に、ホウ素等の不純物が突き抜けることを防止するために最低限必要な膜厚Z以上と必要がある。このため、層間絶縁膜64の厚みをTとした場合に、絶縁膜61Bの膜厚tを、Z+T/sinθ−T以上とする。なお、本実施の形態においては、絶縁膜61Bは、半導体基板1の主表面上に突出するように形成されているが、半導体基板1の主表面と面一に形成されていてもよい。ゲート絶縁膜62は、隣り合うSTI分離領域間の半導体基板1の主表面上に形成されている。隣り合うフローティングゲート63a、63bは、STI分離領域61上で分断されている。コントロールゲート65は、層間絶縁膜64を介して、フローティングゲート63a、63b上に形成されている。コントロールゲート65は、不純物をドープトしたシリコン膜65bと、タングステンシリコン膜65aとから構成されている。
上記のように構成されたNOR型のフラッシュメモリ50の製造方法について、図22から図26を用いて説明する。図22に示されるように、NOR型のフラッシュメモリ50を製造するには、まず、半導体基板1上にSTI分離領域61を形成する。STI分離領域61を形成するには、まず、半導体基板1の主表面に、異方性エッチングを施して、トレンチ分離用の溝61Aを形成する。次に、形成された溝61A内に絶縁膜61Bを埋め込むことで、STI分離領域61を形成する。ここで、絶縁膜61Bの膜厚tが、前述のようにZ+T/sinθ以上となるように絶縁膜61Bを形成する。
上記STI分離領域61を形成した後には、図23に示されるように、酸化シリコン膜を、例えば二酸化シリコン換算膜厚で9nm程度の厚さとなるように、例えばISSG(In-Situ Steam Generation)酸化法のような熱酸化法により形成する。次に、図24に示すように、STI分離領域61および、ゲート絶縁膜62上に低抵抗体な多結晶シリコンからなるシリコン膜(第1導電膜)63Aを堆積する。続いて、図25に示されるように、導電膜63Aをパターニングし、STI分離領域61A上に凹部を形成すると共に、導電膜パターン63Bを形成する。また、上記パターニングにより、絶縁膜61Bの上端面の一部が露出する。導電膜パターン63Bの側面の半導体基板1の主表面の法線との成す角度θが、0度より大きく45度以下となるように導電膜パターン63Bの側面を傾斜させる。
導電膜パターン63Bを形成した後には、図26に示されるように、導電膜パターン63Bを覆うように層間絶縁膜64を形成する。この層間絶縁膜64を形成する際には、まず、酸化膜(第2酸化膜)を5nm程度の厚みで形成し、そして、この酸化膜上に窒化膜を8nm程度の厚みで形成する。さらに、この窒化膜上に、酸化膜(第2酸化膜)を5nm程度形成することにより、ONO膜からなる層間絶縁膜64を形成する。
この際、層間絶縁膜64の膜厚をTとすると、フローティングゲート63a、63bの側面に形成された層間絶縁膜64の前記法線方向の膜厚は、T/sinθとなる。
次に、層間絶縁膜64上にポリ(Poly)シリコン膜(第2導電膜)65bと、タングステンシリコン膜65aとを順次形成する。これら、シリコン膜65bと、タングステンシリコン膜65aとにパターニングを施して、コントロールゲート65を形成する。
図27に示されるように、コントロールゲート65を形成した後には、コントロールゲート65をマスクとして、層間絶縁膜64にエッチングを施す。このとき、導電膜パターン63Bの側面に形成された層間絶縁膜64の前記法線方向の膜厚はT/sinθと厚くなっているため、層間絶縁膜64にエッチングを施して、コントロールゲート65間に形成されている層間絶縁膜64を除去する際には、STI分離領域61の絶縁膜61Bもエッチングされ、例えば、深さが略T/sinθ−T程度の凹部が形成され得る。
しかし、絶縁膜61Bの厚みは、Z+T/sinθ−T以上とされているため凹部の下に絶縁膜61Bとして最低限必要な厚みを確保することができる。
次に、図28に示されるように、導電膜パターン63Bにエッチングを施して、導電膜パターン63Bを選択的に除去して、フローティングゲート63a、63bを形成する。
続いて、半導体基板1の主表面に所定の不純物を注入して不純物領域を形成する。この際、STI分離領域61の絶縁膜61Aの上端面には、凹部が形成されているが、常住のように凹部下の絶縁膜61Bの厚みは、Z以上としている、不純物が絶縁膜61Bの下面側に突き抜けることが防止される。上記のようなNOR型のフラッシュメモリ50の製造方法によれば、コントロールゲート10間の層間絶縁膜61Bの厚みを確保することができる。また、不純物領域を形成する際に、絶縁膜61Bを不純物が突き抜けることを防止することもできる。このため、STI分離領域61の下部でパンチスルーが生じたり、動作不良が生じたりすること等、NOR型のフラッシュメモリ50の特性劣化を防止することができる。
なお、本実施の形態に係るNOR型のフラッシュメモリ50においても、上記実施の形態1と同様に、フローティングゲート63a、63bが傾斜する側面を含むため、上記実施の形態1と同様の作用・効果を得ることができる。
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。また、以上の説明では、本発明をAG−AND型のフラッシュメモリや、NOR型のフラッシュメモリに適用した場合について説明したが、これ以外の不揮発性半導体記憶装置にも本発明の思想を適用可能である。つまり、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
本発明は、不揮発性の半導体記憶装置とその製造方法に有効に適用され得る。
1 半導体基板、2 ゲート絶縁膜、3a、3b、3c、3d アシストゲート、8a、8b、8c フローティングゲート、9 層間絶縁膜、10 コントロールゲート、30 キャップ絶縁膜(絶縁膜)、61 STI分離領域、61B 絶縁膜。
Claims (7)
- 半導体基板と、
前記半導体基板の主表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されると共に、前記半導体基板の主表面の法線との成す角度が0度より大きく45度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲートと、
前記フローティングゲート間に形成された絶縁膜と、
前記フローティングゲート上に形成された層間絶縁膜と、
前記層間絶縁膜を介して、前記フローティングゲートの上方に形成されたコントロールゲートとを備え、
前記絶縁膜上で隣り合う前記フローティングゲートが分断され、前記法線方向に対する前記フローティングゲートの側面の傾斜角度と前記層間絶縁膜の厚みに応じて、前記絶縁膜の厚みを設定した、不揮発性半導体記憶装置。 - 前記フローティングゲートの側面の傾斜角度をθとし、前記層間絶縁膜の厚みをTとした場合に、前記絶縁膜の厚みをT/sinθ以上とした、請求項1に記載の不揮発性半導体記憶装置。
- 前記層間絶縁膜が、第1酸化膜と、窒化膜と、第2酸化膜との積層を含む、請求項1または請求項2に記載の不揮発性半導体記憶装置。
- 前記絶縁膜中に形成され、所定電圧が印加されることにより前記半導体基板内に反転層を形成するアシストゲートをさらに備える、請求項1から請求項3のいずれかに記載の不揮発性半導体記憶装置。
- 半導体基板の主表面側に絶縁膜を形成する工程と、
前記絶縁膜を覆うように第1導電膜を形成する工程と、
前記第1導電膜をパターニングすることにより前記絶縁膜の一部表面を露出させると共に、前記半導体基板の主表面の法線とのなす角度が0度より大きく45度以下となるように傾斜する側面を有する導電膜パターンを形成する工程と、
前記導電膜パターンを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を覆うように第2導電膜を形成する工程と、
前記第2導電膜をパターニングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記層間絶縁膜を選択的に除去する工程と、
前記コントロールゲートをマスクとして、前記導電膜パターンをパターニングすることによりフローティングゲートを形成する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。 - 印加されることにより前記半導体基板内に反転層を形成するアシストゲートを前記半導体基板の主表面上に形成する工程をさらに備え、
前記絶縁膜を形成する工程は、前記アシストゲートを覆うように前記絶縁膜を形成する工程を含む、請求項5に記載の不揮発性半導体記憶装置の製造方法。 - 前記層間絶縁膜の厚みをTとし、前記半導体基板の主表面の法線方向に対する前記フローティングゲートの側面のなす角度をθとしたときに、前記絶縁膜の厚みがT/sinθ以上となるように前記絶縁膜を形成する工程を含む、請求項5または請求項6に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
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JP2004278848A JP2006093502A (ja) | 2004-09-27 | 2004-09-27 | 不揮発性半導体記憶装置およびその製造方法 |
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JP2014236014A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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-
2004
- 2004-09-27 JP JP2004278848A patent/JP2006093502A/ja not_active Withdrawn
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