KR20190113436A - 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 - Google Patents

컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20190113436A
KR20190113436A KR1020180036121A KR20180036121A KR20190113436A KR 20190113436 A KR20190113436 A KR 20190113436A KR 1020180036121 A KR1020180036121 A KR 1020180036121A KR 20180036121 A KR20180036121 A KR 20180036121A KR 20190113436 A KR20190113436 A KR 20190113436A
Authority
KR
South Korea
Prior art keywords
candidate
read
data
main
memory
Prior art date
Application number
KR1020180036121A
Other languages
English (en)
Other versions
KR102648618B1 (ko
Inventor
전명운
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180036121A priority Critical patent/KR102648618B1/ko
Priority to US16/221,896 priority patent/US11189350B2/en
Priority to CN201811625052.2A priority patent/CN110322920B/zh
Publication of KR20190113436A publication Critical patent/KR20190113436A/ko
Application granted granted Critical
Publication of KR102648618B1 publication Critical patent/KR102648618B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache
    • G06F2212/403—Error protection encoding, e.g. using parity or ECC codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 메모리; 상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 ECC유닛; 및 상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 카운터를 포함하며, 상기 메모리는 상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하고, 상기 ECC 유닛은 상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하며, 상기 카운터는 상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하고, 상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 전압설정부를 더 포함할 수 있다.

Description

컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 {CONTROLLER, OPERATING METHOD THEREOF AND MEMORY SYSTEM INCLDUNG THE CONTROLLER}
본 발명은 컨트롤러에 관한 것으로, 컨트롤러의 리드 성능을 높이기 위한 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 최적화된 리드 전압을 효율적으로 검색하기 위한 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템의 제공을 목적으로 한다.
본 발명의 실시 예들에 따른 컨트롤러에 있어서, 기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 메모리; 상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 ECC유닛; 및 상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 카운터를 포함하며, 상기 메모리는 상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하고, 상기 ECC 유닛은 상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하며, 상기 카운터는 상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하고, 상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 전압설정부를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작방법에 있어서, 기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 제 1 단계; 상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 제 2 단계; 상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 제 3 단계; 상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하는 제 4 단계; 상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하는 제 5 단계; 상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하는 제 6 단계; 및 상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 제 7 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 메모리 장치와 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 메모리; 상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 ECC유닛; 및 상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 카운터를 포함하며, 상기 메모리는 상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하고, 상기 ECC 유닛은 상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하며, 상기 카운터는 상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하고, 상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 전압설정부를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 최적화된 리드 전압을 검색하여 메모리 시스템의 리드 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 컨트롤러의 구조를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 컨트롤러의 구조를 개략적으로 도시한 도면이다.
도 7a은 본 발명의 일 실시 예에 따른 컨트롤러의 동작을 나타낸 도면이다.
도 7b은 본 발명의 일 실시 예에 따른 컨트롤러의 동작을 나타낸 도면이다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러의 동작을 나타낸 흐름도이다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 본 발명 실시 예에 따른 컨트롤러(130)의 구조를 개략적으로 나타낸 도면이다.
도 1에서 설명된, 컨트롤러(130)는 ECC 유닛(138), 메모리(144) 및 프로세서(134)를 포함할 수 있으며, 카운터(550) 및 전압설정부(570)를 더 포함할 수 있다. 본 발명의 실시 예에 따른 컨트롤러(130)는 연속 데이터에 대한 리드 동작을 효율적으로 수행할 수 있다.
먼저, 컨트롤러(130)는 이미 설정된 메인 리드 전압으로 호스트(102) 요청에 대응하는 타겟 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다. 구체적으로, 프로세서(134)는 타겟 데이터를 메인 리드 전압으로 판독하여 메모리(144)에 메인 부호 데이터를 저장하도록 메모리 장치(150)를 제어할 수 있다. 그리고, ECC 유닛(138)은 저장된 메인 부호 데이터에 대한 복호 동작을 수행하여, 메인 복호 데이터를 생성할 수 있다. 이때, 카운터(550)는 생성된 메인 복호 데이터에 대응하는 에러비트 수를 카운트할 수 있다. 만약, 카운트된 메인 복호 데이터의 에러비트 수가 소정의 임계값보다 작다면, 컨트롤러(130)는 최종적으로 메인 복호 데이터를 호스트(102)로 출력할 수 있다.
이처럼, 이미 설정된 메인 리드 전압을 활용하여 타겟 데이터에 대한 성공적인 리드 동작을 수행할 수 있다. 하지만, 이미 설정된 메인 리드 전압이라 하더라도, 타겟 데이터를 리드할 수 있는 최적의 리드 전압은 아닐 수 있다. 따라서, 본 발명에서는 최적의 리드 전압을 검색할 수 있는 컨트롤러(130) 및 그의 동작방법에 대하여 제안한다. 이하에서는, 이미 설정된 메인 리드 전압을 활용하여 타겟 데이터에 대한 성공적인 리드 동작이 수행된 후, 컨트롤러(130)가 상기 메인 리드 전압보다 좀 더 최적화된 리드 전압을 검색하는 방법이 설명된다. 설명의 편의를 위하여, 메인 리드 전압 및 후보 리드 전압에 의하여 리드된 데이터는 모두 사전 설정된 복호 만족 조건을 충족한다고 가정한다. 즉, 메인 리드 전압 및 복수의 후보 리드 전압들 각각으로 타겟 데이터를 리드하더라도 성공적인 리드 동작이 수행될 수 있다고 가정한다.
프로세서(134)는 메인 리드 전압과는 상이한 전압값을 가지는 다수의 후보 리드 전압들에 기초하여 타겟 데이터를 다수의 후보 리드 전압별로 각각 판독할 수 있으며, 판독된 후보 부호 데이터를 메모리(144)에 저장할 수 있다. 그리고, ECC 유닛은 후보 부호 데이터 각각에 대하여 복호 동작을 수행하여, 후보 부호 데이터 각각에 대응하는 후보 복호 데이터를 생성할 수 있다.
이때, 카운터(550)는 복호 데이터 및 부호 데이터를 활용하여 데이터의 에러비트 수와 비-에러비트 수를 카운트할 수 있다. 에러비트 수는 복호 데이터와 부호 데이터의 차이에 기초하여 계산할 수 있다. 예를 들면, 부호 데이터가 '01010011'이고, 복호 데이터가 '01110001'인 경우, 3번째 비트와 7번째 비트가 오류가 발생되었으므로 카운터(550)는 '2'개의 에러비트를 카운트할 수 있다.
또한, 카운터(550)는 복수의 후보 리드 전압들 각각에 의하여 리드된 후보 복호 데이터 각각의 에러비트 수를 계산할 수 있다. 예를 들면, 카운터(550)는 제 1 후보 리드 전압으로 판독된 제 1 부호 데이터의 제 1 에러비트 수를 계산할 수 있으며, 제 2 후보 리드 전압으로 판독된 제 2 부호 데이터의 제 2 에러비트 수를 계산할 수 있다.
나아가, 카운터(550)는 제 1 에러비트 수와 제 2 에러비트 수를 비교할 수 있다. 만약, 제 2 에러비트 수가 더 적다면, 제 2 후보 리드 전압이 제 1 후보 리드 전압보다 최적(optimal)의 리드 전압일 수 있다.
동일한 원리로, 카운터(550)는 메인 리드 전압에 의하여 리드된 메인 복호 데이터의 에러비트 수와 복수의 후보 리드 전압들 각각에 의하여 리드된 후보 복호 데이터의 에러비트 수를 각각 비교할 수 있다.
전압설정부(570)는 카운터(550)에서 카운트된 에러비트 수에 기초하여 메인 복호 데이터의 에러비트 수보다 작고, 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터에 대응하는 후보 리드 전압을 메인 리드 전압으로 변경할 수 있다. 예를 들면, 전압설정부(570)가 메인 복호 데이터의 에러비트 수가 '20'이며, 제 1 후보 복호 데이터의 에러비트 수가 '18', 제 2 후보 복호 데이터의 에러비트 수가 '15'라면, 전압설정부(570)는 제 2 후보 복호 데이터에 대응하는 제 2 후보 리드 전압을 메인 리드 전압으로 새롭게 변경할 수 있다.
반면에, 메인 복호 데이터의 에러비트 수보다 작은 에러비트 수를 갖는 후보 복호 데이터가 없다면, 전압설정부(570)는 기 설정된 메인 리드 전압을 유지할 수 있다.
프로세서(134)는 전압설정부(570)에 의하여 설정된 메인 리드 전압에 기초하여 타겟 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다. 나아가, 메인 리드 전압이 변경된 경우에, 프로세서(134)는 변경된 메인 리드 전압에 기초하여 타겟 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
또한, 프로세서(134)는 메인 리드 전압에 따라 리드된 데이터의 에러비트 수에 기초하여 리클레임 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 예를 들면, 만약, 리클레임 동작을 트리거하는 에러비트 수가 '60'이라면, 제 1 리드 전압으로 리드된 데이터의 에러비트 수가 '80'일 때, 리클레임 동작은 트리거(trigger)될 수 있다. 하지만, 제 2 리드 전압으로 리드된 데이터의 에러비트 수가 '40'이라면, 리클레임 동작이 트리거되지 않을 수 있다. 즉, 변경된 메인 리드 전압에 따라, 리클레임의 횟수가 줄어들 수 있으며, 그에 따라 컨트롤러(130)의 리드 성능이 향상될 수 있다.
도 6은 본 발명의 실시 예에 따른 빈라벨을 계산하기 위한 방법을 나타낸 도면이다. 컨트롤러(130)는 호스트(102) 요청에 따른 리드 동작을 반복하면서, 메모리 장치(150)의 메모리 셀(cell)별로 문턱 전압 분포(threshold voltage distribution)를 파악할 수 있다. 나아가, 문턱 전압 분포에 기초하여, 컨트롤러(130)는 메모리 셀의 문턱 전압의 위치 정보를 빈라벨 데이터로써 메모리(144)에 저장할 수 있다. 즉, 빈라벨 데이터는 메모리 장치(150)의 메모리 셀(cell)별 문턱전압을 복수의 리드 전압들에 의하여 구분된 정보를 포함할 수 있다.
앞서 설명된 바와 같이, 빈라벨은 비트의 위치를 구분하기 위한 도구이며, 도 6에서는 총 8개의 위치로 구분될 수 있다. 나아가, 카운터(550)는 각 빈라벨별로 복호 데이터 각각에 대한 에러비트 수와 비-에러비트 수를 계산할 수 있다.
설명의 편의를 위하여 PV_A는 A 메모리 셀의 문턱전압 분포이고, PV_B는 B 메모리 셀의 문턱전압 분포라 가정한다. 또한, 제 1 후보 리드 전압(V1) 내지 제 7 후보 리드 전압(V7)이 존재한다고 가정한다. 나아가, 만약 특정 비트의 위치가 리드 전압보다 높은 문턱 전압을 갖는다면 '0', 작은 문턱 전압을 갖는다면 '1'로 계산될 수 있다. 나아가, 제 1 후보 리드 전압(V1)부터 제 7 후보 리드 전압(V7)까지 차례대로 계산되어 각각의 숫자가 나열될 수 있다. 상기 나열된 숫자가 빈라벨 데이터며, 상기 데이터를 모두 합한 값이 빈라벨이다.
예를 들면, a 비트(bit_a)는 제 2 후보 리드 전압(V2)와 제 3 후보 리드 전압(V3) 사이의 문턱 전압을 가질 수 있다. 먼저, a 비트(bit_a)의 문턱 전압은 제 1 후보 리드 전압(V1)보다 높기 때문에, 제 1 후보 리드 전압(V1)을 기준에 따르면 '0'값이 계산될 수 있다. A 비트(bit_a)의 문턱 전압은 제 2 후보 리드 전압(V2) 보다 높기 때문에, 제 2 후보 리드 전압(V2)을 기준에 따르면 '0'값이 계산될 수 있다. 반면에, a 비트(bit_a)의 문턱 전압은 제 3 후보 리드 전압(V3) 내지 제 7 후보 리드 전압(V7) 보다 낮기 때문에, 제 3 후보 리드 전압(V3) 내지 제 7 후보 리드 전압(V7)을 기준에 따르면 '1'값이 계산될 수 있다. 즉, a비트(bit_a)의 빈라벨 데이터는 '0011111'일 수 있으며, 빈라벨은 '5'이다.
동일한 원리로 b비트(bit_b)는 제 6 후보 리드 전압(V6)와 제 7 후보 리드 전압(V7) 사이의 문턱 전압을 가질 수 있다. 먼저, b 비트(bit_b)의 문턱 전압은 제 1 후보 리드 전압(V1) 내지 제 6 후보 리드 전압(V6) 보다 높기 때문에, 제 1 후보 리드 전압(V1) 내지 제 6 후보 리드 전압(V6)을 기준에 따르면 '0'값이 계산될 수 있다. 반면에, b 비트(bit_b)의 문턱 전압은 제 7 후보 리드 전압(V7) 보다 낮기 때문에, 제 7 후보 리드 전압(V7)을 기준에 따르면 '1'값이 계산될 수 있다. 즉, b비트(bit_b)의 빈라벨 데이터는 '0000001'일 수 있으며, 빈라벨은 '1'이다.
만약 임의의 비트가 제 1 후보 리드 전압(V1)보다 낮은 경우, 해당 비트의 빈라벨은 '7'이고, 제 7 후보 리드 전압(V7) 보다 높은 경우에는 해당 비트의 빈라벨은 '0'이다. 따라서, 빈라벨은 '0'부터 '7'까지 8개의 값일 수 있다.
도 7a는 본 발명의 실시 예에 따른 컨트롤러(130)의 동작을 나타낸 도면이다.
프로세서(134)는 타겟 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다. 구체적으로, 프로세서(134)는 먼저 타겟 데이터를 리드하기 위하여 이미 설정된 메인 리드 전압(Vbias _ 1)에 기초하여 메모리 장치(150)을 리드하도록 제어할 수 있다. 앞서 설명된 바와 같이, 카운터(550)는 메인 리드 전압(Vbias _ 1)을 기준으로 각 빈라벨별로 메인 복호 데이터 대한 에러비트 수와 비-에러비트 수를 계산할 수 있다.
먼저, 컨트롤러(130)가 메인 리드 전압(Vbias _ 1)을 기준으로 A 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 3번 내지 0번 빈라벨에 포함된 비트가 에러비트이다. 구체적으로, 타겟 데이터에 대응하는 메인 복호 데이터의 에러비트 수는 3번 빈라벨에서 발생된 '22', 2번 빈라벨에서 발생된 '16', 1번 빈라벨에서 발생된 '5' 및 0번 빈라벨에서 발생된 '1'를 합한 '44'이다. 반면에, 컨트롤러(130)가 메인 리드 전압(Vbias _ 1)을 기준으로 A 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 7번 내지 4번 빈라벨에 포함된 비트가 비-에러비트이다. 구체적으로, 타겟 데이터에 대응하는 메인 복호 데이터의 비-에러비트 수는 4번 빈라벨에서 발생된 '28', 5번 빈라벨에서 발생된 '57', 6번 빈라벨에서 발생된 '225' 및 7번 빈라벨에서 발생된 '670'이다.
동일한 원리에 따라, 컨트롤러(130)가 메인 리드 전압(Vbias _ 1)을 기준으로 B 메모리 셀의 문턱 전압 분포에 따라 리드하도록 메모리 장치(150)를 제어한 경우, 7번 내지 4번 빈라벨에 포함된 비트가 에러비트이다. 구체적으로, 타겟 데이터에 대응하는 메인 복호 데이터의 에러 비트 수는 7번 빈라벨에서 발생된 '2', 6번 빈라벨에서 발생된 '22', 5번 빈라벨에서 발생된 '36' 및 4번 빈라벨에서 발생된 '73'를 합한 '132'이다. 반면에, 컨트롤러(130)가 메인 리드 전압(Vbias _ 1)을 기준으로 B 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 3번 내지 0번 빈라벨에 포함된 비트가 비-에러비트이다. 구체적으로, 타겟 데이터에 대응하는 메인 복호 데이터의 비-에러비트 수는 3번 빈라벨에서 발생된 '98', 2번 빈라벨에서 발생된 '170', 1번 빈라벨에서 발생된 '645' 및 0번 빈라벨에서 발생된 '1011'이다.
따라서, 메인 리드 전압(Vbias _ 1)을 기준으로 리드된 총 에러비트 수는 '177'이다.
도 7b는 본 발명의 실시 예에 따른 컨트롤러(130)의 동작을 나타낸 도면이다.
만약, 컨트롤러(130)가 타겟 데이터를 리드하기 위하여 후보 리드 전압(Vbias_2)을 기준으로 A 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 4번 내지 0번 빈라벨에 포함된 비트가 에러비트이다. 구체적으로, 타겟 데이터에 대응하는 후보 복호 데이터의 에러비트 수는 4번 빈라벨에서 발생된 '28', 3번 빈라벨에서 발생된 '22', 2번 빈라벨에서 발생된 '16', 1번 빈라벨에서 발생된 '5' 및 0번 빈라벨에서 발생된 '1'를 합한 '72'이다. 반면에, 컨트롤러(130)가 후보 리드 전압(Vbias _ 2)을 기준으로 A 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 7번 내지 5번 빈라벨에 포함된 비트가 비-에러비트에 해당이다. 구체적으로, 타겟 데이터에 대응하는 후보 복호 데이터의 비-에러비트 수는 5번 빈라벨에서 발생된 '57', 6번 빈라벨에서 발생된 '225' 및 7번 빈라벨에서 발생된 '670'이다.
동일한 원리에 따라, 컨트롤러(130)가 후보 리드 전압(Vbias _ 2)을 기준으로 B 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 7번 내지 5번 빈라벨에 포함된 비트가 에러비트이다. 구체적으로, 타겟 데이터에 대응하는 후보 복호 데이터의 에러비트 수는 7번 빈라벨에서 발생된 '2', 6번 빈라벨에서 발생된 '22' 및 5번 빈라벨에서 발생된 '36'를 합한 '60'이다. 반면에, 컨트롤러(130)가 후보 리드 전압(Vbias _ 2)을 기준으로 B 메모리 셀의 문턱 전압 분포에 따라 타겟 데이터를 리드하도록 메모리 장치(150)를 제어한 경우, 4번 내지 0번 빈라벨에 포함된 비트가 비-에러비트이다. 구체적으로, 타겟 데이터에 대응하는 후보 복호 데이터의 비-에러비트 수는 4번 빈라벨에서 발생된 '73', 3번 빈라벨에서 발생된 '98', 2번 빈라벨에서 발생된 '170', 1번 빈라벨에서 발생된 '645' 및 0번 빈라벨에서 발생된 '1011'이다.
따라서, 후보 리드 전압(Vbias _ 2)을 기준으로 리드된 총 에러비트 수는 총 '132'이다.
이때, 카운터(550)는 후보 리드 전압(Vbias _ 2)을 기준으로 리드된 에러비트 수와 메인 리드 전압을 기준(Vbias _ 1)을 기준으로 리드된 에러비트 수를 비교할 수 있다.
그리고, 프로세서(134)가 타겟 데이터를 메인 리드 전압(Vbias _ 1)에 기초하여 리드하도록 메모리 장치(150)를 제어한 경우, 타겟 데이터에 대한 리드 동작이 완료된 후에, 전압설정부(570)는 더 최적화된 후보 리드 전압(Vbias _ 2)을 메인 리드 전압을 변경할 수 있다. 나아가, 프로세서(134)는 타겟 데이터를 새롭게 변경된 메인 리드 전압(Vbias _ 2)에 기초하여 리드하도록 메모리 장치(150)를 제어할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러(130)의 동작을 나타낸 흐름도이다. 설명의 편의를 위하여, 메인 리드 전압 및 후보 리드 전압에 의하여 리드된 데이터는 모두 사전 설정된 복호 만족 조건을 충족한다고 가정한다.
단계 S801에서, 프로세서(134)는 이미 설정된 메인 리드 전압으로 타겟 데이터를 판독할 수 있다.
단계 S803에서, ECC유닛(138)은 단계 S801에서 판독된 타겟 데이터에 대응하는 메인 부호 데이터에 대한 복호 동작을 수행하여 메인 복호 데이터를 생성할 수 있다. 그리고, 카운터(550)는 도 5 내지 도7에서 설명된 바와 같이 메인 복호 데이터의 에러비트 수를 카운트할 수 있다.
그리고, 단계 S805에서, 컨트롤러(130)는 메인 복호 데이터를 호스트(102)로 출력할 수 있다.
단계 S807의 동작과는 별도로, 프로세서(134)는 다수의 후보 리드 전압들로 타겟 데이터를 판독할 수 있다.
단계 S809에서, ECC유닛(138)은 단계 S805에서 판독된 타겟 데이터에 대응하는 후보 부호 데이터에 대한 복호 동작을 수행하여 후보 복호 데이터를 생성할 수 있다. 그리고, 카운터(550)는 도 5 내지 도7에서 설명된 바와 같이 후보 복호 데이터의 에러비트 수를 카운트할 수 있다.
그 후, 단계 S811에서, 카운터(550)는 메인 복호 데이터의 에러비트 수와 후보 복호 데이터의 에러비트 수 각각을 비교할 수 있다.
만약, 메인 복호 데이터의 에러비트 수 보다 적은 에러비트 수를 갖는 후보 복호 데이터가 존재하지 않는다면(단계 S811에서, 'No'), 단계 S813에서, 전압설정부(570)는 메인 리드 전압을 유지할 수 있다. 그리고, 프로세서(134)는 메인 리드 전압에 의하여 호스트(102) 요청에 대응하는 데이터를 리드할 수 있다.
반면에, 메인 복호 데이터의 에러비트 수 보다 적은 에러비트 수를 갖는 후보 복호 데이터가 존재한다면(단계 S811에서, 'Yes'), 단계 S815에서, 전압설정부(570)는 메인 복호 데이터의 에러비트 수보다 적은 에러비트 수를 갖는 후보 복호 데이터 중 최소 값을 갖는 후보 복호 데이터에 대응하는 후보 리드 전압을 메인 리드 전압으로 변경할 수 있다. 나아가, 프로세서(134)는 변경된 메인 리드 전압에 의하여 호스트(102) 요청에 대응하는 데이터를 리드할 수 있다.
앞서 설명된 바와 같이, 본 발명은 기준 리드 전압을 최적화되도록 조정할 수 있으며, 최적화된 기준 리드 전압에 기초하여 컨트롤러(130)는 보다 효율적인 리클레임 동작을 수행할 수 있고, 리드 성능을 극대화시킬 수 있다.
그러면 이하에서는, 도 9 내지 도 17을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 8에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 9를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 10을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 11을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 12를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 13 내지 도 16을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6820)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 메모리;
    상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 ECC유닛; 및
    상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 카운터
    를 포함하며,
    상기 메모리는 상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하고,
    상기 ECC 유닛은 상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하며,
    상기 카운터는 상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하고,
    상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 전압설정부
    를 더 포함하는 컨트롤러.
  2. 제 1 항에 있어서,
    상기 전압설정부는
    상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작은 에러비트 수를 갖는 상기 후보 복호 데이터가 존재하지 않는 경우, 상기 메인 리드 전압을 유지하는
    컨트롤러.
  3. 제 1 항에 있어서,
    상기 기 설정된 메인 리드 전압 및 상기 다수의 후보 리드 전압들 각각으로 상기 타겟 데이터를 판독하는 프로세서
    를 더 포함하는 컨트롤러.
  4. 제 1 항에 있어서,
    상기 카운터는
    상기 에러비트 수를 빈라벨 정보별로 복호 데이터와 부호 데이터에 기초하여 카운트하며,
    상기 빈라벨 정보는 메모리 셀(cell)별 문턱 전압을 상기 복수의 후보 리드 전압들로 나눈 영역에 대한 정보인
    컨트롤러.
  5. 제 4 항에 있어서,
    상기 메모리는
    상기 빈라벨 정보를 저장하는
    컨트롤러.
  6. 제 5 항에 있어서,
    상기 빈라벨 정보는 상기 복수의 후보 리드 전압들 각각에 의해 리드된 문턱 전압의 위치에 대하여 빈 데이터(bin data)로 나타낸 후, 상기 빈 데이터의 각각의 자릿수를 모두 합한 값으로 저장되는
    컨트롤러.
  7. 제 6 항에 있어서,
    상기 빈 데이터의 각각의 자릿수는
    상기 복수의 리드 전압들 각각에 대하여 표현되며, 임의의 리드 전압보다 큰 문턱전압에 대하여는 '1', 작은 문턱 전압에 대하여는 '0'으로 표현되는
    컨트롤러.
  8. 제 2 항에 있어서,
    상기 메인 리드 전압에 기초하여 리드 리클레임 동작을 트리거하도록 상기 메모리 장치를 제어하는 프로세서
    를 더 포함하는 컨트롤러.
  9. 제 1 항에 있어서,
    상기 메인 복호 데이터를 호스트로 출력하는
    컨트롤러.
  10. 기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 제 1 단계;
    상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 제 2 단계;
    상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 제 3 단계;
    상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하는 제 4 단계;
    상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하는 제 5 단계;
    상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하는 제 6 단계; 및
    상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 제 7 단계
    를 포함하는 컨트롤러의 동작방법.
  11. 제 10 항에 있어서,
    상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작은 에러비트 수를 갖는 상기 후보 복호 데이터가 존재하지 않는 경우, 상기 메인 리드 전압을 유지하는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  12. 제 10 항에 있어서,
    상기 제 3 단계 및 상기 제 6 단계는
    상기 에러비트 수를 빈라벨 정보별로 복호 데이터와 부호 데이터에 기초하여 카운트하며,
    상기 빈라벨 정보는 메모리 셀(cell)별 문턱 전압을 상기 복수의 후보 리드 전압들로 나눈 영역에 대한 정보인
    컨트롤러의 동작방법.
  13. 제 12 항에 있어서,
    상기 빈라벨 정보를 메모리에 저장하는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  14. 제 13 항에 있어서,
    상기 빈라벨 정보는 상기 복수의 후보 리드 전압들 각각에 의해 리드된 문턱 전압의 위치에 대하여 빈 데이터(bin data)로 나타낸 후, 상기 빈 데이터의 각각의 자릿수를 모두 합한 값으로 저장되는
    컨트롤러의 동작방법.
  15. 제 14 항에 있어서,
    상기 빈 데이터의 각각의 자릿수는
    상기 복수의 리드 전압들 각각에 대하여 표현되며, 임의의 리드 전압보다 큰 문턱전압에 대하여는 '1', 작은 문턱 전압에 대하여는 '0'으로 표현되는
    컨트롤러의 동작방법.
  16. 제 11 항에 있어서,
    상기 메인 리드 전압에 기초하여 리드 리클레임 동작을 트리거하도록 상기 메모리 장치를 제어하는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  17. 제 10 항에 있어서,
    상기 메인 복호 데이터를 호스트로 출력하는 단계
    를 더 포함하는 컨트롤러.
  18. 메모리 장치와 상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는
    기 설정된 메인 리드 전압으로 타겟 데이터를 판독하여 판독된 메인 부호 데이터를 저장하는 메모리;
    상기 메인 부호 데이터를 복호하여 메인 복호 데이터를 생성하는 ECC유닛; 및
    상기 메인 복호 데이터에 대응하는 에러비트 수를 카운트하는 카운터
    를 포함하며,
    상기 메모리는 상기 기 설정된 메인 리드 전압과 상이한 전압값을 가지는 다수의 후보 리드 전압(candidate read voltage)들에 기초하여 상기 타겟 데이터를 상기 다수의 후보 리드 전압들별로 각각 판독하여 판독된 후보 부호 데이터를 저장하고,
    상기 ECC 유닛은 상기 후보 부호 데이터를 각각 복호하여 개별적으로 대응하는 후보 복호 데이터를 생성하며,
    상기 카운터는 상기 후보 복호 데이터 각각에 대응하는 에러비트 수를 각각 카운트하고,
    상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작고, 상기 후보 복호 데이터 중 최소 에러비트 수를 가지는 최종 후보 복호 데이터(final-candidate decoded data)에 대응하는 상기 후보 리드 전압을 상기 메인 리드 전압으로 변경하는 전압설정부
    를 더 포함하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 전압설정부는
    상기 메인 복호 데이터에 대응하는 상기 에러비트 수보다 작은 에러비트 수를 갖는 상기 후보 복호 데이터가 존재하지 않는 경우, 상기 메인 리드 전압을 유지하는
    메모리 시스템.
  20. 제 18 항에 있어서,
    상기 카운터는
    상기 에러비트 수를 빈라벨 정보별로 복호 데이터와 부호 데이터에 기초하여 카운트하며,
    상기 빈라벨 정보는 메모리 셀(cell)별 문턱 전압을 상기 복수의 후보 리드 전압들로 나눈 영역에 대한 정보인
    메모리 시스템.
KR1020180036121A 2018-03-28 2018-03-28 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 KR102648618B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180036121A KR102648618B1 (ko) 2018-03-28 2018-03-28 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템
US16/221,896 US11189350B2 (en) 2018-03-28 2018-12-17 Controller and operating method thereof
CN201811625052.2A CN110322920B (zh) 2018-03-28 2018-12-28 控制器及控制器的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180036121A KR102648618B1 (ko) 2018-03-28 2018-03-28 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20190113436A true KR20190113436A (ko) 2019-10-08
KR102648618B1 KR102648618B1 (ko) 2024-03-19

Family

ID=68057088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180036121A KR102648618B1 (ko) 2018-03-28 2018-03-28 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US11189350B2 (ko)
KR (1) KR102648618B1 (ko)
CN (1) CN110322920B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113129983B (zh) * 2019-12-31 2022-09-06 杭州海康存储科技有限公司 标定阈值电压组的方法、装置及计算机存储介质
CN113284533B (zh) * 2020-02-20 2023-10-13 华邦电子股份有限公司 存储器装置和调整用于存储器装置的参数的方法
KR20210117528A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11366718B2 (en) 2020-04-30 2022-06-21 SK Hynix Inc. Optimal read bias tracking system and method thereof
US11049582B1 (en) 2020-05-07 2021-06-29 Micron Technology, Inc. Detection of an incorrectly located read voltage
US11238953B2 (en) * 2020-05-07 2022-02-01 Micron Technology, Inc. Determine bit error count based on signal and noise characteristics centered at an optimized read voltage
US20230393777A1 (en) * 2022-06-02 2023-12-07 Micron Technology, Inc. Dynamic read level trim selection for scan operations of memory devices
TWI836877B (zh) * 2023-01-19 2024-03-21 群聯電子股份有限公司 讀取電壓校正方法、記憶體儲存裝置及記憶體控制電路單元

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140086369A (ko) * 2012-12-28 2014-07-08 삼성전자주식회사 멀티 레벨 셀 메모리 장치 및 그것의 동작방법
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
KR20160074292A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 메모리 시스템 동작 방법
US9390002B1 (en) * 2013-01-23 2016-07-12 SK Hynix Inc. Efficient bin labeling schemes for tracking cells in solid state storage devices
KR20160109010A (ko) * 2015-03-09 2016-09-21 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US20170139769A1 (en) * 2015-11-13 2017-05-18 Samsung Electronics Co., Ltd. Method and apparatus for encoding and decoding data in memory system

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101496110B (zh) * 2006-05-12 2013-02-13 苹果公司 存储设备中的失真估计和消除
KR100907218B1 (ko) * 2007-03-28 2009-07-10 삼성전자주식회사 읽기 레벨 제어 장치 및 그 방법
KR100891005B1 (ko) * 2007-06-28 2009-03-31 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상하기 위한플래시 메모리 장치 및 그것의 읽기 전압 조정 방법
KR101518199B1 (ko) * 2008-05-23 2015-05-06 삼성전자주식회사 오류 정정 장치, 그 방법 및 상기 장치를 포함하는 메모리장치
KR101413137B1 (ko) * 2008-07-04 2014-07-01 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
KR101635506B1 (ko) * 2010-03-29 2016-07-04 삼성전자주식회사 데이터 저장 시스템 및 그것의 읽기 방법
US8856611B2 (en) 2012-08-04 2014-10-07 Lsi Corporation Soft-decision compensation for flash channel variation
US8839073B2 (en) * 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
CN103473146B (zh) * 2012-06-06 2017-04-19 慧荣科技股份有限公司 存储器控制方法、存储器控制器以及电子装置
KR101979734B1 (ko) * 2012-08-07 2019-05-17 삼성전자 주식회사 메모리 장치의 독출 전압 제어 방법 및 이를 이용한 데이터 독출 방법
US9368225B1 (en) * 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
KR20140072637A (ko) * 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
US9728263B2 (en) * 2013-05-31 2017-08-08 Sandisk Technologies Llc Method and device for iteratively updating read voltages
TWI521513B (zh) * 2013-06-28 2016-02-11 群聯電子股份有限公司 讀取電壓設定方法、控制電路與記憶體儲存裝置
US9911509B2 (en) * 2013-12-06 2018-03-06 Intel Corporation Counter to locate faulty die in a distributed codeword storage system
KR102318561B1 (ko) * 2014-08-19 2021-11-01 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법
KR102275717B1 (ko) * 2015-01-21 2021-07-09 에스케이하이닉스 주식회사 플래시 메모리 시스템 및 그의 동작 방법
KR20160105625A (ko) * 2015-02-27 2016-09-07 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN106169308B (zh) * 2015-03-16 2020-09-15 爱思开海力士有限公司 存储器控制器及其操作方法
KR102370292B1 (ko) * 2015-05-07 2022-03-07 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR20170039795A (ko) * 2015-10-01 2017-04-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN106816179B (zh) * 2015-11-30 2020-12-25 华为技术有限公司 一种闪存纠错方法和装置
TWI612525B (zh) * 2016-07-07 2018-01-21 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
JP6725375B2 (ja) * 2016-09-14 2020-07-15 キオクシア株式会社 メモリシステムおよび方法
US10452480B2 (en) * 2017-05-25 2019-10-22 Micron Technology, Inc. Memory device with dynamic processing level calibration
TWI638262B (zh) * 2017-11-17 2018-10-11 慧榮科技股份有限公司 資料儲存裝置及應用於其上的操作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
KR20140086369A (ko) * 2012-12-28 2014-07-08 삼성전자주식회사 멀티 레벨 셀 메모리 장치 및 그것의 동작방법
US9390002B1 (en) * 2013-01-23 2016-07-12 SK Hynix Inc. Efficient bin labeling schemes for tracking cells in solid state storage devices
KR20160074292A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 메모리 시스템 동작 방법
KR20160109010A (ko) * 2015-03-09 2016-09-21 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US20170139769A1 (en) * 2015-11-13 2017-05-18 Samsung Electronics Co., Ltd. Method and apparatus for encoding and decoding data in memory system

Also Published As

Publication number Publication date
KR102648618B1 (ko) 2024-03-19
US20190303240A1 (en) 2019-10-03
US11189350B2 (en) 2021-11-30
CN110322920B (zh) 2023-04-07
CN110322920A (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
KR102648618B1 (ko) 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템
KR102694483B1 (ko) 컨트롤러 및 그것의 동작방법
KR102517681B1 (ko) 메모리 시스템 및 그것의 동작방법
KR102532563B1 (ko) 메모리 장치 및 그것의 동작방법
KR102612891B1 (ko) 메모리 장치, 그것의 동작방법 및 메모리 시스템
KR20200010933A (ko) 메모리 시스템 및 그것의 동작방법
KR20190044798A (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20200019430A (ko) 컨트롤러 및 그것의 동작방법
KR20200074647A (ko) 메모리 시스템 및 그것의 동작방법
KR102659036B1 (ko) 메모리 시스템 및 그것의 동작방법
KR20190040598A (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20190143073A (ko) 메모리 시스템 및 그것의 동작방법
KR102567314B1 (ko) 메모리 시스템 및 그것의 동작방법
KR20200064568A (ko) 메모리 시스템 및 그것의 동작방법
KR20200006379A (ko) 컨트롤러 및 그것의 동작방법
KR102586786B1 (ko) 메모리 시스템 및 그것의 동작방법
KR102520412B1 (ko) 메모리 시스템 및 그것의 동작방법
KR102697321B1 (ko) 메모리 시스템 및 그것의 동작방법
KR102634631B1 (ko) 메모리 시스템 및 그것의 동작방법
KR20200006378A (ko) 컨트롤러 및 그것의 동작방법
KR20200029810A (ko) 데이터 처리 시스템 및 그의 동작방법
KR102704708B1 (ko) 메모리 시스템 및 그것의 동작방법
KR102513498B1 (ko) 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템
KR20200023758A (ko) 메모리 시스템 및 그것의 동작방법
KR20200019429A (ko) 메모리 시스템 및 그것의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant