JP3610020B2 - 内部電源線の電圧のモニタ方法 - Google Patents
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Description
【産業上の利用分野】
この発明は半導体装置に関し、特に内部降圧回路を内蔵する半導体装置および内部電源線の電位モニタ方法に関する。
【0002】
【従来の技術】
近年、信頼性を向上するためにトランジスタのゲート酸化膜に印加される電界を緩和すること、消費電流を低減すること等を目的として、外部電源電圧を所定の内部電源電圧に降圧して内部回路に供給する内部降圧回路が開発されている。
【0003】
(1) 第1の従来技術(図35〜図39)
図35は、内部降圧回路を内蔵した従来のMOS・DRAM(DynamicRandom Access Memory)を示すブロック図である。このDRAMは、SSDM86講演番号B−6−4,“On−Chip Supply Voltage Conversion System and Its Application to a 4Mb DRAM”に開示されている。
【0004】
図35の半導体装置CHは、内部降圧回路1a,1b、DRAM3、周辺回路4および出力バッファ5からなる。この半導体装置CHは、外部電源電圧Vccを受ける電源端子P1および接地電位Vssを受ける接地端子P2を有している。内部降圧回路1aは、外部電源電圧Vccを内部電源電圧IVcc1に降圧し、それを周辺回路4に供給する。周辺回路4は、アドレスバッファ、データ入力バッファ、制御回路等を含む。内部降圧回路1bは、外部電源電圧Vccを内部電源電圧IVcc2に降圧し、それをDRAM3に供給する。DRAM3は、メモリアレイMAおよびCMOSセンスアンプSAを含む。出力バッファ5は外部電源電圧Vccにより駆動される。
【0005】
メモリアレイMAは、複数のワード線、ワード線に交差する複数のビット線、ビット線とワード線との交点に設けられた複数のメモリセル、複数のワード線のいずれかを選択するロウデコーダおよび複数のビット線のいずれかを選択するコラムデコーダを含む。また、CMOSセンスアンプは、複数のビット線に読出されたデータを増幅する複数のセンスアンプを含む。
【0006】
内部降圧回路1aは、制御信号φ1により制御され内部降圧回路1bは制御信号φ2により制御される。
【0007】
図36に、内部降圧回路1a,1bの構成を示す。内部降圧回路は、基準電圧発生回路10、差動増幅回路20およびドライバ回路30を含む。基準電圧発生回路10は、外部電源電圧Vccを受け、その外部電源電圧Vccにほとんど依存しない基準電圧VR1を発生する。その基準電圧VR1は差動増幅回路20に入力され、差動増幅回路20およびドライバ回路30により電源電圧Vccの変動および負荷電流の変動に依存しない内部電源電圧IVccが発生され、周辺回路4またはDRAM3に供給される。外部電源電圧Vccは例えば5Vであり、内部電源電圧IVccはたとえば4Vである。
【0008】
図37に、内部降圧回路の具体的な回路構成が示される。基準電圧発生回路10は、PチャネルMOSトランジスタQ11〜Q15を含む。トランジスタQ11〜Q13により外部電源電圧Vccが分圧され、その分圧された電圧がノードN1に現われる。外部電源電圧Vccが上昇すると、ノードN1の電圧も上昇し、トランジスタQ24がオフする。これにより、ノードN2の電圧の上昇が阻止される。逆に、外部電源電圧Vccが低下すると、ノードN1の電圧も低下し、トランジスタQ24がオンする。これにより、ノードN2の電圧の低下が阻止される。このようにして、ノードN2からは外部電源電圧Vccの変動にほとんど依存しない基準電圧VR1が発生される。
【0009】
差動増幅器20は、PチャネルMOSトランジスタQ21,Q22およびNチャネルMOSトランジスタQ23,Q24からなるカレントミラー回路を含む。ノードN3と電源端子P1との間には、サイズの大きいPチャネルMOSトランジスタQ25およびサイズの小さいPチャネルMOSトランジスタQ26が接続されている。これらのトランジスタQ25,Q26は、カレントミラー回路の消費電力を低減するために付加されている。
【0010】
DRAM3および周辺回路4が動作するアクティブ期間中は、制御信号φi(i=1,2)が“L”となり、トランジスタQ25がオンする。これにより、カレントミラー回路の応答性が良くなる。DRAM3および周辺回路4において少ない電流しか消費されないスタンドバイ期間には、制御信号φiが“H”となり、トランジスタQ25がオフする。この場合、微小電流が流れる小さいサイズのトランジスタQ26のみがオンしている。したがって、カレントミラー回路の感度が低下するが、消費電力が抑制される。
【0011】
ドライバ回路30は、PチャネルMOSトランジスタQ35を含む。カレントミラー回路のトランジスタQ22のゲートはノードN4に接続される。トランジスタQ35は電源端子P1とノードN4との間に接続される。トランジスタQ35のゲートはカレントミラー回路のノードN5に接続される。
【0012】
ノードN4から出力される内部電源電圧IVccが基準電圧VR1よりも高くなれば、トランジスタQ21に流れる電流の値がトランジスタQ22に流れる電流の値よりも大きくなる。それにより、ノードN5の電位が上昇する。そのため、トランジスタQ35が浅い導通状態または非導通状態となる。その結果、電源端子P1からノードN4への電流の供給が停止または低減され、内部電源電圧IVccが低下する。
【0013】
逆に、内部電源電圧IVccが基準電圧VR1よりも低くなると、トランジスタQ21に流れる電流の値がトランジスタQ22に流れる電流の値よりも小さくなる。それにより、ノードN5の電位が低下する。そのため、トランジスタQ35が導通状態となり、電源端子P1からノードN4に十分な電流が供給される。その結果、内部電源電圧IVccが上昇する。
【0014】
このようにして、外部電源電圧Vccの変動または負荷の変動に依存しない一定の内部電源電圧IVccが得られる。
【0015】
図38に、内部降圧回路の特性が示される。内部電源電圧IVccは4Vに設定されている。外部電源電圧Vccが4V以下であると、内部電源電圧IVccは外部電源電圧Vccと等しくなるが、外部電源電圧Vccが4V以上になると、内部電源電圧IVccは外部電源電圧Vccの値に依存せず4Vで一定となる。
【0016】
図39に、図35の内部降圧回路1a,1bの制御タイミングが示される。外部から与えられるロウアドレスストローブ信号/RASが“H”である期間に対応する期間をスタンドバイ期間と呼び、ロウアドレスストローブ信号/RASが“L”である期間に対応する期間をアクティブ期間と呼ぶ。アクティブ期間にDRAM3および周辺回路4が動作し、電流が消費される。
【0017】
ロウアドレスストローブ信号/RASの立下がりに応答して制御信号φ1が“L”になる。それにより、内部降圧回路1a内のトランジスタQ25(図37参照)がオンし、内部降圧回路1aの電流供給能力が上昇し、内部電源電圧IVcc1が一定に保たれる。
【0018】
その後、センスアンプ活性化信号SEが“H”に立上がる。それにより、DRAM3内のセンスアンプSAが活性化される。センスアンプ活性化信号SEの立上がりに応答して、制御信号φ2が“L”になる。それにより、内部降圧回路1b内のトランジスタQ25(図37参照)がオンし、内部降圧回路1bの電流供給能力が上昇し、内部電源電圧IVcc2が一定に保たれる。
【0019】
図39において、ロウ系セット電流とは、アドレス信号の入力からワード線の電位の立上がりまでの間に各回路の活性化により生じる電流である。センスアンプ系電流は、CMOSセンスアンプSAの活性化により生じる電流である。コラム系電流は、CMOSセンスアンプSAの活性化後データの出力までの間に各回路の活性化により生じる電流である。ロウ系リセット電流は、ロウアドレスストローブ信号/RASの立上がり時に生ずる電流である。
【0020】
内部降圧回路1aのための制御信号φ1はアクティブ期間中“L”となっている。一方、内部降圧回路1bのための制御信号φ2はCMOSセンスアンプSAの活性から一定期間だけ“L”になっている。これは、ビット線の充放電時つまりセンスアンプの活性時にのみセンスアンプ系電流が流れるからである。
【0021】
(2) 第2の従来技術(図40〜図42)
図40は、レベルシフト回路を用いた従来の内部降圧回路を示すブロック図である。レベルシフト回路90は、差動増幅回路20の感度を上げるために、ドライバ回路30から出力される内部電源電圧IVccを4Vから2.4Vにレベルシフトして差動増幅回路20に与える。この場合、基準電圧発生回路10から発生される基準電圧VR1も2.4Vに設定される。
【0022】
図41に差動増幅回路20、ドライバ回路30およびレベルシフト回路90の詳細な構成が示される。差動増幅回路20は、PチャネルMOSトランジスタQ27,Q28およびNチャネルMOSトランジスタQ29,Q30を含むカレントミラー回路からなる。NチャネルMOSトランジスタQ31のゲートには制御信号φiまたは電源電圧Vccが与えられる。差動増幅回路20は、ノードN6の電圧を基準電圧VR1と比較し、ドライバ回路30のトランジスタQ35をオンオフさせる。トランジスタQ29,Q30の特性から、トランジスタQ29,Q30に与えられる電圧レベルが低いほど差動増幅回路20の感度が高くなる。したがって、ノードN4に供給される内部電源電圧IVccがレベルシフト回路90により2.4Vに変換され、ノードN6に与えられる。
【0023】
レベルシフト回路90は、図41に示されるようにPチャネルMOSトランジスタQ90,Q91からなる抵抗分割回路または図42に示されるように抵抗R1,R2からなる抵抗分割回路である。
【0024】
次に、図41の回路の動作を説明する。内部電源電圧IVccが4V以下になると、レベルシフト回路90の出力は2.4V以下となる。このとき、ノードN6の電圧は基準電圧VR1よりも低いので、差動増幅回路20のノードN5の出力は“L”になる。その結果、ドライバ回路30のトランジスタQ35がオンし、ノードN4に外部電源電圧Vccが供給される。
【0025】
内部電源電圧IVccが4V以上になると、レベルシフト回路90の出力は2.4V以上になる。そのため、ノードN6の電圧が基準電圧VR1よりも高くなるので、差動増幅回路20のノードN5の出力が“H”になる。その結果、ドライバ回路30のトランジスタQ35がオフし、ノードN4には外部電源電圧Vccが供給されなくなる。
【0026】
以上の動作を繰り返すことにより、外部電源電圧Vccが4V以下であると内部電源電圧IVccは外部電源電圧Vccと等しくなり、外部電源電圧Vccが4V以上になると内部電源電圧IVccは4Vで一定になる。なお、レベルシフト回路90は抵抗分割回路であるので、ドライバ回路30のトランジスタQ35がオンすると、電源端子P1から接地端子へ貫通電流が流れる。
【0027】
(3) 第3の従来技術(図43〜図46)
図43は、従来の内部降圧回路の他の例を示す回路図である。この内部降圧回路を搭載したMOS・DRAMは、IEEE JSSCC,Vol.23,No.5,pp.1128−1132,Oct.1988に開示されている。
【0028】
電圧発生回路10aは基準電圧V1を発生し、電圧発生回路10bは基準電圧V2を発生する。基準電圧発生回路10cは基準電圧V1,V2を受け、基準電圧VLを発生する。基準電圧V1,V2,VLは図45に示す特性を有する。
【0029】
差動増幅回路20およびドライバ回路30は、図41に示される差動増幅回路20およびドライバ回路30と同様に、内部電源電圧IVccを基準電圧VLと比較し、フィードバックループにより一定の内部電源電圧IVccを供給する。図43において、J1,J2は電流源を示している。
【0030】
図44に、基準電圧発生回路10cの構成の一例が示される。基準電圧発生回路10cは、2つのカレントミラーアンプ11,12および出力ステージ13を含む。カレントミラーアンプ11は、PチャネルMOSトランジスタQ61,Q62、NチャネルMOSトランジスタQ63,Q64および電流源J3を含む。カレントミラーアンプ12は、PチャネルMOSトランジスタQ65,Q66、NチャネルMOSトランジスタQ67,Q68および電流源J4を含む。出力ステージ13は、PチャネルMOSトランジスタQ69,Q70および抵抗R3,R4を含む。
【0031】
カレントミラーアンプ11は、出力ステージ13のノードN7の電圧を基準電圧V1と比較し、トランジスタQ69を制御する。カレントミラーアンプ12は、出力ステージ13のノードN7の電圧を基準電圧V1と比較し、トランジスタQ70を制御する。出力ステージ13のノードN8から基準電圧VLが発生される。
【0032】
図46に、基準電圧VLおよび内部電源電圧IVccの外部電源電圧依存性を示す。外部電源電圧Vccが4Vになるまでは、内部電源電圧IVccは直線的に増加し、外部電源電圧Vccが4V〜7Vの範囲では、内部電源電圧IVccは4Vで一定となり、外部電源電圧Vccが7V以上になると内部電源電圧IVccは直線的に増加する。
【0033】
このような特性を有する内部降圧回路を内蔵した半導体装置のバーンイン試験(電圧印加加速試験)を行なう場合には、内部回路の回路素子に高電圧を印加するために、内部電源電圧IVccが外部電源電圧Vccに従って直線的に変動する領域で高い外部電源電圧を印加する必要がある。
【0034】
【発明が解決しようとする課題】
(1) 図35に示されるDRAM3、周辺回路4等の内部回路では、定常的に消費される電流(直流的に消費される電流)が存在する。このような電流により内部電源電圧が低下すると、ドライバ回路30のトランジスタQ35がオンする(図37参照)。それにより、内部電源電圧が、図47に示すように、4Vに戻る。このとき、差動増幅回路20において電源端子P1から接地端子P2へ貫通電流が流れ、消費電流にピークが現われる。そのため、消費電流が大きくなるという問題がある。
【0035】
また、図37の内部降圧回路では、図39に示されるようにスタンドバイ期間にはトランジスタQ25がオフし、トランジスタQ26のみにより電流供給が行なわれる。このようにして、差動増幅回路20の電流供給能力が低くされ、消費電力が小さくされる。しかしながら、消費電力をある程度までしか小さくできないという問題がある。
【0036】
(2) 図35に示される周辺回路4では、アクティブ期間に電流を消費するので、図39に示されるように、アクティブ期間には制御信号φ1を“L”にすることにより内部降圧回路1aの差動増幅器20の電流供給能力を上げておく必要がある。そのため、アクティブ期間が長くなると、差動増幅器20で消費される電力が増大する。
【0037】
また、図35に示される内部降圧回路1bでは、図39に示すように、アクティブ期間内でセンスアンプの活性化後一定期間だけ制御信号φ2が“L”となり、電流供給能力が上げられる。その後は、図37に示されるトランジスタQ26のみにより電流供給が行なわれる。この場合、上記のように、消費電力をある程度までしか小さくできないという問題がある。
【0038】
(3) 同じアクティブ期間内でもDRAM3と周辺回路4とでは電流消費が異なるので、内部回路ごとに消費電力を低減する必要がある。
【0039】
(4) 図35に示される内部降圧回路1bでは、図39に示すように、アクティブ期間内でセンスアンプの活性化後一定期間だけ電流供給能力が上げられる。しかしながら、リフレッシュサイクルにおける電流消費は、ノーマルサイクルにおける電流消費とは異なる。特に、リフレッシュサイクルの時間が長くなると、内部降圧回路1bの動作電流が増大し、リフレッシュ時に流れる電流が増加するという問題がある。
【0040】
(5) 図43の内部降圧回路を内蔵する半導体装置において、バーンイン試験を行なう場合には、内部回路に高電圧を印加するために、外部電源端子に7V以上のかなり高い外部電源電圧を印加する必要がある。その場合、本来外部電源電圧Vccにより直接駆動される出力バッファ5のような内部回路にはそのままその高い外部電源電圧が印加される。それにより、その内部回路の回路素子が破壊される危険性がある。
【0041】
(6) 図40〜図42に示される内部降圧回路では、上記のように、レベルシフト回路90に貫通電流が流れる。そのため、消費電力の増大を防止するためにレベルシフト回路90に流れる電流を小さく設定する必要がある。その結果、内部電源電圧IVccの変動に対するレベルシフト回路90の出力の応答が遅くなる。
【0042】
また、内部電源電圧IVccの変動幅が抵抗分割されるので、差動増幅回路20の入力振幅が小さくなる。そのため、レベルシフト回路90を有するにもかかわらず、内部降圧回路の感度があまり良くならないという問題がある。
【0043】
(7) 内部降圧回路を有さない半導体装置では、図48に示すように、チップch上に1本の電源線L1しか有さない。この電源線L1は、外部電源電圧Vccを受ける電源パッドpVccに接続される。したがって、電源線L1の電位を電源パッドpVccからモニタすることができる。なお、CIRは回路領域を示す。
【0044】
しかしながら、内部降圧回路を内蔵する半導体装置では、チップ上に外部電源線および内部電源線を有する。外部電源線は、電源パッドに接続されているが、内部電源線はパッドには接続されていない。したがって、内部電源線の電位をモニタするためには、直接内部電源線にプロービングする必要がある。そのため、モールドされた半導体装置では、内部電源線の電位をモニタすることができないという問題がある。
【0045】
この発明は、上記の(7)の問題点を解決するためになされたものであり、次の目的を有する。
【0052】
本願発明の目的は、内部電源線に直接プロービングすることなしにその電位をモニタすることである。
【0053】
【課題を解決するための手段】
本発明の内部電源線の電圧のモニタ方法は、外部ピンと、内部電源電圧が与えられる内部電源線と、外部ピンの電圧が内部電源線に与えられる内部電源電圧よりも所定のしきい値電圧だけ低い電圧に達したとき導通状態となるスイッチ素子とを含む半導体装置において内部電源線の電圧をモニタする方法であって、外部ピンに予め定められた一定電圧を与え、外部ピンに与えられた一定電圧の電位を下降させて、外部ピンに電流が流れ始めるのを検出する。
【0058】
【作用】
本願発明に係るモニタ方法;
一定電圧が与えられた外部パッドに電流が流れ始めるのを検出することができる。
【0061】
【実施例】
以下、本願発明の前提となる半導体装置の構成等について(1)〜(3)において説明し、本願発明に対応する構成について(4)において説明する。
(1) 第1の実施例(図1〜図21)
(a) 全体構成および概略動作(図1)
図1は、この発明の第1の実施例による半導体装置の構成を示すブロック図である。半導体装置CHは、内部降圧回路1、DRAM3、周辺回路4および出力バッファ5を含む。内部降圧回路1は、外部電源電圧Vccを内部電源電圧IVccに降圧し、それをDRAM3および周辺回路4の両方に供給する。出力バッファ5は外部電源電圧Vccにより駆動される。
【0062】
内部降圧回路1は、従来の内部降圧回路と同様に、基準電圧VR1を発生する基準電圧発生回路10、差動増幅回路20およびドライバ回路30を含み、さらに、nチャネルドライバ回路40および基準電圧発生回路45を含む。基準電圧発生回路45は、基準電圧VR2を発生し、それをnチャネルドライバ回路40に供給する。nチャネルドライバ回路40は、後述するように、基準電圧VR2を受け、内部電源電圧IVccを発生する。
【0063】
外部電源電圧Vccが与えられる外部電源線L1と内部電源電圧IVccが与えられる内部電源線L2との間にはバーンインモード設定回路50が接続されている。バーンインモード設定回路50はバーンインモード設定信号発生回路70から発生されるバーンインモード設定信号BVDにより制御される。
【0064】
一方、差動増幅回路20は、活性化信号発生回路80から発生される活性化信号ACTにより制御される。活性化信号発生回路80は、制御信号発生回路60から発生される制御信号φXおよびバーンインモード設定信号発生回路70から発生されるバーンインモード設定信号BVDに応答して活性化信号ACTを発生する。
【0065】
ノーマルモード時(通常の動作時)には、バーンインモード設定信号BVDによりバーンインモード設定回路50は非活性化される。このとき、差動増幅回路20には、活性化信号ACTとして制御信号発生回路60からの制御信号φXが与えられる。したがって、差動増幅回路20は制御信号φXにより制御される。通常は、nチャネルドライバ回路40により内部電源電圧IVccが供給され、DRAM3および周辺回路4の動作時には、差動増幅回路20が活性化され、ドライバ回路30によりnチャネルドライバ回路40の供給能力不足が補われる。
【0066】
バーンインモード時(バーンイン試験時)には、バーンインモード設定回路50が活性化され、かつ差動増幅回路20が非活性化される。それにより、外部電源線L1の外部電圧Vccが内部電源線L2に直接供給される。
【0067】
基準電圧発生回路10およびドライバ回路30の構成は図37に示される構成と同様である。差動増幅回路20の構成は図41に示される構成と同様である。この場合、トランジスタQ31のゲートに活性化信号ACTが与えられる。
【0068】
差動増幅回路20の構成として、図37に示される構成を用いてもよい。ただし、トランジスタQ26は設けられず、また、制御信号φXの論理が逆になる。
【0069】
(b) 内部降圧回路1の詳細(図2〜図4)
図2に、内部降圧回路1の一部分の構成を詳細に示す。nチャネルドライバ回路40はNチャネルMOSトランジスタQ40を含む。トランジスタQ40はソースフォロワトランジスタであり、ドライバ回路30のトランジスタQ35と並列に接続されている。トランジスタQ40のゲートには、基準電圧VR2が与えらる。基準電圧VR2は、次式のように設定される。
【0070】
VR2=IVcc+Vth
ここで、VthはトランジスタQ40のしきい値電圧である。一方、VR1=IVccが成立するので、基準電圧VR1を4Vとすると、基準電圧VR2は、(4+Vth)Vに設定される。
【0071】
トランジスタQ40は飽和領域で動作するので、電流供給能力は小さいが、常時一定の内部電源電圧IVccを供給することができる。これにより、DRAM3および周辺回路4で定常的に消費される電流を補償することができる。DRAM3および周辺回路4の動作時には、差動増幅回路20が活性化され、ドライバ回路30およびnチャネルドライバ回路40の両方により内部電源電圧IVccが供給される。
【0072】
図3に示されるように、ドライバ回路30の出力電圧をレベルシフトさせて差動増幅回路20に与えるためにレベルシフト回路90を設けてもよい。また、図4に示されるように、レベルシフト回路90にインバータ91を介して活性化信号ACTを与えてもよい。この場合、活性化信号ACTが“H”になると、インバータ91の出力は“L”となる。そのため、レベルシフト回路90が活性化される。逆に、活性化信号ACTが“L”になると、インバータ91の出力は“H”となる。そのため、レベルシフト回路90は非活性化される。
【0073】
このように、差動増幅回路20の活性時にレベルシフト回路90も活性化され、差動増幅回路20の非活性時にはレベルシフト回路90も非活性化される。そのため、スタンドバイ状態において差動増幅回路20とレベルシフト回路90とを非活性にすることにより、さらに消費電力を低減することができる。
【0074】
(c) 制御信号発生回路60および制御動作(図5〜図8)
図5に示すように、リフレッシュ制御回路61は、外部から与えられるロウアドレスストローブ信号/RASおよび外部から与えられるコラムアドレスストローブ信号/CASに応答してセンスアンプ制御回路62に制御信号を与える。センスアンプ制御回路62はその制御信号に応答してセンスアンプ活性化信号SEを発生する。制御信号発生回路60は、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびセンスアンプ活性化信号SEに応答して制御信号φXを発生する。
【0075】
図6〜図8の波形図を参照しながら制御信号発生回路60の制御動作を説明する。
【0076】
まず、図6を参照しながらノーマルモード(通常動作)のノーマルサイクル時の動作を説明する。ロウアドレスストローブ信号/RASが“L”になってアクティブ期間が開始すると、制御信号φXが“H”に立上がる。これにより、差動増幅回路20が活性化され、ドライバ回路30によりDRAM3および周辺回路4に内部電源電圧IVccが供給される。その結果、ロウ系セット電流、センスアンプ系電流、コラム系電流およびロウ系リセット電流を補償することができる。
【0077】
ロウアドレスストローブ信号/RASが“H”に立上がってアクティブ期間が終了すると、制御信号φXが“L”に立下がる。それにより、差動増幅回路20が非活性化され、nチャネルドライバ回路40のみにより内部電源電圧IVccが供給される。スタンドバイ期間には、DRAM3および周辺回路4の電流消費量は少ないので、内部電源電圧IVccを一定に保持することができる。
【0078】
次に、図7を参照しながらノーマルモードのCASビッフォアRASリフレッシュサイクル時の動作を説明する。CASビッフォアRASリフレッシュ時には、コラム系は動作しない。したがって、ロウアドレスストローブ信号/RASが“L”であっても、メモリセルのリフレッシュが完了した時点でDRAM3および周辺回路4の動作を終了させることが可能である。この場合、その時点でDRAM3および周辺回路4をリセットすると、以後ロウアドレスストローブ信号/RASが“L”であってもDRAM3および周辺回路4にはピーク電流は発生しない。
【0079】
したがって、半導体装置の内部は、スタンドバイ期間と同様にスタンドバイ状態となる。そのため、制御信号φXはDRAM3および周辺回路4の動作が終了するまでの期間だけ“H”となり、差動増幅回路20を活性化させる。この期間以外は、ロウアドレスストローブ信号/RASが“L”であっても、nチャネルドライバ回路40のみにより内部電源電圧IVccが供給される。
【0080】
これにより、CASビッフォアRASリフレッシュサイクルにおいてロウアドレスストローブ信号/RASが“L”である期間が長くなっても、DRAM3および周辺回路4の動作が完了していれば差動増幅回路20で消費される電力を十分に減少させることができる。
【0081】
次に、図8を参照しながらノーマルモードのCASビッフォアRASリフレッシュサイクル時の動作の他の例を説明する。DRAM3および周辺回路4をリフレッシュの完了時点でリセットせずに、ロウアドレスストローブ信号/RASが“H”に立上がった時点でリセットする場合には、制御信号φXのタイミングは図8に示すようになる。制御信号φXはリフレッシュ動作時およびリセット動作時のみに“H”になり、差動増幅回路20を活性化させる。それ以外の期間には、nチャネルドライバ回路40のみにより内部電源電圧IVccが供給される。それにより、ロウアドレスストローブ信号/RASが“L”である期間が長い場合でも、消費電力を大幅に低減することができる。
【0082】
(d) 制御信号発生回路60の他の制御動作(図9〜図12)
まず、図9および図10を参照しながらオートリフレッシュサイクルにおける制御信号発生回路60の動作を説明する。この場合、制御信号発生回路60は、リフレッシュ制御回路61、タイマ回路64および遅延回路66により制御される。
【0083】
ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASに応答してオートリフレッシュサイクルが開始すると、リフレッシュ制御回路61からリフレッシュアドレスカウンタ回路63に活性化信号が与えられるとともに、タイマ回路64に活性化信号TEが与えられる。これにより、リフレッシュアドレスカウンタ回路63およびタイマ回路64が活性化される。その結果、リフレッシュアドレスカウンタ回路63からリフレッシュアドレス信号RAがアドレスバッファ65に与えられる。アドレスバッファ65は、タイマ回路64から出力される制御信号CNにより制御される。アドレスバッファ65はリフレッシュアドレス信号RAに応答してメモリアレイMA(図1参照)にアドレス信号ADを与える。このアドレス信号ADによりリフレッシュされるべきアドレスが指定される。
【0084】
一方、タイマ回路64は、トリガ信号Aを遅延回路66および制御信号発生回路60に与える。制御信号発生回路60は、トリガ信号Aの立上がりに応答して制御信号φXを“H”に立上げる。また、遅延回路66は、トリガ信号Aを一定時間遅延させて遅延信号DAを出力する。制御信号発生回路60は、遅延信号DAの立上がりに応答して制御信号φXを“L”に立下げる。
【0085】
遅延回路66による遅延時間は、リフレッシュされるべきメモリセルにおいてリストア動作が完了するのに十分な時間に予め設定される。この制御信号φXを用いて図1に示される差動増幅回路20が活性化および非活性化される。その結果、メモリセルがリフレッシュされている期間だけ差動増幅回路20が活性化されるので、リフレッシュ時に不必要な電流が流れず、リフレッシュの電流を低減することができる。
【0086】
ノーマルサイクル時には、外部から与えられるアドレス信号ADDがアドレスバッファ65を介してメモリアレイMA(図1参照)にアドレス信号ADとして与えられる。
【0087】
次に、図11および図12を参照しながらCASビッフォアRASリフレッシュサイクル時の動作を説明する。この場合、制御信号発生回路60は、リフレッシュ制御回路61、リフレッシュアドレスカウンタ回路63、アドレスバッファ65、ワード線制御回路66、センスアンプ制御回路67および遅延回路68により制御される。
【0088】
ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASに応答してCASビッフォアRASリフレッシュサイクルが開始すると、リフレッシュ制御回路61からリフレッシュアドレスカウンタ回路63に活性化信号が与えられる。それにより、リフレッシュアドレスカウンタ回路63が活性化され、アドレスバッファ65にリフレッシュアドレス信号RAが与えられる。
【0089】
アドレスバッファ65は、このリフレッシュアドレス信号RAに応答してアドレス信号ADをメモリアレイMA(図1参照)に与えるとともに、リフレッシュアドレス信号RAをワード線制御回路66およびセンスアンプ制御回路67に与える。その結果、ワード線制御回路66はワード線制御信号RXを出力し、センスアンプ制御回路67はセンスアンプ活性化信号SEを出力する。遅延回路68は、センスアンプ活性化信号SEを一定時間遅延させて遅延信号SEDを出力する。
【0090】
制御信号発生回路60は、ワード線制御信号RXの立上がりに応答して制御信号φXを“H”に立上げ、遅延信号SEDの立上がりに応答して制御信号φXを“L”に立下げる。遅延回路68による遅延時間は、リフレッシュされるべきメモリセルのリストア動作が完了するのに十分な時間に設定される。この制御信号φXを用いて差動増幅回路20が活性化および非活性化される。
【0091】
このようにして、メモリセルがリフレッシュされている間だけ差動増幅回路20が活性化されるので、リフレッシュ時に不必要な電流が流れず、リフレッシュ時の電流を低減することができる。
【0092】
図9〜図12の制御動作は、図35に示される内部降圧回路1bにも適用することができる。この場合にも、リフレッシュ時の電流を低減することができる。
【0093】
(e) バーンインモード設定回路50の詳細(図13〜図15)
図13に、バーンインモード設定回路50の詳細な構成を示す。バーンインモード設定回路50はPチャネルMOSトランジスタQ50を含む。トランジスタQ50はドライバ回路30のトランジスタQ35と並列に接続されている。トランジスタQ50のゲートにはバーンインモード設定信号BVDが与えられる。
【0094】
ノーマルモード時には、バーンインモード設定信号BVDが“H”となる。それにより、トランジスタQ50はオフする。このとき、差動増幅回路20には、活性化信号ACTとして制御信号φXが与えられる。それにより、ドライバ回路30により内部電源電圧IVccが供給される。
【0095】
バーンインモード試験時には、バーンインモード設定信号BVDが“L”となる。それにより、トランジスタQ50がオンする。したがって、外部電源電圧Vccが内部電源線L2に直接与えられる。その結果、Vcc=IVccとなる。このとき、活性化信号ACTは“L”となる。それにより、差動増幅回路20は非活性化され、差動増幅回路20の出力は“H”となる。したがって、トランジスタQ35はオフする。
【0096】
図14に、バーンインモード設定回路50の他の例を示す。バーンインモード設定回路50はNチャネルMOSトランジスタQ51およびインバータ51を含む。トランジスタQ51はドライバ回路30のトランジスタQ35のゲートと接地端子との間に接続される。トランジスタQ51のゲートにはインバータ51を介してバーンインモード設定信号BVDが与えられる。
【0097】
ノーマルモード時には、バーンインモード設定信号BVDが“H”になり、トランジスタQ51がオフする。それにより、差動増幅回路20およびドライバ回路30がフィードバックループを構成し、内部電源電圧IVccが供給される。
【0098】
バーンインモード時には、バーンインモード設定信号BVDが“L”となり、トランジスタQ51がオンする。それにより、ドライバ回路30のトランジスタQ35がオンし、外部電源電圧Vccが直接内部電源線L2に供給される。
【0099】
図15に、内部電源電圧IVccの特性を示す。バーンインモード時には外部電源電圧Vccと内部電源電圧IVccとが等しくなるので、各回路素子に必要以上に過電圧が印加されることがない。また、プロセスパラメータの変動にかかわらず、各回路素子に正確な電圧を印加することができるので、精度および再現性の良いバーンイン試験を行なうことができる。
【0100】
このバーンインモード設定回路50は、図35に示される半導体装置に適用することも可能である。この場合にも、精度および再現性の良いバーンイン試験を行なうことができる。
【0101】
(f) バーンインモード設定信号発生回路70の詳細(図16〜図21)
図16に、バーンインモード設定信号発生回路70の一例を示し、図17および図18にバーンインモードセットサイクルおよびバーンインモードリセットサイクルの信号波形図をそれぞれ示す。
【0102】
まず、バーンインモードセットサイクルを説明する。タイミングジェネレータ71は、ロウアドレスストローブ信号/RASの立下がり時点でコラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEが“L”であると、カウンタリセットパルスφAを発生する。これにより、nビットカウンタ72がカウントを開始する。
【0103】
nビットカウンタ72の入力としてコラムアドレスストローブ信号/CASが与えられる。コラムアドレスストローブ信号/CASを“H”および“L”に変化させる動作が2n 回繰り返されると、nビットカウンタ72から出力されるカウンタ信号φCが“H”に立上がる。カウンタ信号φCの立上がりに応答して、バッファ73から出力されるバーンインモード設定信号BVDが“L”に立下がる。
【0104】
次に、バーンインモードリセットサイクルを説明する。ロウアドレスストローブ信号/RASの立下がり時点でコラムアドレスストローブ信号/CASが“L”でありかつライトイネーブル信号/WEが“H”であると、タイミングジェネレータ71がカウンタリセットパルスφBを発生する。それにより、nビットカウンタ72がリセットされ、カウンタ信号φCが“L”に立下がる。カウンタ信号φCの立下がりに応答して、バッファ73から出力されるバーンインモード設定信号BVDが“H”に立上がる。
【0105】
このように、上記の例では、4MビットDRAMにおいてJEDECで標準化されたWCBR(WE・CASビッフォアRAS)テストモードセットサイクルを基礎として外部コラムアドレスストローブ信号/CASのトグリングによってバーンインモードがセットされ、CBR(CASビッフォアRAS)サイクルまたはROR(RASオンリーリフレッシュ)サイクルによりバーンインモードがリセットされる。
【0106】
上記の例では、タイミング方式によりバーンインモードの設定を行なうことができるので、バーンイン試験時にバーイン装置に複数の電源が要求されない。したがって、バーインモードの設定を安価に行なうことができる。バーンインモード設定のためのタイミングは上記のタイミングには限られないが、製品スペックに通常記述されていないタイミング、すなわちノーマルサイクルのタイミングとは区別できるタイミングを選択する必要がある。
【0107】
図19にバーンインモード設定信号発生回路70の他の例を示し、図20および図21にバーンインモードセットサイクルおよびバーンインモードリセットサイクルの信号波形図をそれぞれ示す。
【0108】
まず、バーンインモードセットサイクルを説明する。高電圧検出回路76は任意のアドレス端子に縦続接続されたn段のNチャネルMOSトランジスタQ71〜Q7nを含む。ロウアドレスストローブ信号/RASの立下がり時点でコラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEが“L”であると、タイミングジェネレータ74はクロックパルスφDを発生する。このとき、アドレス端子に高電圧(Vcc+n・Vth)が与えられていると、信号φEが“H”となっている。バッファ75は、クロックパルスφDの立上がり時に信号φEが“H”であると、バーンインモード設定信号BVDを“L”に立下げる。
【0109】
次に、バーンインモードリセットサイクルを説明する。ロウアドレスストローブ信号/RASの立下がり時点でコラムアドレスストローブ信号/CASが“L”でありかつライトイネーブル信号/WEが“H”であると、タイミングジェネレータ74はクロックパルスφFを発生する。バッファ75は、クロックパルスφFの立上がりに応答してバーンインモード設定信号BVDを“H”に立上げる。
【0110】
上記の例では、製品スペックにおける外部電源電圧Vccよりも高く設定された高電圧の1つまたは複数のアドレス端子への印加とWCBRテストモードセットサイクルとの組合わせにより、バーンインモード設定信号が発生される。
【0111】
バーンインモードセットサイクル以外のときには、そのアドレス端子には高電圧ではなく通常の高レベルまたは低レベルの電圧が“H”または“L”として与えられる。通常の高レベルの電圧の代わりに、“H”として高電圧が与えられてもよい。
【0112】
また、バーンインモードセットサイクルで、アドレス端子を用いる代わりにたとえばデータ入力端子に与える高レベルの電圧を上記の高電圧に設定してもよい。
【0113】
(2) 第2の実施例(図22〜図25)
(a) 全体構成および概略動作(図22)
図22は、第2の実施例による半導体装置の構成を示すブロック図である。この半導体装置CHは、2つの内部降圧回路1A,1Bを含む。内部降圧回路1Aは外部電源電圧Vccを内部電源電圧IVcc1に降圧し、それを周辺回路4に供給する。内部降圧回路1Bは、外部電源電圧Vccを内部電源電圧IVcc2に降圧し、それをDRAM3に供給する。活性化信号発生回路60aは、2つの活性化信号ACT1,ACT2を発生する。内部降圧回路1Aの差動増幅回路20は活性化信号ACT1により制御され、内部降圧回路1Bの差動増幅回路20は活性化信号ACT2により制御される。
【0114】
図23に示すように、活性化信号発生回路60aは、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASおよびセンスアンプ活性化信号SEに応答して、活性化信号ACT1,ACT2を発生する。
【0115】
次に、図24を参照しながらノーマルモードのノーマルサイクル時の動作を説明する。ロウアドレスストローブ信号/RASの立下がりに応答して活性化信号ACT1が“H”に立上がる。それにより、内部降圧回路1A内の差動増幅回路20が活性化される。その後、センスアンプ活性化信号SEが“H”に立上がり、その立上がりに応答して、活性化信号ACT2が“H”に立上がる。それにより、内部降圧回路1B内の差動増幅回路20が活性化される。
【0116】
活性化信号ACT2は一定時間の経過後“L”に立下がる。これにより、内部降圧回路1B内の差動増幅回路20が非活性化される。活性化信号ACT2が“H”である時間は、センスアンプ系電流を補償するために必要な時間に予め設定されている。
【0117】
ロウアドレスストローブ信号/RASが“H”に立上がると、活性化信号ACT1が“L”に立下がる。これにより、内部降圧回路1A内の差動増幅回路20が非活性化される。
【0118】
次に、図25を参照しながらノーマルモードのCASビッフォアRASリフレッシュサイクル時の動作を説明する。ロウアドレスストローブ信号/RASの立下がりに応答して活性化信号ACT1が“H”に立上がる。それにより、内部降圧回路1A内の差動増幅回路20が活性化される。その後、センスアンプ活性化信号SEが“H”に立上がり、その立上がりに応答して、活性化信号ACT2が“H”に立上がる。それにより、内部降圧回路1B内の差動増幅回路20が活性化される。
【0119】
その後、センスアンプ活性化信号SEが“L”に立下がる。その立下がりに応答して、活性化信号ACT1が“L”に立下がり、活性化信号ACT2が“L”に立下がる。それにより、内部降圧回路1A内の差動増幅回路20が非活性化され、内部降圧回路1B内の差動増幅回路20が非活性化される。
【0120】
このようにして、CASビッフォアRASリフレッシュサイクルにおいて、消費電力を低減することができる。
【0121】
(3) 内部降圧回路1の他の例(図26〜図27)
図26は、内部降圧回路1の他の例を示すブロック図である。この内部降圧回路1においては、レベルシフト回路90の出力振幅を増幅するための増幅回路100がさらに設けられている。増幅回路100の出力は差動増幅回路20に与えられる。この増幅回路100は、基準電圧VR1により制御される。
【0122】
図27に、図26の内部降圧回路1の一部分の詳細な構成を示す。差動増幅回路20、ドライバ回路30およびレベルシフト回路90の構成は、図41に示される構成と同様である。ただし、差動増幅回路20のトランジスタQ31のゲートには活性化信号ACTが与えられる。増幅回路100は、PチャネルMOSトランジスタQ101,Q102およびNチャネルMOSトランジスタQ103,Q104からなるカレントミラー回路である。トランジスタQ103のゲートには基準電圧VR1が与えられ、トランジスタQ104のゲートはレベルシフト回路90のノードN6に接続される。NチャネルMOSトランジスタQ105のゲートには活性化信号ACTが与えられる。
【0123】
次に、図27の回路の動作を説明する。内部電源電圧IVccが4V以下のときには、レベルシフト回路90の出力は2.4V以下になり、基準電圧VR1よりも低くなる。それにより、増幅回路100のノードN7の出力は約1〜2Vの“L”になる。
【0124】
内部電源電圧IVccが4V以上のときには、レベルシフト回路90の出力は2.4V以上になり、基準電圧VR1よりも高くなる。それにより、増幅回路100のノードN7の出力は、約4V〜5Vの“H”となる。増幅回路100により、レベルシフト回路90の出力電圧の振幅が増幅されるので、内部降圧回路の感度が向上する。
【0125】
この内部降圧回路は、図1に示される半導体装置のみならず、図35に示される半導体装置にも適用することができる。
【0126】
(4) 本願発明に係る内部電源線のモニタ方法(図28〜図34)
以下、(a)〜(f)において種々の内部電源線のモニタ方法について例を挙げて説明する。この点で、特に(b)において本願発明に係るモニタ方法について詳細に説明する。
図28は、外部電源電圧Vccを受ける外部電源線L1および内部電源電圧IVccを受ける内部電源線L2を備えた半導体装置のチップch上の構成を示す模式図である。図28に示すように、外部電源線L1は、電源パッドpVccに接続される。信号または所定の電位を受ける任意のパッドpaと内部電源線L2との間にモニタ回路110が接続される。パッドpaは外部ピンに接続される。
【0127】
(a) 第1のモニタ方法(図29)
モニタ回路110は、NチャネルMOSトランジスタQN1〜QN3を含む。トランジスタQN1〜QN3は外部ピンEPと内部電源線L2との間に直列に接続される。トランジスタQN1〜QN3のしきい値電圧をVthとする。
【0128】
まず、外部電源電圧Vccを受ける電源ピンと接地電位を受ける接地ピンとの間に流れるスタンドバイ電流を測定する。そして、電源ピンと接地ピンとの間を流れる電流をモニタしながら、外部ピンEPの電位を徐々に上昇させる。電源ピンと接地ピンとの間に流れる電流が上昇し始めたときの外部ピンEPの電位をVEXTとすると、内部電源線L2の電位VINTは次式から算出される。
【0129】
VINT=VEXT−3・Vth
したがって、内部電源線L2を直接プロービングすることなく、その電位をモニタすることができる。
【0130】
(b) 本願発明に係るモニタ方法(第2のモニタ方法(図30))
モニタ回路110は、NチャネルMOSトランジスタQN4,QN5を含む。トランジスタQN4,QN5は定電圧源Vと任意の外部ピンEPとの間に直列に接続される。定電圧源Vは、たとえば外部電源電圧Vccを受ける電源ピンである。トランジスタQN4のゲートは内部電源線L2に接続される。トランジスタQN5のゲートには特殊モード信号発生回路111から特殊モード信号φが与えられる。
【0131】
特殊モード発生回路111は、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEに応答して特殊モード信号φを発生する。トランジスタQN4,QN5のしきい値電圧をVthとする。
【0132】
まず、定電圧源Vおよび外部ピンEPの電位を5Vに設定し、特殊モード信号φの電位を7Vに設定する。そして、外部ピンEPと定電圧源Vとの間を流れる電流をモニタしながら、外部ピンEPの電位を徐々に下降させる。外部ピンEPと定電圧源Vとの間に電流が流れ始めたときの外部ピンEPの電位をVEXTとすると、内部電源線L2の電位VINTは次式により算出される。
【0133】
VINT=VEXT+Vth
したがって、内部電源線L2を直接プロービングすることなく、その電位をモニタすることができる。
【0134】
(c) 第3のモニタ方法(図31)
モニタ回路110は、PチャネルMOSトランジスタQP1を含む。トランジスタQP1は内部電源線L2と任意の外部ピンEPとの間に接続される。トランジスタQP1のゲートには特殊モード信号φが与えられる。NチャネルMOSトランジスタQN6は内部回路内の1つのトランジスタである。
【0135】
特殊モード信号φの電位を0Vに設定すると、トランジスタQP1がオンし、外部ピンEPと内部電源線L2とが電気的に接続される。したがって、外部ピンEPの電位VEXTをモニタすることにより、内部電源線L2の電位VINTを次式により算出することができる。
【0136】
VINT=VEXT
したがって、内部電源線L2を直接プロービングすることなく、その電位をモニタすることができる。
【0137】
(d) 第4のモニタ方法(図32)
モニタ回路110は、NチャネルMOSトランジスタQN7およびPチャネルMOSトランジスタQP2を含む。トランジスタQN7は任意の外部ピンEP1と任意の外部ピンEP2との間に接続される。トランジスタQP2は内部電源線L2とトランジスタQN7のゲートとの間に接続される。トランジスタQP2のゲートには特殊モード信号φが与えられる。
【0138】
トランジスタQN7のしきい値電圧をVthとする。特殊モード信号φの電位を0Vに設定すると、トランジスタQP2がオンし、トランジスタQN7のゲートに内部電源線L2の電位が印加される。外部ピンEP1の電位を5Vに設定する。外部ピンEP1と外部ピンEP2との間に流れる電流をモニタしながら、外部ピンEP2の電位を徐々に下降させる。そして、外部ピンEP1と外部ピンEP2との間に電流が流れ始めたときの外部ピンEP2の電位をVEXTとすると、内部電源線L2の電位VINTは次式により算出される。
【0139】
VINT=VEXT+Vth
したがって、内部電源線L2を直接プロービングすることなく、その電位をモニタすることができる。
【0140】
(e) 第5のモニタ方法(図33)
モニタ回路110は、NチャネルMOSトランジスタQN8を含む。トランジスタQN8は、内部電源線L2と任意の外部ピンEPとの間に接続される。トランジスタQN8のゲートには特殊モード信号φが与えられる。NチャネルMOSトランジスタQN9は内部回路内の1つのトランジスタである。
【0141】
特殊モード信号φの電位を7Vに設定すると、トランジスタQN8がオンし、外部ピンEPと内部電源線L2とが電気的に接続される。したがって、外部ピンEPの電位VEXTを測定することにより、内部電源線L2の電位VINTは次式により算出される。
【0142】
VINT=VEXT
したがって、内部電源線L2を直接プロービングすることなく、その電位をモニタすることができる。
【0143】
(f) 第6のモニタ方法(図34)
モニタ回路110は、NチャネルMOSトランジスタQN10およびPチャネルMOSトランジスタQP3を含む。トランジスタQN10およびトランジスタQP3は内部電源線L2と任意の外部ピンEPとの間に直列に接続される。トランジスタQN10はダイオード接続される。トランジスタQP3のゲートには特殊モード信号φが与えられる。NチャネルMOSトランジスタQN11は内部回路内の1つのトランジスタである。トランジスタQN10のしきい値電圧をVthとする。
【0144】
まず、特殊モード信号φの電位を0Vに設定すると、トランジスタQP3がオンし、内部電源線L2と外部ピンEPとがトランジスタQN10を介して接続される。したがって、外部ピンEPの電位VEXTを測定することにより、内部電源線L2の電位VINTは次式により算出される。
【0145】
VINT=VEXT+Vth
したがって、内部電源線L2を直接プロービングすることなく、その電位をモニタすることができる。
【0146】
上述した図31の第3のモニタ方法ではPチャネルMOSトランジスタQP1を用いたため、内部電源線L2の電位VINTがそのまま外部ピンEPに出力されており、また、図33の第5のモニタ方法ではNチャネルMOSトランジスタQN8のゲートに7Vの特殊モード信号φを与えているため、内部電源線L2の電位VINTがそのまま外部ピンEPに出力されている。しかしながら、PチャネルMOSトランジスタを最終段に用いたり、高い電圧をトランジスタのゲートに与えることはあまり好ましくない。図29の第1のモニタ方法、図30の第2のモニタ方法、図32の第4のモニタ方法、および図34の第6のモニタ方法では内部電源線L2の電位VINTがトランジスタのしきい値電圧Vthだけ降下してしまうが、このトランジスタのしきい値電圧Vthが既知であれば、計算により内部電源線L2の電位VINTを算出することができる。
【0147】
上記の第1〜第6のモニタ方法は、図1の半導体装置に限らず、内部電源線を有する種々の半導体装置に適用することができる。
【0148】
なお、特殊モード信号発生回路111の構成として、図16または図19に示される構成と同様の構成を用いることができる。
【0149】
【発明の効果】
一定電圧が与えられた外部パッドに電流が流れ始めるのを検出することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例による半導体装置の構成を示すブロック図である。
【図2】内部降圧回路の一部分の構成を示す回路図である。
【図3】内部降圧回路の他の例を示す回路図である。
【図4】内部降圧回路のさらに他の例を示す回路図である。
【図5】制御信号発生回路の動作を説明するためのブロック図である。
【図6】ノーマルモードのノーマルサイクル時の制御動作を説明するための波形図である。
【図7】ノーマルモードのCASビッフォアRASリフレッシュサイクル時の制御動作を説明するための波形図である。
【図8】ノーマルモードのCASビッフォアRASリフレッシュサイクル時の制御動作の他の例を説明するための波形図である。
【図9】制御信号発生回路の他の制御動作を説明するためのブロック図である。
【図10】制御信号のタイミングを説明するための波形図である。
【図11】制御信号発生回路のさらに他の制御動作を説明するためのブロック図である。
【図12】制御信号のタイミングを説明するための波形図である。
【図13】バーンインモード設定回路の構成を示す回路図である。
【図14】バーンインモード設定回路の他の例を示す回路図である。
【図15】内部電源電圧の特性を示す図である。
【図16】バーンインモード設定信号発生回路の構成の一例を示すブロック図である。
【図17】バーンインモードセットサイクルを説明するための波形図である。
【図18】バーンインモードリセットサイクルを説明するための波形図である。
【図19】バーンインモード設定信号発生回路の構成の他の例を示すブロック図である。
【図20】バーンインモードセットサイクルを説明するための波形図である。
【図21】バーンインモードリセットサイクルを説明するための波形図である。
【図22】この発明の第2の実施例による半導体装置の構成を示すブロック図である。
【図23】活性化信号発生回路の動作を説明するためのブロック図である。
【図24】ノーマルモードのノーマルサイクル時の活性化信号のタイミングを説明するための波形図である。
【図25】ノーマルモードのCASビッフォアRASリフレッシュサイクル時の活性化信号のタイミングを説明するための波形図である。
【図26】内部降圧回路の他の例を示すブロック図である。
【図27】図26の内部降圧回路の一部分の詳細な構成を示す回路図である。
【図28】内部電源線を有する半導体装置のチップ上の構成を示す模式図である。
【図29】モニタ回路の第1の例を示す回路図である。
【図30】モニタ回路の第2の例を示す回路図である。
【図31】モニタ回路の第3の例を示す回路図である。
【図32】モニタ回路の第4の例を示す回路図である。
【図33】モニタ回路の第5の例を示す回路図である。
【図34】モニタ回路の第6の例を示す回路図である。
【図35】内部降圧回路を内蔵した従来のMOS・DRAMの構成を示すブロック図である。
【図36】内部降圧回路の構成の一例を示すブロック図である。
【図37】内部降圧回路の詳細な構成を示す回路図である。
【図38】内部降圧回路の電圧特性を示す図である。
【図39】図35の内部降圧回路の動作を説明するための波形図である。
【図40】内部降圧回路の他の例を示すブロック図である。
【図41】図40の内部降圧回路の一部分の詳細な構成を示す回路図である。
【図42】内部降圧回路の構成の他の例を示す回路図である。
【図43】バーンイン試験が可能な従来の内部降圧回路の構成を示す回路図である。
【図44】基準電圧発生回路の詳細な構成を示す回路図である。
【図45】図43の内部降圧回路における基準電圧の外部電源電圧依存性を示す図である。
【図46】図43の内部降圧回路における内部電源電圧の特性を示す図である。
【図47】従来の内部降圧回路の問題点を説明するための図である。
【図48】内部電源線を有さない半導体装置のチップ上の構成を示す模式図である。
【符号の説明】
1 内部降圧回路、3 DRAM、4 周辺回路、10 基準電圧発生回路、20 差動増幅回路、30 ドライバ回路、40 nチャネルドライバ回路、45 基準電圧発生回路、50 バーンインモード設定回路、60 制御信号発生回路、70 バーンインモード設定信号発生回路、80 活性化信号発生回路、L1 外部電源線、L2 内部電源線、P1 電源端子、P2 接地端子、1A,1B 内部降圧回路、60a 活性化信号発生回路、90 レベルシフト回路、100 増幅回路、110 モニタ回路、pVcc 電源パッド、pa パッド、Vcc 外部電源電圧、IVcc 内部電源電圧、ACT 活性化信号、φX 制御信号、BVD バーンインモード設定信号、ACT1,ACT2 活性化信号、VR1,VR2 基準電圧。
なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 外部ピンと、内部電源電圧が与えられる内部電源線と、前記外部ピンの電圧が前記内部電源線に与えられる内部電源電圧よりも所定のしきい値電圧だけ低い電圧に達したとき導通状態となるスイッチ素子とを含む半導体装置において前記内部電源線の電圧をモニタする方法であって、
前記外部ピンに予め定められた一定電圧を与え、
前記外部ピンに与えられた前記一定電圧の電位を下降させて、
前記外部ピンに電流が流れ始めるのを検出する、内部電源線の電圧のモニタ方法。
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