KR100451462B1 - 컴프레스 테스트 장치 - Google Patents

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Abstract

본 발명의 컴프레스 테스트 장치는, 상승 클럭에 나오는 데이터와 하강 클럭에 나오는 데이터를 서로 다른 출력단에 출력함으로써, 테스트 시간을 단축시킬 수 있는 컴프레스 테스트 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 데이터를 기입하고, 상승 클럭 및 하강 클럭에 맞추어 복수개의 데이터 신호를 출력하는 복수개의 뱅크; 상기 복수개의 뱅크 중 하나의 뱅크로부터 복수개의 데이터 신호를 입력받아 논리 연산을 수행하는 복수개의 논리부; 및 복수개의 기수형 출력단 및 복수개의 우수형 출력단을 포함하고, 컴프레스 제어 신호를 입력받아 상기 컴프레스 제어 신호가 활성화된 경우에는, 상기 복수개의 논리부를 통하여 입력받은 데이터 중 하강형 데이터는 기수형 출력단을 통하여 출력하고, 상기 복수개의 논리부를 통하여 입력받은 데이터 중 상승형 데이터는 우수형 출력단을 통하여 출력하는 복수개의 출력단을 포함한다.

Description

컴프레스 테스트 장치{COMPRESS TEST DEVICE}
본 발명은 컴프레스 테스트 장치에 관한 것으로, 특히, DDR SDRAM을 테스트할 때 상승 클럭 및 하강 클럭에 나오는 데이터를 각각 다른 출력단에 출력함으로써, 기존의 SDRAM 테스트 장비를 가지고도 실패/통과 여부를 용이하게 판단할 수 있는 컴프레스 테스트 장치에 관한 것이다.
도 1a는 종래의 SDRAM 테스트 장치의 쓰기 동작을 나타낸 블록도이고, 도 1b는 종래의 SDRAM 테스트 장치의 읽기 동작을 나타낸 블록도로서, 이러한 종래의 SDRAM 테스트 장치는, 동일한 데이터를 4개의 뱅크(BANK0, BANK1, BANK2, BANK4)에 동시에 출력하고, 논리부(101~104)를 통하여 데이터를 입력받아 외부로 출력하는 4개의 출력단(2, 13, 6, 9); 및 4개의 뱅크(BANK0, BANK1, BANK2, BANK4) 중 하나의 뱅크로부터 16개의 데이터를 입력받아 논리 연산을 수행한 후, 4개의 출력단(2, 13, 6, 9) 중 하나에 출력하는 논리부(101~104); 4개의 출력단(2, 13, 6, 9)으로부터 입력받은 데이터를 기입하고, 상승 클럭 및 하강 클럭에 맞추어 16개의 데이터를 각각의 출력단(2, 13, 6, 9)에 출력하는 4개의 뱅크(BANK0, BANK1, BANK2, BANK4)를 포함한다.
도 2a는 종래의 SDRAM 테스트 장치 내에 장착된 출력단(2, 13, 6, 9)을 나타낸 회로도이고, 도 2b는 종래의 SDRAM 테스트 장치 내에 장착된 출력단(2, 13, 6, 9)의 동작을 나타낸 파형도로서, 이러한 종래의 출력단(2, 13, 6, 9)은, 상승 데이터(Rising data)를 상승 클럭(rclk)의 제어에 따라 도통시키거나 차단시키는 제1패스게이트부(210); 및 하강 데이터(falling data)를 하강 클럭(fclk)의 제어에 따라 도통시키거나 차단시키는 제2 패스게이트부(220)를 포함한다.
이러한 종래의 SDRAM 테스트 장치의 동작은, 쓰기 동작의 경우에, 도 1a에서와 같이 출력단을 4개만 사용하므로, 4 뱅크에 동시에 같은 데이터를 기입하고, 읽기 동작의 경우에는, 도 1b에 도시된 바와 같이 하나의 뱅크에서 나오는 16개의 데이터를 하나의 출력단에 출력하게 된다. 또한, 도 2에 의하면, 출력단에 클럭의 상승을 나타내는 신호(rclk)가 입력되면, 상승에 해당하는 데이터가 출력되고, 클럭의 하강을 나타내는 신호(fclk)가 입력되면, 하강에 해당하는 데이터가 출력된다. 이 경우에, 테스트 장비에서 읽기를 두 번 수행하여 한 번은 상승 클럭에 나오는 데이터를 스트로빙(Strobing)하고, 다른 한 번은 하강 클럭에 나오는 데이터를 스트로빙해서 각각에 대해 통과/실패 여부를 판별한다.
그러나, 상술한 종래의 SDRAM 테스트 장치에 의하면, DDR SDRAM을 테스트함에 있어서, 상승 클럭에 나오는 데이터와 하강 클럭에 나오는 데이터의 통과/실패 여부를 동시에 판별할 수 없으므로, 두 번에 걸쳐서 읽기 동작을 수행하여 한번은 상승 데이터에 대한 통과/실패 여부를 판별하고 다음 한번은 하강 에지에 대한 통과/실패 여부를 판별하기 때문에, 테스트 시간이 많이 소요되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 상승 클럭에 나오는 데이터와 하강 클럭에 나오는 데이터를 서로 다른 출력단에 출력함으로써, 테스트 시간을 단축시킬 수 있는 컴프레스 테스트 장치를 제공하는데 그 목적이 있다.
도 1a는 종래의 SDRAM 테스트 장치의 쓰기 동작을 나타낸 블록도,
도 1b는 종래의 SDRAM 테스트 장치의 읽기 동작을 나타낸 블록도,
도 2a는 종래의 SDRAM 테스트 장치 내에 장착된 출력단을 나타낸 회로도,
도 2b는 종래의 SDRAM 테스트 장치 내에 장착된 출력단의 동작을 나타낸 파형도,
도 3은 본 발명의 일 실시예에 의한 컴프레스 테스트 장치를 나타낸 예시도,
도 4a는 본 발명의 일 실시예에 의한 컴프레스 테스트 장치 내에 장착된 복수개의 기수형 출력단 및 복수개의 우수형 출력단을 나타낸 회로도,
도 4b는 본 발명의 일 실시예에 의한 컴프레스 테스트 장치의 동작을 나타낸 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
311~314 : 뱅크 321~328 : 논리부
331~338 : 출력단
상기 목적을 달성하기 위하여 본 발명의 컴프레스 테스트 장치는, 데이터를 기입하고, 상승 클럭 및 하강 클럭에 맞추어 복수개의 데이터 신호를 출력하는 복수개의 뱅크; 상기 복수개의 뱅크 중 하나의 뱅크로부터 복수개의 데이터 신호를 입력받아 논리 연산을 수행하는 복수개의 논리부; 및 복수개의 기수형 출력단 및 복수개의 우수형 출력단을 포함하고, 컴프레스 제어 신호를 입력받아 상기 컴프레스 제어 신호가 활성화된 경우에는, 상기 복수개의 논리부를 통하여 입력받은 데이터 중 하강형 데이터는 기수형 출력단을 통하여 출력하고, 상기 복수개의 논리부를 통하여 입력받은 데이터 중 상승형 데이터는 우수형 출력단을 통하여 출력하는 복수개의 출력단을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 3은 본 발명의 일 실시예에 의한 컴프레스 테스트 장치를 나타낸 예시도로서, 이러한 본 발명의 컴프레스 테스트 장치는, 복수개의 뱅크(311~314), 복수개의 논리부(321~328) 및 복수개의 출력단(331~338)을 포함한다.
복수개의 뱅크(311~314)는, 데이터를 기입하고, 상승 클럭 및 하강 클럭에맞추어 복수개의 데이터 신호를 후술하는 복수개의 논리부(321~328)의 각각에 출력하는 역할을 한다.
또한, 복수개의 논리부(321~328)는, 상기 복수개의 뱅크(311~314) 중 하나의 뱅크로부터 복수개의 데이터 신호를 입력받아 논리 연산을 수행한 후, 후술하는 복수개의 출력단(331~338) 중 하나에 출력하는 역할을 한다. 여기서, 상기 복수개의 논리부(321~328)에 관하여 상세히 설명하면 다음과 같다.
상기 복수개의 논리부(321~328) 내에 장착된 제1 NOR 게이트(321a)는, 상기 복수개의 뱅크(311~314) 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행한 후 출력하는 역할을 한다.
또한, 상기 복수개의 논리부(321~328) 내에 장착된 제2 NOR 게이트(321b)는, 상기 복수개의 뱅크(311~314) 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행한 후 출력하는 역할을 한다.
한편, 상기 복수개의 논리부(321~328) 내에 장착된 제3 NOR 게이트(321c)는, 상기 복수개의 뱅크(311~314) 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행한 후 출력하는 역할을 한다.
또한, 상기 복수개의 논리부(321~328) 내에 장착된 제4 NOR 게이트(321d)는, 상기 복수개의 뱅크(311~314) 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행한 후 출력하는 역할을 한다.
한편, 상기 복수개의 논리부(321~328) 내에 장착된 AND 게이트(321e)는, 상기 제1 NOR 게이트(321a)의 출력 신호, 상기 제2 NOR 게이트(321b)의 출력 신호,상기 제3 NOR 게이트(321c)의 출력 신호 및 상기 제4 NOR 게이트(321d)의 출력 신호를 입력받아 AND 연산을 수행한 후 출력하는 역할을 한다.
한편, 복수개의 출력단(331~338)은, 복수개의 기수형 출력단(331, 333, 335, 337) 및 복수개의 우수형 출력단(332, 334, 336, 338)을 포함하고, 동일한 데이터를 상기 복수개의 뱅크(311~314)에 동시에 출력하고, 상기 복수개의 논리부(321~328)를 통하여 데이터를 입력받아 외부로 출력하며, 컴프레스 제어 신호를 입력받아 상기 컴프레스 제어 신호가 활성화된 경우에는, 상기 복수개의 논리부(321~328)를 통하여 입력받은 데이터 중 하강형 데이터는 기수형 출력단(331, 333, 335, 337)을 통하여 출력하고, 상기 복수개의 논리부(321~328)를 통하여 입력받은 데이터 중 상승형 데이터는 우수형 출력단(332, 334, 336, 338)을 통하여 출력하는 역할을 한다.
도 4a는 본 발명의 일 실시예에 의한 컴프레스 테스트 장치 내에 장착된 복수개의 기수형 출력단(331, 333, 335, 337) 및 복수개의 우수형 출력단(332, 334, 336, 338)을 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
복수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 제1 PMOS 트랜지스터(401)는, 게이트 단자는 상기 컴프레스 제어 신호(Compress)를 입력받고, 소스 단자는 복수개의 상승형 데이터 중 하나의 데이터(Dq0_r)를 입력받는다.
또한, 복수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 제1 NMOS 트랜지스터(402)는, 게이트 단자는 상기 컴프레스 제어 신호(Compress)를 입력받고, 드레인 단자는 복수개의 하강형 데이터 중 하나의 데이터(Dp2_f)를 입력받으며, 소스 단자는 상기 제1 PMOS 트랜지스터(401)의 드레인 단자에 연결된다.
한편, 복수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 제2 PMOS 트랜지스터(403)는, 게이트 단자는 상기 컴프레스 제어 신호(Compress)를 입력받고, 소스 단자는 복수개의 하강형 데이터 중 다른 하나의 데이터(Dp0_f)를 입력받는다.
또한, 복수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 제2 NMOS 트랜지스터(404)는, 게이트 단자는 상기 컴프레스 제어 신호(Compress)를 입력받고, 드레인 단자는 복수개의 하강형 데이터 중 상기 하나의 데이터(Dp2_f)를 입력받으며, 소스 단자는 상기 제2 PMOS 트랜지스터(403)의 드레인 단자에 연결된다.
한편, 복수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 제1 패스게이트(405)는, 입력 단자가 상기 제1 PMOS 트랜지스터(401)의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 데이터의 도통/차단 여부를 상승 클럭(rclk)에 따라 결정하는 역할을 한다.
또한, 복수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 제2 패스게이트(406)는, 입력 단자가 상기 제2 PMOS 트랜지스터(403)의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 데이터의 도통/차단 여부를 하강 클럭(fclk)에 따라 결정하는 역할을 한다.
한편, 복수개의 우수형 출력단(332, 334, 336, 338) 내에 장착된 제3 PMOS 트랜지스터(411)는, 게이트 단자는 상기 컴프레스 제어 신호(Compress)를 입력받고, 소스 단자는 복수개의 하강형 데이터 중 상기 하나의 데이터(Dp2_f)를 입력받는다.
또한, 복수개의 우수형 출력단(332, 334, 336, 338) 내에 장착된 제3 NMOS 트랜지스터(412)는, 게이트 단자는 상기 컴프레스 제어 신호(Compress)를 입력받고, 드레인 단자는 상기 복수개의 상승형 데이터 중 상기 다른 하나의 데이터(Dp2_r)를 입력받으며, 소스 단자는 상기 제3 PMOS 트랜지스터(411)의 드레인 단자에 연결된다.
한편, 복수개의 우수형 출력단(332, 334, 336, 338) 내에 장착된 제3 패스게이트(413)는, 상기 복수개의 상승형 데이터 중 상기 다른 하나의 데이터(Dp2_r)를 입력받아 도통/차단 여부를 상승 클럭(rclk)에 따라 결정하는 역할을 한다.
또한, 복수개의 우수형 출력단(332, 334, 336, 338) 내에 장착된 제4 패스게이트(414)는, 입력 단자가 상기 제3 PMOS 트랜지스터(411)의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 데이터의 도통/차단 여부를 하강 클럭(fclk)에 따라 결정하는 역할을 한다.
도 4b는 본 발명의 일 실시예에 의한 컴프레스 테스트 장치의 동작을 나타낸 파형도로서, 이를 참조하여 본 발명의 컴프레스 테스트 장치의 동작에 관하여 설명하면 다음과 같다.
먼저, 컴프레스 제어 신호가 비활성화된 경우에는 종래의 SDRAM 테스트 장치와 동일한 동작을 수행하다가, 컴프레스 제어 신호가 활성화되면, 복수개의 기수형출력단(331, 333, 335, 337) 내에 장착된 NMOS 트랜지스터들(402, 404)이 턴온되고, 이에 따라, 수개의 기수형 출력단(331, 333, 335, 337) 내에 장착된 패스게이트(405, 406)에 의해 상승 클럭(rclk) 활성화 시 및 하강 클럭(fclk) 활성화 시 모두 하강형 데이터가 출력된다. 한편, 복수개의 우수형 출력단(332, 334, 336, 338)에서는, 제3 NMOS 트랜지스터(412)가 턴온되므로, 복수개의 우수형 출력단(332, 334, 336, 338) 내에 장착된 패스게이트(413, 414)에 의해 상승 클럭(rclk) 활성화 시 및 하강 클럭(fclk) 활성화 시 모두 상승형 데이터가 출력된다. 즉, 8배속 정도의 SDRAM 출력과 같은 동작을 수행하게 되므로, 테스트 시간을 단축하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, DDR SDRAM을 테스트할 때 상승 클럭 및 하강 클럭에 나오는 데이터를 각각 다른 출력단에 출력함으로써, 기존의 SDRAM 테스트 장비를 가지고도 실패/통과 여부를 용이하게 판단하고, 테스트 시간을 단축시킬 수 있는 이점이 있다.

Claims (4)

  1. 데이터를 기입하고, 상승 클럭 및 하강 클럭에 맞추어 복수개의 데이터 신호를 출력하는 복수개의 뱅크;
    상기 복수개의 뱅크 중 하나의 뱅크로부터 복수개의 데이터 신호를 입력받아 논리 연산을 수행하는 복수개의 논리부; 및
    복수개의 기수형 출력단 및 복수개의 우수형 출력단을 포함하고, 컴프레스 제어 신호를 입력받아 상기 컴프레스 제어 신호가 활성화된 경우에는, 상기 복수개의 논리부를 통하여 입력받은 데이터 중 하강형 데이터는 기수형 출력단을 통하여 출력하고, 상기 복수개의 논리부를 통하여 입력받은 데이터 중 상승형 데이터는 우수형 출력단을 통하여 출력하는 복수개의 출력단
    을 포함하는 것을 특징으로 하는 컴프레스 테스트 장치.
  2. 제1항에 있어서, 상기 복수개의 논리부는,
    상기 복수개의 뱅크 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행하는 제1 NOR 게이트;
    상기 복수개의 뱅크 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행하는 제2 NOR 게이트;
    상기 복수개의 뱅크 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아NOR 연산을 수행하는 제3 NOR 게이트;
    상기 복수개의 뱅크 중 하나의 뱅크로부터 4개의 데이터 신호를 입력받아 NOR 연산을 수행하는 제4 NOR 게이트; 및
    상기 제1 NOR 게이트의 출력 신호, 상기 제2 NOR 게이트의 출력 신호, 상기 제3 NOR 게이트의 출력 신호 및 상기 제4 NOR 게이트의 출력 신호를 입력받아 AND 연산을 수행한 후 상기 출력단으로 출력하는 AND 게이트
    를 포함하는 것을 특징으로 하는 컴프레스 테스트 장치.
  3. 제1항에 있어서, 복수개의 기수형 출력단은,
    게이트 단자는 상기 컴프레스 제어 신호를 입력받고, 소스 단자는 복수개의 상승형 데이터 중 하나의 데이터를 입력받는 제1 PMOS 트랜지스터;
    게이트 단자는 상기 컴프레스 제어 신호를 입력받고, 드레인 단자는 복수개의 하강형 데이터 중 하나의 데이터를 입력받으며, 소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결된 제1 NMOS 트랜지스터;
    게이트 단자는 상기 컴프레스 제어 신호를 입력받고, 소스 단자는 복수개의 하강형 데이터 중 다른 하나의 데이터를 입력받는 제2 PMOS 트랜지스터;
    게이트 단자는 상기 컴프레스 제어 신호를 입력받고, 드레인 단자는 복수개의 하강형 데이터 중 상기 하나의 데이터를 입력받으며, 소스 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결된 제2 NMOS 트랜지스터;
    입력 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 데이터의 도통/차단 여부를 상승 클럭에 따라 결정하는 제1 패스게이트; 및
    입력 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 데이터의 도통/차단 여부를 하강 클럭에 따라 결정하는 제2 패스게이트
    를 포함하는 것을 특징으로 하는 컴프레스 테스트 장치.
  4. 제1항에 있어서, 복수개의 우수형 출력단은,
    게이트 단자는 상기 컴프레스 제어 신호를 입력받고, 소스 단자는 복수개의 하강형 데이터 중 상기 하나의 데이터를 입력받는 제3 PMOS 트랜지스터;
    게이트 단자는 상기 컴프레스 제어 신호를 입력받고, 드레인 단자는 상기 복수개의 상승형 데이터 중 상기 다른 하나의 데이터를 입력받으며, 소스 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결된 제3 NMOS 트랜지스터;
    상기 복수개의 상승형 데이터 중 상기 다른 하나의 데이터를 입력받아 도통/차단 여부를 상승 클럭에 따라 결정하는 제3 패스게이트; 및
    입력 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되고, 입력 단자를 통하여 입력된 데이터의 도통/차단 여부를 하강 클럭에 따라 결정하는 제4 패스게이트
    를 포함하는 것을 특징으로 하는 컴프레스 테스트 장치.
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