KR20100078891A

KR20100078891A - 표준 셀 라이브러리의 성능 개선을 위한 측정 장치

Info

Publication number: KR20100078891A
Application number: KR1020080137271A
Authority: KR
Inventors: 김은종
Original assignee: 주식회사 동부하이텍
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2010-07-08

Abstract

본 발명은 표준 셀 라이브러리의 성능 개선을 위한 측정 장치를 제공한다. 이 장치는, 인에이블 신호에 응답하여 활성화되어 혼선의 영향을 받은 측정 결과값을 출력하는 링 오실레이터 블럭들과, 링 오실레이터 블록들에서 출력되는 측정 결과 값들 중에서 적어도 하나를 선택적으로 출력하는 디코더 및 정해진 구간동안 받은 디코더의 출력값들의 최대값, 최소값 및 평균중 적어도 하나를 출력하는 스테티스틱스 어시스터를 구비하는 것을 특징으로 한다. 링 오실레이터의 내부에서 혼선(crosstalk)을 선택적으로 발생시켜, 첫째, 혼선 지연(delay)을 측정하여 시뮬레이션 툴(tool)과 비교할 수 있도록 하여, 혼선에 의한 신호 무결성(signal integrity)를 판단할 수 있도록 하고, 둘째, 혼선이 신호 지연에 영향을 미칠 때와 미치지 않은 두 가지의 경우를 동시에 분석할 수 있도록 하고, 이와 같이 하면서도 실드 신호(Shield)의 상태만 바꾸면 되므로, TEG의 크기를 증가시키지도 않는 효과를 갖는다.

표준 셀(standard cell), 라이브러리(library), 지연(delay), 혼선(crosstalk), 신호 무결성(signal integrity)

Description

표준 셀 라이브러리의 성능 개선을 위한 측정 장치{measure apparatus for improving efficiency of standard cell library}

본 발명은 TEG(Test Element Group)를 통한 표준 셀 라이브러리의 성능의 검증에 관한 것으로, 특히 여러 TEG들 중 링 오실레이터(Ring Oscillator)를 통한 표준 셀 라이브러리의 성능을 개선하기 위한 측정 장치에 관한 것이다.

도 1은 일반적인 링 오실레이터를 나타낸 블록도이다.

일반적으로 링 오실레이터는 다수 지연 시간 체인들(102 ~ 103)로 구성된다. 도 1에 도시된 바와 같이, 하나의 지연시간 체인(102)은 NAND 게이트(101)와 다수 인버터들(IV-1 ~ IV-N)이 연결된 구조를 갖는다. 즉, 지연시간 체인(102)은 NAND 게이트(101)와, 그 NAND 게이트(10)의 출력이 입력으로 접속되는 제1 인버터(Inverter, IV-1)와, 제1 인버터(IV-1)의 출력이 입력으로 접속되는 제2 인버터 (IV-2) 등, 순차적으로 접속되는 방식으로 체인 구조로 접속되어 N번째 인버터(IV-N)까지 포함하여 구성된다. N번째 인버터(IV-N)의 출력은 외부로 출력되는 동시에 NAND 게이트(101)의 입력으로 피이드백(Feedback)된다. 그리고 기타 표준 셀 타입의 지연시간 체인(103)이 추가 구성된다.

전술한 바와 같이 구성된 링 오실레이터의 출력은 일정 주기를 가지는 펄스(104A ~ 104B)이다. 출력된 펄스(104A ~ 104B)의 너비는 링 오실레이터의 지연시간 체인들(102 ~ 103)을 구성하는 표준 셀들의 전달 지연시간이 누적된 값이다. 펄스(104A ~ 104B)의 너비를 오실로스코프를 통하여 측정한 후, 스파이스(SPICE)에서의 로-투-하이(Low to High) 전달 지연시간의 비를 그 측정된 너비에 곱하여 링 오실레이터를 구성하는 표준 셀의 로-투-하이(Low to High) 전달 지연시간을 구한다.

한편, 일반적인 링 오실레이터의 속도를 측정하기 위한 방법 및 시스템이 미국 특허 출원 번호 US6,657,504B1에 "SYSTEM AND METHOD OF DETERMINING RING OSCILLATOR SPEED"란 제목으로 개시되어 있다. 이 기술에서는 표준 셀의 전달 지연시간을 계산하기 위해서, 링 오실레이터에서 출력되는 클록 펄스의 너비를 측정한다. 이러한 측정은 오실로스코프 또는 웨이퍼 단계에서 이루어져야 한다. 그로 인해, 이 기술은 고 성능 장비를 요구하며, 많은 인력과 시간을 요구하는 문제점을 갖는다. 또한, 링 오실레이터에서 출력되는 클록 펄스의 너비를 측정하는 과정에서 측정자에 의한 에러(Human Error)나 장비 자체의 오차가 추가될 가능성이 많아, 측정이 정확히되기 어렵다.

도 2는 일반적인 기술에 따른 표준 셀의 전달 지연 시간 계산을 위한 측정 시 에러를 설명하기 위한 그래프로서, 위에서 부터 아래로, 시스템 클록 펄스(SYS CLK), 링 오실레이터의 온/오프를 제어하기 위한 인에이블(En:ENABLE) 신호, 링 오실레이터의 출력 펄스(RING CLK), 오차를 갖는 링 카운터의 출력 카운트 값(Counter') 및 기준 카운트 값(Counter")을 나타낸다.

도 2에서 두 번째 인에이블 신호의 인가 시간과 링 오실레이터의 발진 주기가 등비 하지 않기 때문에, 동일한 인에이블 신호의 인가 시간에서도 한 주기만큼의 측정 오차가 발생할 수 있다. 또한, 일반적인 링 오실레이터에 대한 성능 측정 결과의 표준 편차, 평균 및 평균과의 델타(Delta) 값을 구하기가 어렵다. 또한, 일반적인 장치는 다수 링 오실레이터의 동작 시간을 설정하고, 성능 측정을 위한 카운터 초기값을 설정하기 위해 별도의 레지스터 뱅크 또는 다수의 플립플롭(Flip-Flop)을 요구하기 때문에, 전체 칩 크기를 증가시키는 문제점을 갖는다.

또한, 게이트 길이가 1㎛ 보다 작아지는 VDSM(Very Deep Sub Micron)으로 가면서, 혼선에 의해 표준 셀의 지연 시간이 받는 영향(Signal Integrity)을 고려할 필요성이 대두되고 있다. 그러나, 전술한 일반적인 기술들의 경우, 단지 표준 셀의 전달 시간 만을 측정할 수 있을 뿐이며, 신호 무결성을 측정할 수 없는 문제점을 갖는다.

본 발명이 이루고자 하는 기술적 과제는, TEG(Test Element Group)를 통한 표준 셀 라이브러리의 성능을 검증할 때, 링 오실레이터에서 혼선에 의해 지연 시간이 받는 영향인 신호 무결성(Signal Integrity)까기 포함하여 검증할 수 있는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치를 제공하는 데 있다.

상기 기술적 과제를 이루기 위한 본 발명에 의한 표준 셀 라이브러리의 성능 개선을 위한 측정 장치는, 인에이블 신호에 응답하여 활성화되어 혼선의 영향을 받은 측정 결과값을 출력하는 링 오실레이터 블럭들과, 상기 링 오실레이터 블록들에서 출력되는 측정 결과 값들 중에서 적어도 하나를 선택적으로 출력하는 디코더 및 정해진 구간동안 받은 상기 디코더의 출력값들의 최대값, 최소값 및 평균중 적어도 하나를 출력하는 스테티스틱스 어시스터(statistics assistor)로 구성되는 것이 바람직하다.

본 발명에 의한 표준 셀 라이브러리의 성능 개선을 위한 측정 장치는,

표준 셀 라이브러리의 성능을 평가하고 진단하는데 내장(built-in)된 회로를 사용함으로써 표준 셀의 성능을 보다 쉽고 빠르고 정확하게 실시하도록 해주어, 표준 셀 라이브러리를 효과적으로 개선하도록 해주며,

표준 셀 라이브러리의 성능 측정을 위해 내장형 측정 회로를 사용하기 때문 에, 측정자에 의한 에러(Human Error)나 장비 자체의 오차를 제거해 주고,

성능 측정을 위해 내장형 측정 회로를 사용하고 별도의 고성능 장비나 많은 인력과 시간 등이 요구되지 않으므로, 자원 효율면에서 많은 절감 효과가 있고,

특히, 내장형 측정 회로를 통해 성능 측정의 기간을 단축하여 전체적으로는 표준 셀 라이브러리 개발 기간을 단축해주고,

도 2에 도시된 바와 같이 일반적이 경우에 인에이블 신호의 인가 시간과 링 오실레이터의 발진 주기가 등비 하지 않아서 생기는 한 주기만큼의 측정 오차가 발생하였으나, 본 발명에서는 하강 카운터(505)를 더 추가함으로써 회로적으로 한 주기만큼의 오차를 1/2로 줄일 수 있으며, 또한 전체적으로 링 오실레이터가 발진하는 클록 주기의 오차도 줄여 주어 보다 더 정확한 성능 측정을 지원하고,

여러 종류의 링 오실레이터를 쉽게 선택적으로 성능을 측정할 수 있는 효과 이외에,

링 오실레이터의 내부에서 혼선(crosstalk)을 선택적으로 발생시켜,

첫째, 혼선 지연(delay)을 측정하여 시뮬레이션 툴(tool)과 비교할 수 있도록 하여, 혼선에 의한 신호 무결성(signal integrity)를 판단할 수 있도록 하고,

둘째, 혼선이 신호 지연에 영향을 미칠 때와 미치지 않은 두 가지의 경우를 동시에 분석할 수 있도록 하고, 이와 같이 하면서도 실드 신호(Shield)의 상태만 바꾸면 되므로, TEG의 크기를 증가시키지도 않는 효과를 갖는다.

이하, 본 발명의 실시예에 의한 표준 셀 라이브러리의 성능 개선을 위한 측 정 장치를 첨부된 도면들을 참조하여 다음과 같이 설명한다.

도 3은 본 발명의 일 실시 예에 따른 링 오실레이터에 대한 성능 측정을 위한 내장형 장치 구성을 나타낸 블록도이다.

도 3을 참조하면, 본 발명에 따른 측정 장치는 내장형(Built-in)으로 구현된다.

본 발명에 따른 측정 장치는, 다수 링 오실레이터 블록들(401), 디코더(decoder)(402) 및 스테티스틱스 어시스터(Statistics Assistor)(403)로 구성된다.

다수 링 오실레이터 블록들(401)은 링 오실레이터 블록(404), 펄스 발생 블럭들(421 및 420) 및 플립플롭(F/F) 체인(chain)(424) 등 단위 셀 종류별로 다양한 블럭들을 포함할 수 있다. 여기서, 단위 셀 종류별로 구성되는 하나의 링 오실레이터 블록(404)은 인에이블 신호(Enable)에 응답하여 활성화되어 혼선(crosstalk)의 영향을 받은 측정 결과값(511)을 출력한다.

이하, 본 발명에 의한 링 오실레이터 블럭(404)의 세부 구성 및 동작에 대해 다음과 같이 설명한다.

도 4는 본 발명의 일 실시 예에 따른 링 오실레이터 블록(404)의 블럭도이다.

도 4에 도시된 링 오실레이터 블록(404)은 인에이블 스테이블부(Enable Stable)(501), 링 오실레이터(502), 클록 온(Clock On) 부(503), 상승 카운터(Rising Counter)(504), 하강 카운터(Falling Counter)(505), REF 카운터(REF Counter)(506) 및 캡쳐 데이터(Captured Data) 저장부(507)로 구성된다.

인에이블 스테이블부(Enable Stable)(501)는 외부로부터 입력되는 외부 인에이블(Enable) 신호를 시스템 클록(SYS CLK)의 주기에 맞도록 재조정하고, 재조정된 결과를 내부 인에이블 신호로서 출력한다. 이하, 외부 인에이블 신호 또는 내부 인에이블 신호를 구분없이 '인에이블 신호'라고 한다. 이를 위해 인에이블 스테이블부(Enable Stable)(501)는 하강 엣지에서 동작하는 하나의 D 플립플롭(D Flip-Flop)으로 구현될 수 있다.

링 오실레이터(502)는 인에이블 신호(Enable)에 응답하여, 신호가 전달되는 경로에서 혼선의 영향을 받으면서 발진하며, 발진된 결과를 링 클럭 펄스(511)로서 출력한다. 이때, 링 오실레이터(502)는 실드 신호(Shield)에 응답하여 혼선의 영향을 선택적으로 받을 수 있다.

이하, 본 발명에 의한 링 오실레이터(502)의 구성 및 동작에 대해 첨부된 도면들을 참조하여 다음과 같이 설명한다.

도 5a 및 도 5b는 본 발명의 실시예에 의한 도 4에 도시된 링 오실레이터(502)의 회로도이다.

먼저, 도 5a에 도시된 링 오실레이터(502A)는 서로 순차적으로 연결된 제1 내지 제n 단위 셀들(719 내지 724)을 포함한다. 이와 비슷하게, 도 5b에 도시된 링 오실레이터(502B)는 서로 순차적으로 연결된 제1 내지 제n 단위 셀들(819 내지 824)을 포함한다.

도 5a 또는 도 5b에 도시된 단위 셀들(719 내지 724 및 819 내지 824) 각각 은 빅팀(victim) 표준 셀들과 어그레서(aggressor) 셀로 구성된다. 여기서, 빅팀 표준 셀이란 혼선에 의해 희생되는 표준 셀을 의미하고, 어그레서 셀이란 혼선을 야기시키는 셀을 의미이다.

예를 들어, 도 5a의 경우 빅팀 표준 셀들 각각은 반전 논리곱부 즉, NAND 게이트로 구현되고 어그레서 셀들 각각은 논리곱부 즉, AND 게이트로 구현될 례이다.도 5b의 경우, 빅팀 표준 셀과 어그레서 셀들 각각은 NAND 게이트로 구현된다. 그러나, 본 발명은 이에 국한되지 않고 다양한 형태의 논리 조합부들이 빅팀 표준 셀과 어그레서 셀을 구현하기 위해 사용될 수 있다.

즉, 도 5a 및 도 5b에 도시된 제1 단위 셀(719, 819)의 빅팀 표준 셀은 NAND 게이트(702, 802)에 해당하고, 제2 단위 셀(720, 820)의 빅팀 표준 셀은 NAND 게이트(Nd2-1)에 해당하고, 제3 단위 셀(722, 822)의 빅팀 표준 셀은 NAND 게이트(Nd2-2)에 해당하고, 제n 단위 셀(724, 824)의 빅팀 표준 셀은 NAND 게이트(Nd2-n)에 해당한다.

또한, 도 5a 및 도 5b에 도시된 제1 단위 셀(719, 819)에서 어그레서 셀은 NAND 게이트(702, 802)의 위쪽과 아래쪽에 각각 배치된 NAND 게이트(703, 803)에 해당하고, 제2 단위 셀(720, 820)에서 어그레서 셀은 NAND 게이트(Nd2-1)의 위쪽과 아래 쪽에 각각 배치된 NAND 게이트(711)에 해당하고, 제3 단위 셀(722, 822)부터 제n 단위 셀(724, 824)에서 어그레서 셀 역시 반복되는 모습을 갖는다. 도 5a 및 도 5b에 경우, 빅팀 표준 셀의 위쪽과 아래쪽에 각각 하나씩 두 개의 어그레서 셀이 배치된 것으로 도시되었지만, 본 발명은 이에 국한되지 않고 윗쪽이나 아래 쪽 중 어느 한 쪽에만 하나의 어그레서 셀이 배치될 수도 있다.

단위 셀들(719 내지 724 및 819 내지 824) 각각의 빅팀 표준 셀은 자신에게 들어오는 입력 신호를 반전하고, 반전된 입력 신호를 빅팀 네트(net)로 전달한다. 예를 들어, 제1 단위 셀(719, 819)에서 빅팀 표준 셀(702, 802)의 입력 신호는 인에이블 신호(Enable)(508)이다. 또한, 제n 단위 셀(724, 824)에서 빅팀 표준 셀(Nd2-n)의 출력은 링 클럭 펄스(511)이며 제1 단위 셀(719, 819)의 NAND 게이트(702, 802)로 궤환된다. 빅팀 표준 셀(702, 802)은 자신에게 들어오는 인에이블 신호(Enable)(508)를 반전하고, 반전된 인에이블 신호를 빅팀 네트(740, 840)으로 전달한다. 즉, 빅팀 네트란, 빅팀 표준 셀의 출력이 보내지는 경로를 의미한다.

단위 셀들(719 내지 724 및 819 내지 824) 각각의 어그레서 셀은 빅팀 표준 셀과 동기되어, 입력 신호를 받아서 어그레서 네트로 전달한다. 예를 들어, 제1 단위 셀(719, 819)의 어그레서 셀(703, 803)의 입력 신호는 인에이블 신호(Enable)(508)이다. 따라서, 어그레서 셀(703, 803)은 빅팀 표준 셀(702, 802)과 동기되어, 자신에게 들어오는 입력 신호인 인에이블 신호(Enable)(508)를 받아서 어그레서 네트(742, 842)로 전달한다. 즉, 어그레서 네트란, 어그레서 셀의 출력이 보내지는 경로를 의미한다.

본 발명에 의하면, 어그레서 셀이 입력 신호를 받아서 어그레서 네트로 전달하는 것을 허용 또는 차단하기 위해, 실드 신호(Shield)를 링 오실레이터(502)에 인가한다. 후술되는 바와 같이, 실드 신호(Shield)를 이용하여 혼선이 발생하게 할 수도 있고 발생하지 않게 할 수도 있다.

제2 내지 제n 단위 셀(720 내지 724 및 820 내지 824) 각각은 팬 아웃(fanout)(704, 804)를 하나씩 가질 수도 있다.

본 발명에 의한 링 오실레이터(502)는 각 단위 셀마다 어그레서 셀 및 빅팀 표준 셀을 마련하여, 다음 단위 셀로 인가되는 어그레서 네트와 빅팀 네트의 전이(transition) 시간을 동기화시켰다. 즉, 각 단위 셀의 빅팀 표준 셀과 어그레서 셀을 통과하는 신호의 전이는 동시에 발생한다. 그러므로, 스큐(skew)의 불확실성을 제거할 수 있다. 이때, 빅팀 네트와 어그레서 네트가 동기되어 신호를 전달 받을 때, 혼선을 야기하는 기생 커패시터(coupling capacitor)(C)(710, 810)가 빅팀 네트(740)와 어그레서 네트(742) 간에 형성될 수 있다. 기생 커패시터(710, 810)의 크기에 따라 혼선의 크기가 달라진다.

도 5a의 경우, 각 단위 셀의 빅팀 표준 셀과 어그레서 셀이 반대로 전이하는 어긋난 위상(Out of phase)의 관계를 보인다. 반면에, 도 5b의 경우, 각 단위 셀의 빅팀 표준 셀과 어그레서 셀이 같은 방향으로 전이하는 동상(In phase)의 관계를 보인다.

이하, 도 5a 및 도 5b에 도시된 링 오실레이터의 동작을 다음과 같이 첨부된 도면들을 참조하여 다음과 같이 설명한다.

도 6a 및 도 6b는 도 5a에 도시된 링 오실레이터의 동작을 설명하기 위한 도면들이고, 도 7a 및 도 7b는 도 5b에 도시된 링 오실레이터의 동작을 설명하기 위한 도면들이다.

도 6a 및 도 7a에 도시된 바와 같이, "1"로 세팅된 실드 신호(509)가 들어오면 혼선의 영향을 검증할 수 있다. 이 경우, 어그레서 셀(703, 803)이 빅팀 표준 셀(702, 802)과 동시에 전이하므로, 어그레스 네트(742, 842)와 빅팀 네트(740, 840)의 사이의 커플링에 의해 기생 커패시터(C)가 야기되고, 기생 커패시터(C)에 의해 혼선 현상이 발생한다. 이때, 어그레스 셀(703, 803)로서 도 6a에 도시된 바와 같이 AND 게이트를 이용하면, 어그레세 셀(703, 803)은 빅팀 표준 셀(702, 802)과 반대 방향으로 신호를 전이시키므로, 지연(delay)이 증가한다. 그러나, 어그레서 셀(703, 803)로서 NAND 게이트를 사용할 경우, 어그레스 셀(703, 803)은 빅팀 표준 셀(702, 802)과 동일한 방향으로 신호를 전이시키므로, 지연이 감소한다.

그러나, 도 6b 및 도 7b에 도시된 바와 같이, "0"으로 세팅된 실드 신호(509)가 들어오면, 혼선이 발생하지 않는다. 즉, 실드 신호(509)가 "0"으로 세팅되어 들어오면, 어그레서 셀(703, 803)의 출력이 도 6b에 도시된 바와 같이 항상 "0"이 되거나 도 7b에 도시된 바와 같이 항상 "1"이 되어, 어그레스 셀(703, 803)은 입력 신호(600)를 전이 즉, 어그레스 네트(742)로 전달하지 못한다. 따라서, 어 기생 커패시터(C)가 발생되지 않으므로 혼선이 발생하지 않는다.

전술한 바와 같이, 본 발명에 의한 링 오실레이터는 빅팀 표준 셀(702, 802)과 어그레서 셀(703, 803)을 나란히 배치하여, 빅팀 표준 셀(702, 802)과 어그레서 셀(703, 803)이 동시에 전이할 때 빅팀 네트(740)와 어그레서 네트(742)의 사이에 기생 커패시터(C)가 야기되어 혼선을 강제적으로 발생시킨다. 따라서, 일반적이 링 오실레이터가 단순히 지연 시간만을 측정할 수 있도록 하는 데 반해, 본원 발명은 표준 셀의 지연 시간 뿐만 아니라 표준 셀의 지연이 혼선에 의해 받는 영향도 측정할 수 있다.

게다가, 실드 신호(509)의 세팅을 "1"이나 "0"으로 변화시켜가면서 혼선의 영향 여부를 조절할 수 있으므로, 혼선이 지연에 미치는 영향이 어느 정도인지 비교할 수 있도록 하였다.

한편, 클록 온(Clock On) 부(503)는 인에이블 스테이블부(Enable Stable)(501)에서 출력되는 인에이블 신호에 따라 선택적으로 시스템 클록 펄스(SYS CLK)(512)를 REF 카운터(505)에 인가한다.

상승 카운터(Rising Counter)(504)는 링 오실레이터(502)에서 지속적으로 발진되어 출력되는 링 클록 펄스(Ring CLK)(511)의 상승 엣지와 하강 엣지 중 어느 하나에 응답하여 업 카운트 또는 다운 카운트 동작한다. 상승 카운터(Rising Counter)(504)는 상승 엣지에서 동작하는 것이 보다 바람직하다.

하강 카운터(Falling Counter)(505)는 링 오실레이터(502)에서 지속적으로 발진되어 출력되는 링 클록 펄스(Ring CLK)(511)의 상승 엣지와 하강 엣지 중 어느 하나에 응답하여 업 카운트 또는 다운 카운트 동작한다. 이는 링 오실레이터(502)에서 발진하는 링 클록 펄스(Ring CLK)(511)의 주기를 측정할 때, 측정 오차를 줄이기 위한 것이다. 그러나 하강 카운터(Falling Counter)(505)는 하강 엣지에서 동작하는 것이 보다 바람직하다.

REF 카운터(REF Counter)(506)는 클록 온 부(503)로부터 인가되는 시스템 클록 펄스(SYS CLK)(512)의 상승 엣지에서 동작한다.

캡쳐 데이터(Captured Data) 저장부(507)는 본 발명에 따른 장치가 동작을 중지할 때, 상승 카운터(504), 하강 카운터(505) 및 REF 카운터(506)에서 최종으로 카운트 값들을 저장한다.

도 8은 본 발명에서 링 오실레이터의 단위 셀 개수를 결정하기 위한 스파이스(SPICE) 시뮬레이션 결과를 나타낸 그래프이다.

링 오실레이터(502)를 구성하는 단위 셀의 개수는 도 8의 스파이스(SPICE) 시뮬레이션 결과를 통해 결정된다. 즉, 도 8의 결과에서 일정 펄스 너비를 가지는 것을 사용할 단위 셀로 결정한다.

인에이블 스테이블부(Enable Stable)(501)로부터 링 오실레이터(502)의 NAND 게이트(509)에 입력되는 인에이블(Enable) 신호(510)가 "1"이면, 링 오실레이터(502)는 전술한 바와 같이 혼선을 선택적으로 부여하면서 일정 주기를 가지는 링 클록 펄스(Ring CLK)(511)를 발진한다.

링 클록 펄스(Ring CLK)(511)의 주기는 NAND 게이트(702, 802)에서 마지막 제n 단위 셀까지의 전달 지연 시간에 의해 결정된다. 그러므로, 사용되는 단위 셀의 개수에 반비례한다. 또한, 링 클록 펄스(RING CLK)(511)의 주기는 공정, 온도, 전압 변화의 영향에 따라 최대 또는 최소 주파수를 가질 수 있다.

한편, 디코더(402)는 외부로부터 입력되는 선택신호(SEL)(405)에 따라 링 오실레이터 블록들(401)들에서 출력되는 측정 대상이 되는 결과값들 중 하나 또는 그 이상을 선택적으로 출력한다.

스테티스틱스 어시스터(403)는 정해진 구간동안 받은 디코더(402)의 출력값 들의 최대값, 최소값 및 평균중 적어도 하나를 출력한다. 이를 위해, 스테티스틱스 어시스터(403)는 최소최대값 저장부(Min_MAX)(407)와 누적가산부(Total Sum)(408)로 구성될 수 있다.

디코더(402)의 출력 즉, 선택신호(SEL)(405)에 의해 선택된 링 오실레이터 블록들(401)의 결과 값(409 및 410)은 스테티스틱스 어시스터(403)로 입력된다.

링 오실레이터 블록들(401)에 대한 측정이 여러 횟수로 실시될 때, 스테티스틱스 어시스터(403)는 외부로부터 입력받은 이그노어 인덱스(Ignore Index)(406)에 따라 디코더(402)로부터 입력되는 첫 번째 측정 결과 값들(409 및 410)에서부터 이그노어 인덱스(406)가 지시하는 i번째 측정 결과 값들(409 및 410)을 무시한다.

다음에 측정 횟수가 이그노어 인덱스(406)가 지시하는 i번째가 지나면, 스테티스틱스 어시스터(403)는 이후에 디코더(402)로부터 입력되는 측정 결과 값들(409 및 410)의 평균 값(AVE Value)(413)을 구한다. 평균 값(413)을 구하기 위해, 누적가산부(Total Sum)(408)는 디코더(402)로부터 입력되는 측정 결과 값들(409 및 410)을 누적 가산한다. 아울러, 도 4에서 여러 횟수에 걸쳐 측정한 카운터들(504, 505 및 506)의 출력들 중 최대/최소값(MIN_MAX)(414)을 저장한다. 이때, 표준 편차를 구하여 그 편차가 클 경우에는, 스테티스틱스 어시스터(403)에서 바이패스 되는 카운트 값(CNT Value)(412)들을 통하여 진단을 실시한다.

이하, 전술한 구성을 갖는 본 발명에 의한 장치의 세부 동작을 상세히 설명한다. 본 발명의 이해를 돕기 위해, k번의 성능 진단을 위한 측정을 실시한 예로서 설명된다.

본 발명에 따른 장치의 전원을 온 한다. 이때, 단위 셀 종류별 링 오실레이터 블록(404)에 구비된 링 오실레이터(502)의 입력 중 인에이블(Enable) 신호의 값을 알지 못한다. 즉, 불안정한 상태(Unknown)에서 성능 진단을 위한 측정을 시작한다.

이러한 이유로 인해, 본 발명에서는 측정을 위한 동작 시에 링 오실레이터(502)가 안정화될 때까지 충분한 시간 동안 초기화 신호(RESET)를 인가한다(S1).

여기서, 초기화 신호(RESET)를 인가하는 시간 즉, 초기화 시간은 게이트 수준의 시뮬레이션 또는 스파이스 시뮬레이션을 통하여 도 8과 같은 링 오실레이터 출력 파형도로부터 구한다.

링 오실레이터(502)가 안정화되면, 측정 대상인 링 오실레이터 블록(404)으로 입력되는 인에이블(Enable) 신호 값은 "1"에서 "0"으로 임의 시간 동안 인가한다(S2).

인에이블 스테이블부(Enable Stable)(501)는 외부로부터 입력되는 인에이블(Enable) 신호(508)를 시스템 클록(SYS_CLK)의 주기에 동기시킨다(S3). 예로써, 인에이블 스테이블부(Enable Stable)(501)는 클록 온(Clock On) 부(503)에서 출력하는 시스템 클록 펄스의 주기가 REF 카운터(506)에서 인식할 수 있는 최소 펄스 너비보다 작은 너비를 가지지 않도록, 출력하는 인에이블 신호(510) 값을 시스템 클록 펄스(512)의 주기에 동기시킨다.

인에이블 스테이블부(Enable Stable)(501)의 출력(510)이 "1"일 때, 링 오실레이터(502)를 활성화시킨다. 활성화된 링 오실레이터(502)는 일정 주기를 가지는 링 클록 펄스(Ring CLK)(511)를 지속적으로 발진한다(S4).

반면에, 인에이블 스테이블부(Enable Stable)(501)의 출력(510)이 "0"일 때, 링 오실레이터(502)를 비활성화시킨다. 비활성화된 링 오실레이터(502)는 일정 주기를 가지는 링 클록 펄스(Ring CLK)(511)의 발진을 정지한다(S5).

링 오실레이터(502)는 발진한 링 클록 펄스(Ring CLK)(511)를 상승 카운터(Rising Counter)(504)와 하강 카운터(Falling Counter)(505)로 출력한다(S6). 상승 카운터(Rising Counter)(504)는 링 오실레이터(502)에서 발진된 링 클록 펄스(Ring CLK)(511)의 상승 엣지에 의해 동작하며, 하강 카운터(Falling Counter)(505)는 링 오실레이터(502)에서 발진된 링 클록 펄스(Ring CLK)(511)의 하강 엣지에 의해 동작한다. 특히, 상기 두 카운터들(504,505)의 동작이 활성화 시에는, 입력되는 링 클록 펄스(511)의 주기마다 업 카운터 또는 다운 카운터로 동작한다. 즉, 링 클록 펄스(511)의 주기마다 업 카운트 또는 다운 카운트한다. 그러나 두 카운터들(504,505)의 동작이 비활성화 시에는 카운팅 동작을 정지한다(S7).

한편, 인에이블 스테이블부(Enable Stable)(501)의 출력(510)이 "1"일 때, 클록 온(Clock On) 부(503)는 외부로부터 입력되는 시스템 클록 펄스(SYS CLK)(512)를 REF 카운터(505)에 인가한다. 시스템 클록 펄스(SYS CLK)(512)를 입력받은 REF 카운터(REF Counter)(506)는 그 시스템 클록 펄스(512)의 매 주기 마다 업 카운트 또는 다운 카운트한다. 예로써, REF 카운터(REF Counter)(506)는 시스템 클록 펄스(SYS CLK)(512)의 상승 엣지에 의해 동작한다(S8). 반면에, 인에이블 스테이블부(Enable Stable)(501)의 출력(510)이 "0"일 때, 클록 온(Clock On) 부(503)는 외부로부터 입력되는 시스템 클록 펄스(SYS CLK)(512)이 REF 카운터(505)에 인가되는 것을 막는다. 그에 따라, REF 카운터(506)는 업 카운팅 또는 다운 카운팅 동작을 정지한다(S9).

인에이블 스테이블부(Enable Stable)(501)의 출력(510)이 "1"이면, 캡쳐 데이터(Captured Data) 저장부(507)는 동작 중인 세 개의 카운터(504, 505 및 506)의 출력(513, 514 및 515)을 저장하지 않는다(S10). 그러나, 인에이블 스테이블부(Enable Stable)(501)의 출력(510)이 "0"이면, 세 개의 카운터(504, 505 및 506)의 동작은 정지되고, 캡쳐 데이터(Captured Data) 저장부(507)는 동작이 정지된 세 개의 카운터(504, 505 및 506)의 출력(513, 514 및 515)을 저장함과 동시에 디코더(402)로 출력한다. 즉, 본 발명에 따른 링 오실레이터 블록의 동작이 중지되면, 최종 카운트 값들을 저장한다(S11).

디코더(402)는 링 오실레이터 블록(404)을 포함하는 다수 링 오실레이터 블록들(401)로부터 출력되는 결과를 입력받는다. 또한, 디코더(402)는 외부로부터 입력되는 선택신호(SEL)(405)에 따라 링 오실레이터 블록들(401)의 출력 중 하나 또는 그 이상을 선택적으로 출력한다. 즉, 디코더(402)는 선택신호(SEL)(405)에 따라 선택적으로 출력들(409, 410)을 스테티스틱스 어시스터(403)에 전달한다(S12).

전술한 과정들(S1~12)을 k번 반복 수행한다(S13).

이후에 스테티스틱스 어시스터(403)는 매회 디코더(402)에서 출력되는 결과들(409 및 410) 중에서 외부로부터 입력받은 이그노어 인덱스(Ignore Index)(406)가 나타내는 회수 만큼의 결과들을 무시한다. 즉, 스테티스틱스 어시스터(403)는 이그노어 인덱스(Ignore Index)(406)가 지시하는 i번째로 디코더(402)에서 출력되는 결과들(409 및 410)까지 무시하고, (i+1)번째부터 디코더(402)에서 출력되는 결과들(409 및 410)에 대한 누적 가산 등의 처리를 수행한다.

예로써, 스테티스틱스 어시스터(403)는 (i+1)번째부터 k번의 출력 결과들(409 및 410)에 대한 처리를 수행한 후에 즉, k번의 측정을 수행한 후에 그 동안의 측정 결과 값들(409 및 410)의 평균 값(AVE Value)(413)을 구하여 출력한다.

동시에, 스테티스틱스 어시스터(403)는 (i+1)번째부터 k번의 측정 결과를 출력하는 동안 매번 디코더(402)의 출력들을 이전 출력들과 비교하여 최대/최소값(MIN_MAX)(414)을 저장한다. 스테티스틱스 어시스터(403)는 최대/최소값(MIN_MAX)(414)과 같은 데이터를 저장하기 위해, 레지스터 뱅크 또는 다수 플립플롭(Flip-Flop)을 가질 수도 있다. 레지스터 뱅크 또는 다수 플립플롭(Flip-Flop)은 디코더(402)의 출력들(409 및 410)을 누적 가산한 결과도 저장할 수 있다.

스테티스틱스 어시스터(403)는 저장된 최대/최소값(MIN_MAX)(414)도 (i+1)번째부터 k번의 측정 결과 중 하나로써 출력한다. 또한 본 발명에서는 스테티스틱스 어시스터(403)에서 출력되는 평균값(413) 및/또는 최대/최소값(MIN_MAX)(414)에 대한 표준 편차를 구한다. 만약, 계산된 표준 편차가 정해진 기준 값보다 클 경우, 스테티스틱스 어시스터(403)에서 바이패스 되는 카운트 값(CNT Value)(412)들을 사용하여 진단을 실시한다. 즉, 본 발명에서는 스테티스틱스 어시스터(403)의 출력들(412,413 및 414) 중 적어도 하나를 사용하여 성능 진단을 실시한다. 즉, 스테티스틱스 어시스터(403)의 출력들(412, 413 및 414)을 사용하여 단위 셀들의 전달 지 연 시간을 계산한다. 계산된 전달 지연 시간에는 도 5a 또는 도 5b에 도시된 링 오실레이터에 의해 혼선의 영향을 받은 지연 성분도 포함되어 있다.

먼저, 하기한 식 1을 통해 링 오실레이터에 인가된 인에이블 신호가 "1"이 인가되는 구간 동안의 시간(En_Time)을 계산한다.

[식 1]

En_Time = 시스템 클록 펄스(SYS CLK) 주기 × REF_TR

예로써, 시스템 클록 펄스 주기를 10ns (100MHz)로 정한다. 그리고, "REF_TR"은 스테티스틱스 어시스터(403)에서 출력된 REF 카운터(506)의 평균 출력 값이다. REF 카운터(506)는 링 오실레이터에 인가된 시간을 측정하기 위해 업 카운티 또는 다운 카운팅한다.

이어서, 링 오실레이터에서 측정 결과를 출력하는 반복 회수(ROSC_loop)는 다음의 식 2를 통해 계산한다.

[식 2]

ROSC_loop = Fall_TR + Rise_TR + 0.5

상기에서 "Fall_TR"는 스테티스틱스 어시스터(403)에서 출력된 하강 카운터(falling Counter)(505)의 평균 출력 값이고, "Rise_TR"은 스테티스틱스 어시스터(403)에서 출력된 상승 카운터(Rising Counter)(504)의 평균 출력 값이다. 상승 카운터(504)와 하강 카운터(505)는 링 오실레이터에서 발진한 펄스(511)의 주기 또는 반주기를 측정하기 위해 업 카운트 또는 다운 카운트한다.

이어서, 링 오실레이터가 발진하는 링 클록 펄스(511)의 반주 기(OSC_Half_Period)는 다음의 식 3을 통해 계산된다. 즉, 상기한 식 1과 2에서 계산된 결과를 사용하여 계산한다.

[식 3]

OSC_Half_Period = En_Time / ROSC_loop

다음에, 단위 셀의 전달 지연시간(Unit Cell Delay)을 하기한 식 4를 통해 계산한다.

[식 4]

Unit Cell Delay = OSC_Half_Period / Unit Cell 개수 × 2

단위 셀의 전달 지연시간(Unit Cell Delay)은 상승(Rising) 전달 지연시간과 하강(Falling) 전달 지연시간의 합으로써, 전술한 식 3에서 계산된 결과를 사용하여 계산한다.

전달 지연시간(Unit Cell Delay)을 구성하는 상승(Rising) 전달 지연시간과 하강(Falling) 전달 지연시간은 다음의 식 5와 식 6으로써 계산된다.

[식 5]

tPLH = 단위 셀의 전달 지연시간(Unit Cell Delay) × LH

[식 6]

tPHL = OSC_Period × HL

상기한 식 5에서 "tPLH"가 단위 셀의 하강 전달 지연시간이며, "LH"는 스파이스 시뮬레이션 결과에서 단위 셀의 하강 전달 지연시간의 비율이다.

또한 상기한 식 6에서 "tPHL"가 단위 셀의 상승 전달 지연시간이며, "OSC_Period"는 상기한 식 3을 통해 계산된 반주기(OSC_Half_Period)로부터 계산되는 링 클록 펄스(511)의 주기이고, "HL"은 스파이스 시뮬레이션 결과에서 단위 셀의 상승 전달 지연시간의 비율이다.

이어서, 스테티스틱스 어시스터(403)에서 출력한 측정 결과들(412, 413 및 414)로부터 표준 편차, 평균, 평균과의 델타 값을 구하고, 상기한 식들로부터 계산된 단위 셀의 전달 지연시간의 정확도 및 회로의 이상 유무를 판단한다.

본 발명의 장치는 상기와 같이 스테티스틱스 어시스터(403)에서 출력한 측정 결과들(412, 413 및 414)로부터 표준 편차, 평균, 평균과의 델타 값을 구하고, 상기한 식들로부터 계산된 단위 셀의 전달 지연시간의 정확도 및 회로의 이상 유무를 판단하는 진단부(미도시)를 포함한다. 결국, 본 발명에서는 단위 셀의 전달 지연시간을 정확히 계산하고, 이상 유무를 판단하기 위해 계산되는 링 오실레이터에 대한 성능 측정 결과의 표준 편차, 평균 및 평균과의 델타(Delta) 값을 쉽게 구할 수 있다.

한편, 전술한 본 발명에 따른 측정 장치는 회로 보드 또는 테스트 보드 상에 내장될 수도 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

도 1은 일반적인 링 오실레이터를 나타낸 블록도이다.

도 2는 일반적인 기술에 따른 표준 셀의 전달 지연 시간 계산을 위한 측정 시 에러를 설명하기 위한 그래프이다.

도 4는 본 발명의 일 실시 예에 따른 링 오실레이터 블록의 블럭도이다.

도 5a 및 도 5b는 본 발명의 실시예에 의한 도 4에 도시된 링 오실레이터의 회로도이다.

도 6a 및 도 6b는 도 5a에 도시된 링 오실레이터의 동작을 설명하기 위한 도면들이다.

도 7a 및 도 7b는 도 5b에 도시된 링 오실레이터의 동작을 설명하기 위한 도면들이다.

도 8은 본 발명에서 링 오실레이터의 단위 셀 개수를 결정하기 위한 스파이스 시뮬레이션 결과를 나타낸 그래프이다.

* 도면의 주요부분에 대한 부호의 설명

401 : 다수의 링 오실레이터 블럭들 502 : 링 오실레이터

719 내지 724, 819 내지 824 : 단위 셀

702, 802 : 빅팀 표준 셀 703, 803 : 어그레서 셀

Claims

인에이블 신호에 응답하여 활성화되어 혼선의 영향을 받은 측정 결과값을 출력하는 링 오실레이터 블럭들;

상기 링 오실레이터 블록들에서 출력되는 측정 결과 값들 중에서 적어도 하나를 선택적으로 출력하는 디코더; 및

정해진 구간동안 받은 상기 디코더의 출력값들의 최대값, 최소값 및 평균중 적어도 하나를 출력하는 스테티스틱스 어시스터(statistics assistor)를 구비하는 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.
제1 항에 있어서, 상기 링 오실레이터 블럭들 각각은

외부로부터 받은 외부 인에이블 신호를 시스템 클록 주기에 맞도록 재조정하여 상기 인에이블 신호로서 출력하는 인에이블 스테이블부(Enable Stable);

상기 인에이블 신호에 응답하여, 신호가 전달되는 경로에서 상기 혼선의 영향을 받으면서 발진하며, 상기 발진된 결과를 링 클럭 펄스로서 출력하는 링 오실레이터;

상기 인에이블 신호에 따라 상기 시스템 클록 펄스를 선택적으로 출력하는 클록 온(Clock On)부;

상기 링 클럭 펄스의 상승 엣지와 하강 엣지 중 어느 하나에 응답하여 동작하는 상승 카운터;

상기 링 클럭 펄스의 상승 엣지와 하강 엣지 중 어느 하나에 응답하여 동작하는 하강 카운터; 및

상기 클록 온 부로부터 인가되는 상기 시스템 클록 펄스에 응답하여 동작하는 REF 카운터를 포함하는 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.
제2 항에 있어서, 상기 링 오실레이터는 실드 신호에 응답하여 상기 혼선의 영향을 선택적으로 받는 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.
제2 항 또는 제3 항에 있어서, 상기 링 오실레이터는 서로 순차적으로 연결된 제1 내지 제n 단위 셀들을 포함하고,

상기 단위 셀들 각각은

입력 신호를 반전하고, 상기 반전된 입력 신호를 빅팀(victim) 네트(net)로 전달하는 빅팀 표준 셀; 및

상기 빅팀 표준 셀과 동기되어, 상기 입력 신호를 받아서 어그레서(aggressor) 네트로 전달하는 적어도 하나의 어그레서 셀을 구비하고,

상기 제1 단위 셀의 상기 입력 신호는 상기 인에이블 신호이고, 상기 제n 단위 셀에서 상기 빅팀 표준 셀의 출력은 상기 링 클럭 펄스이며, 상기 빅팀 네트와 상기 어그레서 네트가 동기되어 신호를 전달 받을 때, 상기 혼선을 야기하는 기생 커패시터가 서로 간에 형성되는 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.
제4 항에 있어서, 상기 실드 신호는 상기 어그레서 셀이 상기 입력 신호를 받아서 상기 어그레서 네트로 전달하는 것을 차단하는 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.
제4 항에 있어서, 상기 빅팀 표준 셀과 상기 어그레서 셀들 각각은 반전 논리곱부인 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.
제4 항에 있어서, 상기 빅팀 표준 셀들 각각은 반전 논리곱부이고, 상기 어그레서 셀들 각각은 논리곱부 인 것을 특징으로 하는 표준 셀 라이브러리의 성능 개선을 위한 측정 장치.