CN114967807B - 时序检测电路以及自适应电压调节电路 - Google Patents

Abstract

本发明涉及一种时序检测电路，包括：信号输入模块，用于接收测试激励信号并输出翻转信号，以激活与所述信号输入模块连接的关键路径副本通路；第一检测模块，分别与所述关键路径副本通路、合理时序余量通路连接，用于根据所述关键路径副本通路输出的第一目标信号以及所述合理时序余量通路输出的第二目标信号获取第一检测信号；第二检测模块，分别与所述第一检测模块、悲观时序余量通路的输出端连接，用于根据所述第一目标信号以及所述悲观时序余量通路输出的第三目标信号获取第二检测信号；所述第一检测信号和所述第二检测信号用于共同决定所述待检测集成电路的时序状态。采用本申请提供的时序检测电路可以对集成电路的时序状态进行实时检测。

Description

时序检测电路以及自适应电压调节电路

技术领域

本发明涉及集成电路技术领域，特别是涉及一种时序检测电路和自适应电压调节电路。

背景技术

随着工艺的演进和便携式电子设备的普及，集成电路的能耗成为越来越重要的设计指标。对于便携式电子设备来说，集成电路的能耗直接关系到设备的续航时间和用户体验。传统的集成电路设计一般遵循最差设计方法，即在集成电路设计时按照其可能工作的最差环境条件进行设计，为集成电路保留足够的设计余量。然而集成电路在实际工作中，极少工作于最差环境条件，因此最差设计方法会造成集成电路的设计余量过大，从而造成集成电路能耗增加。

因此，需要根据集成电路当前的工作状态进行自适应调节以节省能耗，通常，对集成电路当前的工作状态进行评估的方法不够便捷和精确，及时性不强。

发明内容

基于此，有必要提供一种时序检测电路以及自适应电压调节电路。

一方面，提供了一种时序检测电路，包括：

信号输入模块，用于接收测试激励信号，并根据所述测试激励信号输出翻转信号；所述翻转信号用于激活与所述信号输入模块连接的关键路径副本通路，其中，所述关键路径副本通路为根据待检测集成电路中的关键逻辑路径电路获得；

第一检测模块，分别与所述关键路径副本通路的输出端、合理时序余量通路的输出端连接，用于根据所述关键路径副本通路输出的第一目标信号以及所述合理时序余量通路输出的第二目标信号获取第一检测信号；其中，所述合理时序余量通路与所述关键路径副本通路的输出端连接，用于给所述第一目标信号提供合理时序余量并输出第二目标信号；

第二检测模块，分别与所述第一检测模块、悲观时序余量通路的输出端连接，用于根据所述第一目标信号以及所述悲观时序余量通路输出的第三目标信号获取第二检测信号；其中，所述悲观时序余量通路与所述合理时序余量通路的输出端连接，用于给所述第二目标信号提供悲观时序余量并输出第三目标信号；所述第一检测信号和所述第二检测信号用于共同决定所述待检测集成电路的时序状态。

上述时序检测电路，通过信号输入模块接收测试激励信号，并输出翻转信号，以用于激活关键路径副本通路，通过第一检测模块根据所述关键路径副本通路输出的第一目标信号以及合理时序余量通路输出的第二目标信号获取第一检测信号，第二检测模块根据所述关键路径副本通路输出的第一目标信号以及悲观时序余量通路输出的第三目标信号获取第二检测信号，可以根据所述第一检测信号和所述第二检测信号对所述待检测的集成电路中的关键逻辑路径的时序状态进行及时准确地检测。

在其中一个实施例中，所述第一检测模块包括：

第一触发器单元，所述第一触发器单元的数据端与所述关键路径副本通路的输出端连接并接收所述第一目标信号，所述第一触发器单元的第一脉冲输入端用于接收所述测试激励信号，所述第一触发器单元用于在所述测试激励信号的激励下根据所述第一目标信号输出第一采样信号；

第二触发器单元，所述第二触发器单元的数据端与所述合理时序余量通路的输出端连接并接收所述第二目标信号，所述第二触发器单元的第二脉冲输入端用于接收所述测试激励信号，所述第二触发器单元用于在所述测试激励信号的激励下根据所述第二目标信号输出第二采样信号；

第一异或门，所述第一异或门的第一端与所述第一触发器单元的输出端连接并接收所述第一采样信号，所述第一异或门的第二端与所述第二触发器单元的输出端连接并接收所述第二采样信号，所述第一异或门的用于根据所述第一采样信号和所述第二采样信号输出所述第一检测信号。

在其中一个实施例中，所述第一检测信号包括低电平信号和高电平信号，其中，所述第一异或门用于在所述第一采样信号和所述第二采样信号相同时输出所述低电平信号，在所述第一采样信号和所述第二采样信号不同时输出所述高电平信号。

在其中一个实施例中，所述第二检测模块包括：

第三触发器单元，所述第三触发器单元的数据端与所述悲观时序余量通路的输出端连接并接收所述第三目标信号，所述第三触发器单元的第三脉冲输入端用于接收所述测试激励信号，所述第三触发器单元用于在所述测试激励信号的激励下根据所述第三目标信号输出第三采样信号；

第二异或门，所述第二异或门的第一端与所述第一触发器单元的输出端连接并接收所述第一采样信号，所述第二异或门的第二端与所述第三触发器单元的输出端连接并接收所述第三采样信号，所述第二异或门用于根据所述第一采样信号和所述第三采样信号输出所述第二检测信号。

在其中一个实施例中，所述第二检测信号包括低电平信号和高电平信号，其中，所述第二异或门用于在所述第一采样信号和所述第三采样信号相同时输出所述低电平信号，在所述第一采样信号和所述第三采样信号不同时输出所述高电平信号。

在其中一个实施例中，所述信号输入模块包括：

第四触发器单元，所述第四触发器单元的脉冲输入端用于接收所述测试激励信号；

第一非门，所述第一非门的输入端与所述第四触发器单元的输出端连接，所述第一非门的输出端分别与所述第四触发器单元的数据端以及所述关键路径副本通路的输入端连接，用于在所述测试激励信号的激励下输出所述翻转信号至所述关键路径副本通路。

在其中一个实施例中，所述合理时序余量通路包括第一预设数量个非门以及所述悲观时序余量通路包括第二预设数量个非门。

另一方面，还提供了一种自适应电压调节电路，所述自适应电压调节电路包括：

如前述任一项所述的时序检测电路；

电压控制单元，与所述时序检测电路连接，用于根据所述第一检测信号和所述第二检测信号生成调节信号；

电压调节单元，与所述电压控制单元连接，用于根据所述调节信号对所述待检测集成电路接收的电压进行调节。

上述自适应电压调节电路，通过时序检测电路对待检测集成电路的时序状态进行检测得到检测信号，电压控制单元可以根据所述检测信号生成相应的调节信号，进一步使电压调节单元根据所述调节信号对集成电路接收的电压大小进行调节，避免集成电路在任何工作条件下都使用相同大小的供电电压，达到了在节省能耗的同时又保证了集成电路正常工作的效果。

在其中一个实施例中，所述时序状态包括宽松状态、合理状态以及紧张状态，其中，所述电压控制单元还用于：

当所述第一检测信号与所述第二检测信号均为低电平信号时，判断所述时序状态为所述宽松状态；

当所述第一检测信号为低电平信号，所述第二检测信号为高电平信号时，判断所述时序状态为所述合理状态；

当所述第一检测信号与所述第二检测信号均为高电平信号时，判断所述时序状态为所述紧张状态。

在其中一个实施例中，其中，所述电压调节信号包括降低电压信号、保持电压信号以及升高电压信号，其中，

当所述时序状态为所述宽松状态时，所述调节信号为降低电压信号，所述降低电压信号用于指示所述电压调节单元对所述待检测集成电路接收的电压进行降低调节；

当所述时序状态为所述合理状态时，所述调节信号为保持电压信号，所述保持电压信号用于指示所述电压调节单元对所述待检测集成电路接收的电压维持不变；

当所述时序状态为所述紧张状态时，所述调节信号为升高电压信号，所述升高电压信号用于指示所述电压调节单元对所述待检测集成电路接收的电压进行升高调节。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例的时序检测电路的结构图；

图2为另一实施例的时序检测电路的结构图；

图3为一实施例的自适应电压调节电路的结构图；

图4为一实施例的检测信号与调节信号的对应图。

附图标记说明：

信号输入模块-10、第四触发器-101、第一非门-102、第一检测模块-20、第一触发器-201、第二触发器-202、第一异或门-203、第一异或门的第一端-2031、第一异或门的第二端-2032、第二检测模块-30、第三触发器-301、第二异或门-302、第二异或门的第一端-3021、第二异或门的第二端-3022、关键路径副本通路-40、合理时序余量通路-50、悲观时序余量通路-60、时序检测电路-A、电压控制单元-B、电压调节单元C、数字电路-D。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一触发器单元称为第二触发器单元，且类似地，可将第二触发器单元称为第一触发器单元。第一触发器单元和第二触发器单元两者都是触发器单元，但其不是同一触发器单元。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

在其中一个实施例中，如图1所示，提供了一种时序检测电路，包括信号输入模块10，第一检测模块20以及第二检测模块30。

信号输入模块10，用于接收测试激励信号，并根据所述测试激励信号输出翻转信号；所述翻转信号用于激活与所述信号输入模块连接的关键路径副本通路40，其中，所述关键路径副本通路40为根据待检测集成电路中的关键逻辑路径电路获得。

其中，关键逻辑路径是待检测集成电路中时序最紧张的逻辑路径，即逻辑延时最大的路径。理论上，当集成电路受到环境条件波动影响而发生时序错误时，关键逻辑路径最先出错，通过复制所述关键逻辑路径，得到所述关键路径副本通路40并检测所述关键路径副本通路40的时序状态就可以获取待检测集成电路整体的时序状况。

所述测试激励信号为时钟信号，所述信号输入模块10接收所述时钟信号，并根据所述时钟信号输出翻转信号至所述关键路径副本通路40，所述关键路径副本通路40在所述翻转信号的激励下被激活。只有当所述关键路径副本通路40被激活时才能在关键路径副本通路40的输出端检测到信号发生变化，从而根据采样信号确定关键路径副本通路40的时序状态。

第一检测模块20，分别与所述关键路径副本通路40的输出端、合理时序余量通路50的输出端连接，用于根据所述关键路径副本通路40输出的第一目标信号以及所述合理时序余量通路50输出的第二目标信号获取第一检测信号；其中，所述合理时序余量通路50与所述关键路径副本通路40的输出端连接，用于给所述第一目标信号提供合理时序余量并输出第二目标信号。

所述翻转信号通过所述信号输入模块10输出，经过所述关键路径副本通路40后输出为第一目标信号，进一步经过所述合理时序余量通路50输出为所述第二目标信号。其中，所述合理时序余量通路50作为增加的合理路径延时，用于给所述第一目标信号提供合理时序余量。所述第一检测模块20，分别与所述关键路径副本通路40的输出端以及合理时序余量通路50的输出端连接，用于接收所述关键路径副本通路40输出的第一目标信号以及所述合理时序余量通路50输出的第二目标信号，并根据所述第一目标信号以及所述第二目标信号是否相同来获取第一检测信号。

第二检测模块30，分别与所述第一检测模块20、悲观时序余量通路60的输出端连接，用于根据所述第一目标信号以及所述悲观时序余量通路60输出的第三目标信号获取第二检测信号；其中，所述悲观时序余量通路60与所述合理时序余量通路50的输出端连接，用于给所述第二目标信号提供悲观时序余量并输出第三目标信号；所述第一检测信号和所述第二检测信号用于共同决定所述待检测集成电路的时序状态。

所述翻转信号经过所述合理时序余量通路50输出为所述第二目标信号后，进一步经过所述悲观时序余量通路60输出为第三目标信号。其中，所述悲观时序余量通路60作为增加的悲观路径延时，用于给所述第二目标信号提供悲观时序余量。

所述第二检测模块30，分别与所述第一检测模块20以及悲观时序余量通路60的输出端连接，用于获取所述关键路径副本通路40输出的第一目标信号以及所述悲观时序余量通路60输出的第三目标信号，并根据所述第一目标信号以及所述第三目标信号是否相同来获取第二检测信号。所述关键路径副本通路40的时序状态由所述第一检测信号及所述第二检测信号共同决定。具体的，所述第一检测信号、所述第二检测信号以及时序状态之间可建立一个对应图表，根据检测结果以及所述对应图表可得知所述集成电路关键路径副本通路的时序状态。

本实施例中，通过信号输入模块接收测试激励信号，并输出翻转信号，以用于激活关键路径副本通路，通过第一检测模块根据所述关键路径副本通路输出的第一目标信号以及合理时序余量通路输出的第二目标信号获取第一检测信号，第二检测模块根据所述关键路径副本通路输出的第一目标信号以及悲观时序余量通路输出的第三目标信号获取第二检测信号，可以根据所述第一检测信号和所述第二检测信号对所述待检测的集成电路中的关键逻辑路径的时序状态进行及时准确地检测。

在其中一个实施例中，所述信号输入模块10包括第四触发器单元101和第一非门102。

第四触发器单元101，所述第四触发器单元101的脉冲输入CK端用于接收所述测试激励信号。

第一非门102，所述第一非门102的输入端与所述第四触发器单元101的输出端连接，所述第一非门102的输出端分别与所述第四触发器单元101的数据端以及所述关键路径副本通路40的输入端连接，用于在所述测试激励信号的激励下输出所述翻转信号至所述关键路径副本通路40。

所述测试激励信号从所述第四触发器单元101的脉冲输入CK端输入，所述第四触发器单元101的Q输出端会将当前数据进行保存，例如当前数据为“0”，则保存为“0”并输出，输出的数据经过所述第一非门102反相处理，即得到一个从“0”到“1”的翻转，此翻转再所述第一非门102传输至所述第四触发器单元101的数据D端，则此时所述第四触发器单元101的数据D端输入为“1”，在所述时钟信号的驱动下，所述第四触发器单元101的Q输出端则会输出“1”。由此，所述第四触发器单元101在每个所述时钟信号周期内都会产生“0”到“1”、或“1”到“0”的翻转信号。所述翻转信号经过所述第一非门102传输至所述关键路径副本通路40，使所述关键路径副本通路40被激活。

本实施例中，通过信号输入模块获取测试激励信号，根据所述测试激励信号得到翻转信号，可以使所述关键路径副本通路在所述翻转信号的激励下被激活。

在其中一个实施例中，请继续参考图1，所述第一检测模块20包括第一触发器单元201、第二触发器单元202和第一异或门203。

第一触发器单元201，所述第一触发器单元201的数据端与所述关键路径副本通路40的输出端连接并接收所述第一目标信号，所述第一触发器单元201的第一脉冲输入端用于接收所述测试激励信号，所述第一触发器单元201用于在所述测试激励信号的激励下根据所述第一目标信号输出第一采样信号。

其中，所述翻转信号经过所述关键路径副本通路40后，输出为第一目标信号，所述第一触发器单元201的数据D端与所述关键路径副本通路40的输出端连接，可以直接接收所述关键路径副本通路40的输出信号，当集成电路时序余量充足时，所述第一触发器单元201一定会采样到正确的数据。所述第一触发器单元201的第一脉冲输入CK端用于接收所述测试激励信号，并在所述测试激励信号的上升沿到来时进行采样，得到第一采样信号。具体的，所述第一采样信号可以为“0”或“1”。

第二触发器单元202，所述第二触发器单元202的数据端与所述合理时序余量通路50的输出端连接并接收所述第二目标信号，所述第二触发器单元202的第二脉冲输入端用于接收所述测试激励信号，所述第二触发器单元202用于在所述测试激励信号的激励下根据所述第二目标信号输出第二采样信号。

其中，所述第二触发器单元202接收比关键路径副本通路40延时更长一点的合理时序余量通路50输出的第二目标信号，其增加的延时可作为合理的时序余量。若所述集成电路的关键逻辑路径的延时处于合理的时序余量之内，所述第一触发器单元201和所述第二触发器单元202得到的采样信号会不同。

所述第二触发器单元202的数据D端与所述合理时序余量通路50的输出端连接，可以接收所述合理时序余量通路50的输出的第二目标信号。所述第二触发器单元202的第二脉冲输入CK端用于接收所述测试激励信号，并在所述测试激励信号的上升沿到来时进行采样，得到第二采样信号。具体的，所述第二采样信号可以为“0”或“1”。

第一异或门203，所述第一异或门203的第一端2031与所述第一触发器单元201的输出端连接并接收所述第一采样信号，所述第一异或门203的第二端2032与所述第二触发器单元202的输出端连接并接收所述第二采样信号，所述第一异或门203用于根据所述第一采样信号和所述第二采样信号输出所述第一检测信号。

其中，所述第一检测信号包括低电平信号和高电平信号，所述第一异或门203用于在所述第一采样信号和所述第二采样信号相同时输出所述低电平信号，在所述第一采样信号和所述第二采样信号不同时输出所述高电平信号。

具体的，所述低电平信号对应为“0”，所述高电平信号对应为“1”，所述第一检测信号用“S₀”表示。当所述第一采样信号和所述第二采样信号不同时，所述第一异或门203输出S₀为1；当所述第一采样信号和所述第二采样信号相同时，所述第一异或门203输出S₀为0。

本实施例中，通过第一触发器单元接收关键路径副本通路输出的第一目标信号，第二触发器单元接收合理时序余量通路输出的第二目标信号，可以根据所述第一目标信号和第二目标信号分别得到第一采样信号和第二采样信号，进一步使第一异或门基于所述第一采样信号和第二采样信号输出第一检测信号，可以判断所述关键逻辑路径的延时状态是否处于合理时序余量之内。

在其中一个实施例中，所述第二检测模块30包括第三触发器单元301和第二异或门302。

第三触发器单元301，所述第三触发器单元301的数据端与所述悲观时序余量通路60的输出端连接并接收所述第三目标信号，所述第三触发器单元301的第三脉冲输入端用于接收所述测试激励信号，所述第三触发器单元301用于在所述测试激励信号的激励下根据所述第三目标信号输出第三采样信号。

其中，所述第三触发器单元301接收比合理时序余量通路50延时更长一点的悲观时序余量通路60输出的第三目标信号，其增加的延时可作为悲观的时序余量。若所述集成电路的关键逻辑路径的延时大于合理时序余量且小于悲观时序余量，所述第一触发器单元201和所述第三触发器单元301得到的采样信号会不同。

所述第三触发器单元301的数据D端与所述悲观时序余量通路60的输出端连接，可以接收所述悲观时序余量通路60的输出的第三目标信号。所述第三触发器单元301的第三脉冲输入CK端用于接收所述测试激励信号，并在所述测试激励信号的上升沿到来时进行采样，得到第三采样信号。具体的，所述第三采样信号可以为“0”或“1”。

第二异或门302，所述第二异或门302的第一端3021与所述第一触发器单元201的输出端连接并接收所述第一采样信号，所述第二异或门302的第二端3022与所述第三触发器单元301的输出端连接并接收所述第三采样信号，所述第二异或门302用于根据所述第一采样信号和所述第三采样信号输出所述第二检测信号。

其中，所述第二检测信号包括低电平信号和高电平信号，所述第二异或门302用于在所述第一采样信号和所述第三采样信号相同时输出所述低电平信号，在所述第一采样信号和所述第三采样信号不同时输出所述高电平信号。

具体的，所述低电平信号对应为“0”，所述高电平信号对应为“1”，所述第二检测信号用“S₁”表示。当所述第一采样信号和所述第三采样信号不同时，所述第二异或门302输出S₁为1；当所述第一采样信号和所述第三采样信号相同时，所述第二或门302输出S₁为0。

本实施例中，通过第一触发器单元接收关键路径副本通路输出的第一目标信号，第三触发器单元接收悲观时序余量通路输出的第三目标信号，可以根据所述第一目标信号和第三目标信号分别得到第一采样信号和第三采样信号，进一步使第二异或门基于所述第一采样信号和第三采样信号输出第二检测信号，可以判断所述关键逻辑路径的延时状态是否处于合理时序余量与悲观时序余量之间。

在其中一个实施例中，所述合理时序余量通路50包括第一预设数量个非门以及所述悲观时序余量通路60包括第二预设数量个非门。

其中，所述第一预设数量和所述第二预设数量可以根据实际需要而设置，图1中仅以所述合理时序余量通路50和所述悲观时序余量通路60均包括2个非门来示意说明，并不用于限定其具体组成。

另一方面，如图2所示，还提供了一种自适应电压调节电路，所述电压调节电路包括如前述任一实施例的时序检测电路A、电压控制单元B以及电压调节单元C。其中，电压控制单元B，与所述时序检测电路A连接，用于根据所述第一检测信号和所述第二检测信号生成调节信号；电压调节单元C，与所述电压控制单元B连接，用于根据所述调节信号对所述待检测集成电路接收的电压进行调节。

其中，数字电路D作为所述待检测集成电路的主要逻辑功能电路，所述关键逻辑路径从所述数字电路D中确定。通过复制所述关键逻辑路径得到所述关键路径副本通路40，由所述时序检测电路A对所述关键路径副本通路40的时序状态进行检测可以反映所述待检测集成电路的整体时序状态。

当由于工作条件等因素的波动造成集成电路时序紧张时，时序检测电路A输出对应的检测信号，电压控制单元B与所述时序检测电路连接，用于根据所述第一检测信号和所述第二检测信号判断所述待检测集成电路的时序状态并生成对应的调节信号，电压调节单元C与所述电压控制单元B连接，在接收到所述调节信号后，对所述待检测集成电路接收的电压大小进行调节。其中，所述电压控制单元B与所述电压调节单元C可以设置于所述集成电路内部，也可以设置于所述集成电路外部。

本实施例中，通过时序检测电路对待检测集成电路的时序状态进行检测得到检测信号，电压控制单元根据所述检测信号生成调节信号，进一步使电压调节单元根据所述调节信号对集成电路接收的电压大小进行调节，避免集成电路在任何工况下都采用相同大小的供电电压，达到了在节省能耗的同时又保证了集成电路正常工作的效果。

在其中一个实施例中，所述时序状态包括宽松状态、合理状态以及紧张状态，其中，所述电压控制单元还用于当所述第一检测信号与所述第二检测信号均为低电平信号时，判断所述时序状态为所述宽松状态；当所述第一检测信号为低电平信号，所述第二检测信号为高电平信号时，判断所述时序状态为所述合理状态；当所述第一检测信号与所述第二检测信号均为高电平信号时，判断所述时序状态为所述紧张状态。

请参考图3，当所述第一检测信号S₀与所述第二检测信号S₁均为低电平信号“0”时，说明此时时序余量大于关键路径副本通路的延时与合理时序余量以及悲观时序余量的和，说明集成电路工作于非常宽松的时序余量状态下。

当所述第一检测信号S₀为低电平信号“0”，所述第二检测信号S₁为高电平信号“1”时，说明所述第一触发器单元201与所述第二触发器单元202的采样信号相同，但不同于所述第三触发器单元301的采样信号，则说明路径的时序余量处于合理时序余量和悲观时序余量之间，此时时序余量处于合理水平，所述时序状态为合理状态。

当所述第一检测信号S₀与所述第二检测信号S₁均为高电平信号“1”时，说明所述第一触发器单元201与所述第二触发器单元202以及所述第三触发单元301的采样信号均不同，此时路径的时序余量小于合理时序余量，所述集成电路即将发生时序错误，此时时序状态为紧张状态。

本实施例中，通过电压控制单元接收第一检测信号和第二检测，可以根据第一检测信号和第二检测具体判断当前集成电路的时序状态，实现了对待检测集成电路的时序状态的实时检测。

在其中一个实施例中，其中，所述电压调节信号包括降低电压信号、保持电压信号以及升高电压信号。

当所述时序状态为所述宽松状态时，说明集成电路接收的电压有降低的空间，为避免能耗的浪费，所述调节信号为降低电压信号，所述电压调节单元根据所述调节信号对所述待检测集成电路接收的电压进行降低调节。

当所述时序状态为所述合理状态时，说明当前电压处于合理水平，无需调节，所述调节信号为保持电压信号，所述电压调节单元根据所述保持电压信号使所述待检测集成电路接收的电压维持不变。

当所述时序状态为所述紧张状态时，说明电压过低，需要升高电压避免集成电路运行出错，则所述调节信号为升高电压信号，所述电压调节单元根据所述升高电压信号对所述待检测集成电路接收的电压进行升高调节。

本实施例中，通过电压调节单元接收调节信号，可以根据调节信号对集成电路接收的电压大小进行自适应调节，有利于增强集成电路的鲁棒性，减少设计余量，在保证集成电路正常运行的前提下，节省了能耗。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种时序检测电路，其特征在于，包括：

信号输入模块，用于接收测试激励信号，并根据所述测试激励信号输出翻转信号；所述翻转信号用于激活与所述信号输入模块连接的关键路径副本通路，其中，所述关键路径副本通路为根据待检测集成电路中的关键逻辑路径电路获得；所述关键逻辑路径为所述待检测集成电路中逻辑延时最大的路径；

第一检测模块，分别与所述关键路径副本通路的输出端、合理时序余量通路的输出端连接，用于根据所述关键路径副本通路输出的第一目标信号以及所述合理时序余量通路输出的第二目标信号获取第一检测信号；其中，所述合理时序余量通路与所述关键路径副本通路的输出端连接，作为增加的合理路径延时，用于给所述第一目标信号提供合理时序余量并输出第二目标信号；所述合理时序余量通路包括第一预设数量个非门；

第二检测模块，分别与所述第一检测模块、悲观时序余量通路的输出端连接，用于根据所述第一目标信号以及所述悲观时序余量通路输出的第三目标信号获取第二检测信号；其中，所述悲观时序余量通路与所述合理时序余量通路的输出端连接，作为增加的悲观路径延时，用于给所述第二目标信号提供悲观时序余量并输出第三目标信号；所述悲观时序余量通路包括第二预设数量个非门；所述第一检测信号和所述第二检测信号用于共同决定所述待检测集成电路的时序状态。

2.根据权利要求1所述的电路，其特征在于，所述第一检测模块包括：

第一触发器单元，所述第一触发器单元的数据端与所述关键路径副本通路的输出端连接并接收所述第一目标信号，所述第一触发器单元的第一脉冲输入端用于接收所述测试激励信号，所述第一触发器单元用于在所述测试激励信号的激励下根据所述第一目标信号输出第一采样信号；

第二触发器单元，所述第二触发器单元的数据端与所述合理时序余量通路的输出端连接并接收所述第二目标信号，所述第二触发器单元的第二脉冲输入端用于接收所述测试激励信号，所述第二触发器单元用于在所述测试激励信号的激励下根据所述第二目标信号输出第二采样信号；

第一异或门，所述第一异或门的第一端与所述第一触发器单元的输出端连接并接收所述第一采样信号，所述第一异或门的第二端与所述第二触发器单元的输出端连接并接收所述第二采样信号，所述第一异或门的用于根据所述第一采样信号和所述第二采样信号输出所述第一检测信号。

3.根据权利要求2所述的电路，其特征在于，所述第一检测信号包括低电平信号和高电平信号，其中，所述第一异或门用于在所述第一采样信号和所述第二采样信号相同时输出所述低电平信号，在所述第一采样信号和所述第二采样信号不同时输出所述高电平信号。

4.根据权利要求2所述的电路，其特征在于，所述第二检测模块包括：

第三触发器单元，所述第三触发器单元的数据端与所述悲观时序余量通路的输出端连接并接收所述第三目标信号，所述第三触发器单元的第三脉冲输入端用于接收所述测试激励信号，所述第三触发器单元用于在所述测试激励信号的激励下根据所述第三目标信号输出第三采样信号；

第二异或门，所述第二异或门的第一端与所述第一触发器单元的输出端连接并接收所述第一采样信号，所述第二异或门的第二端与所述第三触发器单元的输出端连接并接收所述第三采样信号，所述第二异或门用于根据所述第一采样信号和所述第三采样信号输出所述第二检测信号。

5.根据权利要求4所述的电路，其特征在于，所述第二检测信号包括低电平信号和高电平信号，其中，所述第二异或门用于在所述第一采样信号和所述第三采样信号相同时输出所述低电平信号，在所述第一采样信号和所述第三采样信号不同时输出所述高电平信号。

6.根据权利要求1所述的电路，其特征在于，所述信号输入模块包括：

第四触发器单元，所述第四触发器单元的脉冲输入端用于接收所述测试激励信号；

第一非门，所述第一非门的输入端与所述第四触发器单元的输出端连接，所述第一非门的输出端分别与所述第四触发器单元的数据端以及所述关键路径副本通路的输入端连接，用于在所述测试激励信号的激励下输出所述翻转信号至所述关键路径副本通路。

7.一种自适应电压调节电路，其特征在于，所述电压调节电路包括：

如权利要求1-6任一项所述的时序检测电路；

电压控制单元，与所述时序检测电路连接，用于根据所述第一检测信号和所述第二检测信号生成调节信号；

电压调节单元，与所述电压控制单元连接，用于根据所述调节信号对所述待检测集成电路接收的电压进行调节。

8.根据权利要求7所述的自适应电压调节电路，其特征在于，所述时序状态包括宽松状态、合理状态以及紧张状态，其中，所述电压控制单元还用于：

当所述第一检测信号与所述第二检测信号均为低电平信号时，判断所述时序状态为所述宽松状态；

当所述第一检测信号为低电平信号，所述第二检测信号为高电平信号时，判断所述时序状态为所述合理状态；

当所述第一检测信号与所述第二检测信号均为高电平信号时，判断所述时序状态为所述紧张状态。

9.根据权利要求8所述的自适应电压调节电路，其特征在于，其中，所述调节信号包括降低电压信号以及保持电压信号，其中，

当所述时序状态为所述宽松状态时，所述调节信号为降低电压信号，所述降低电压信号用于指示所述电压调节单元对所述待检测集成电路接收的电压进行降低调节；

当所述时序状态为所述合理状态时，所述调节信号为保持电压信号，所述保持电压信号用于指示所述电压调节单元对所述待检测集成电路接收的电压维持不变。

10.根据权利要求9所述的自适应电压调节电路，其特征在于，其中，所述调节信号还包括升高电压信号，其中，

当所述时序状态为所述紧张状态时，所述调节信号为升高电压信号，所述升高电压信号用于指示所述电压调节单元对所述待检测集成电路接收的电压进行升高调节。

Images