JP5524568B2 - 半導体装置、及び半導体装置の設計方法 - Google Patents
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Description
1−1.半導体装置
図1は、本発明の第1の実施の形態に係る半導体装置1の構成を示すブロック図である。この半導体装置1は、電圧制御機能を有している。具体的には、半導体装置1は、電圧制御部20、被制御回路部30、及び電圧レギュレータ40を備えている。被制御回路部30は電圧制御の対象であり、電圧レギュレータ40(電圧出力回路)はその被制御回路部30に供給電圧Vopを供給し、電圧制御部20はその供給電圧Vopを動的に制御する。尚、本実施の形態において、供給電圧Vopは、電源電圧あるいは/及び基板バイアス電圧を意味する。
一般的に、設計回路のタイミング解析(遅延解析)では、セルのセンター遅延値及びコーナー遅延値を提供する「遅延ライブラリ」が用いられる。コーナー遅延値は、製造ばらつきや温度変動に起因する“遅延ばらつき”が考慮された遅延値である。つまり、遅延ライブラリでは、製造ばらつきや温度変動を考慮して、所定のマージンが設定される。そのような遅延ライブラリを用いたタイミング解析により、ワーストケースでもタイミング制約が満たされるか否かが検証される。タイミング制約が満たされない場合、回路の設計がやり直される。例えば、信号駆動能力を高めるために、バッファサイズの増加やバッファの追加が行われる。このように、ワーストケースでも回路が正常動作するように、設計が行われる。
ステップS100では、本実施の形態に係る設計処理に必要な基本データである遅延ライブラリLIB、補正テーブルTBL、設計制約データ、設計マージンデータなどが作成される。設計制約データや設計マージンデータは、通常と同様である。
ステップS200では、チップの回路設計が行われる。設計されるチップは、少なくとも被制御回路部30を含んでいる。回路設計の手法は、従来と同じである。論理合成によって、設計回路のネットリストが作成され、レイアウト設計によって、設計回路のレイアウトデータが作成される。
ステップS300では、ネットリスト、レイアウトデータ、設計制約、遅延ライブラリLIB等を用いることにより、制約解析が行われる。制約解析は、DRC(Design Rule Check)やタイミング解析を含む。
ステップS400において、設計が完了したチップが製造される。また、本実施の形態に係る半導体装置1が組み立てられる。
ステップS500において、半導体装置1の動作テストが実施される。
上述の第1−1節で説明されたように、半導体装置1が動作する。
次に、本実施の形態に係る制約解析(ステップS300)をより詳しく説明する。図7は、本実施の形態における制約解析(ステップS300)を示すフローチャートである。
遅延ライブラリLIBを用いることにより、タイミング解析が行われる。ここでのタイミング解析は、STA(Static
Timing Analysis)あるいは統計STAである。図8は、回路が所望の動作周波数を満たすための条件(タイミング制約)を説明するための図である。その条件は、一般的に、次の式(3)で表される。
複数種類の遅延ライブラリLIBの中にタイミング制約を満たすものが有る場合(ステップS320;Yes)、次の処理が実行される。すなわち、タイミング制約を満たす遅延ライブラリLIBの中で最適なものが選択される(ステップS330)。具体的には、タイミング制約を満たす範囲内で最も低い電圧(最も大きいノミナル遅延値μ)に対応した遅延ライブラリLIBが選択される。そして、選択された遅延ライブラリLIBに基づいて、ターゲット遅延Dtとノミナル電圧Vnomの組み合わせが決定され、電圧制御情報10が作成される(ステップS340)。ここで、ノミナル電圧Vnomは、選択された遅延ライブラリLIBに対応した電圧である。また、遅延モニタ回路31でのターゲット遅延Dtは、選択された遅延ライブラリLIBのノミナル遅延値μに基づいて算出される。
一方、複数種類の遅延ライブラリLIBの中にタイミング制約を満たすものが無い場合(ステップS320;No)、設計制約が変更される(ステップS350)。具体的には、タイミング解析の結果に基づいて、クロック周期(動作周波数)に関連する設計制約が変更される。その後、処理は、回路設計(ステップS200)に戻る。
まず、代表的な1つの遅延ライブラリLIBが選択される。例えば、基準電圧Vtyp(図5参照)に対応した遅延ライブラリLIBが選択される。
ステップS361で選択された遅延ライブラリLIBを用いることにより、タイミング解析が行われる。このとき、回路が所望の動作周波数を満たすための条件(タイミング制約)としては、既出の式(3)の代わりに、下記式(4)が用いられる。
図6で示された補正テーブルTBLを参照することにより、ステップS362で得られた遅延補正係数αの範囲に相当する電圧補正係数の範囲が求められる。尚、図6で示された補正テーブルTBLでは、本方式の近似処理を考慮したマージンが電圧補正係数に加えられている。続いて、その電圧補正係数の範囲に、代表の遅延ライブラリLIBの電圧(基準電圧Vtyp)を掛け合わせることによって、上記式(4)が満たされる電圧範囲が算出される。
ステップS363で得られた電圧範囲が一部でも電圧制御可能範囲VRNG内にある場合(ステップS364;Yes)、それは、タイミング制約を満たす遅延ライブラリLIBが存在すること(図7参照、ステップS320;Yes)に相当する。従って、既出のステップS330と同様に、その電圧範囲の中で最も低い電圧が選択される(ステップS365)。すなわち、タイミング制約を満たす範囲内で最も低い電圧(最も大きいα)が選択される。これにより、消費電力が最大限削減されることになる。選択された最低電圧が基準電圧Vtypより高い場合であっても、それは、消費電力の増加が最小限に抑えられていることを意味する。
一方、ステップS363で得られた電圧範囲が電圧制御可能範囲VRNG外の場合(ステップS364;No)、それは、電圧制御可能範囲VRNGの最大値Vmaxが用いられてもタイミング制約が満たされないことを意味する。これは、タイミング制約を満たす遅延ライブラリLIBが無いこと(図7参照、ステップS320;No)にも相当する。この場合、既出のステップS350と同様に、クロック周期(動作周波数)に関連する設計制約が変更される。
本実施の形態に係る半導体装置1は、適応型の電圧制御機能を有しており、チップ間の製造ばらつきや温度変動に起因する遅延ばらつきを自律的にキャンセルすることができる。従って、設計段階では、その電圧制御機能が考慮され、半導体装置1で対応可能な遅延ばらつきは考慮から除外される。具体的には、タイミング解析において、通常よりも“タイト”な遅延ライブラリLIBが用いられる。これにより、設計期間を短縮し、また、冗長な回路構成を未然に防ぐことが可能となる。冗長な回路構成が省かれるため、回路面積及び消費電力が削減される。
図10は、本発明の第2の実施の形態に係る半導体装置1の構成を示すブロック図である。第1の実施の形態と重複する説明は適宜省略される。本実施の形態において、電圧制御情報10は更に、「テスト遅延Dtest」を示すテスト遅延情報13を含んでいる。テスト遅延Dtestとは、半導体装置1のテスト(図4、ステップS500)時の条件(電圧、温度)下でのモニタ遅延の期待値である。このテスト遅延情報13も、設計段階で作成される。
本発明の第3の実施の形態では、第1の実施の形態に対して更にDVFS(Dynamic Voltage and Frequency Scaling)が適用される。DVFSでは、ノミナル電圧Vnomとクロック周波数の組み合わせが複数用意され、それら組み合わせが複数の動作ポイント(モード)として提供される。
半導体装置1の電圧制御機能による遅延調整の精度は、被制御回路部30に埋め込まれる遅延モニタ回路31の数や分布に依存する。例えば、被制御回路部30内に遅延モニタ回路31が1つしか存在しない場合、その1つの遅延モニタ回路31から遠く離れた信号パスでは、所望の遅延値からの誤差が大きくなる可能性がある。そこで、第4の実施の形態では、設計段階のタイミング解析(ステップS310、S362)において、遅延調整誤差に関する設計マージンが考慮される。
図14に示されるように、トランジスタの閾値電圧(Vt)が異なる複数種のセルがロジック回路内に混在する場合がある(LVT:低Vt、MVT:中Vt、HVT:高Vt)。これは、ロジック回路におけるリーク電流を抑制するためである。但し、閾値電圧Vtが異なるトランジスタ間では、電圧変動に対する遅延変動率が異なる。そこで、第5の実施の形態では、閾値電圧Vt毎に異なる遅延補正係数αが用意される。
多くの場合、遅延ライブラリはプロセス開発初期段階に設計され、その後は同じ遅延ライブラリが使用され続ける。しかし、製造プロセスは常に改善されており、製造ばらつきは時間とともに向上する。そのため、図16に示されるように、ライブラリ設計時のノミナル遅延値μと遅延ばらつきσに比べ、実際のノミナル遅延値μ’と遅延ばらつきσ’の方が小さくなる場合がある。この場合、ライブラリ設計時と実際との間の差は、冗長な設計マージンとなり、いたずらに設計コストを増大させる原因となる。しかしながら、製造プロセスが改善されるたびに遅延ライブラリを再作成することも、多大な労力を要し、現実的でない。そこで、本発明の第6の実施の形態では、次のような処理が提案される。
本発明に係る設計手法は、コンピュータを利用した(computer-aided)設計システムにより実現され得る。図17は、設計システム100の一例を示すブロック図である。設計システム100は、処理装置110、記憶装置120、入力装置130、及び出力装置140を備えている。処理装置110としてCPUが例示される。記憶装置120としてRAMやハードディスクドライブが例示される。入力装置130としてキーボードやマウスが例示される。出力装置140として表示装置が例示される。
10 電圧制御情報
11 ターゲット遅延情報
12 ノミナル電圧情報
13 テスト遅延情報
20 電圧制御部
21 記憶部
22 供給電圧レジスタ
23 供給電圧情報
30 被制御回路部
31 遅延モニタ回路
32 ターゲット遅延レジスタ
33 比較結果信号
40 電圧レギュレータ
50 DVFS部
51 モード指定信号
100 設計システム
110 処理装置
111 遅延ライブラリ作成部
112 回路設計部
113 制約解析部
120 記憶装置
130 入力装置
140 出力装置
Dt ターゲット遅延
Dm モニタ遅延
Dtest テスト遅延
VRNG 電圧制御可能範囲
Vnom ノミナル電圧
Vop 供給電圧
LIB 遅延ライブラリ
TBL 補正テーブル
MGN マージン補正テーブル
NET ネットリスト
LAY レイアウトデータ
SDC 設計制約データ
PROG 設計プログラム
Claims (12)
- 被制御回路部と、
前記被制御回路部への供給電圧を動的に制御する電圧制御部と
を備え、
前記被制御回路部は、
前記被制御回路部内で遅延を計測する遅延モニタ回路と、ここで、前記計測された遅延はモニタ遅延であり、
前記モニタ遅延の目標値であるターゲット遅延を示すターゲット遅延情報が格納されるターゲット遅延レジスタと
を備え、
前記ターゲット遅延情報は、チップ間バラツキを除いた遅延バラツキを持つ遅延ライブラリから得られ、前記被制御回路部は、前記遅延ライブラリを用いて設計され、
前記遅延モニタ回路は、前記モニタ遅延と前記ターゲット遅延情報で示される前記ターゲット遅延との比較を行い、前記比較の結果を示す比較結果信号を前記電圧制御部に送り、
前記電圧制御部は、前記比較結果信号に基づき、前記モニタ遅延が前記ターゲット遅延により近づくように前記供給電圧を制御する
半導体装置。 - 請求項1に記載の半導体装置であって、
更に、電圧出力回路を備え、
前記電圧制御部は、前記供給電圧を示す供給電圧情報が格納される供給電圧レジスタを備え、前記供給電圧情報を更新することによって前記供給電圧を制御し、
前記電圧出力回路は、前記供給電圧情報に応じた前記供給電圧を前記被制御回路に出力する
半導体装置。 - 請求項2に記載の半導体装置であって、
前記電圧制御部は、外部から電圧制御情報を受け取り、
前記電圧制御情報は、
前記ターゲット遅延情報と、
前記ターゲット遅延が得られる前記供給電圧の設計値であるノミナル電圧を示すノミナル電圧情報と
を含み、
前記ターゲット遅延情報と前記ノミナル電圧情報は互いに関連付けられ、
前記電圧制御部は、前記ターゲット遅延情報を前記被制御回路部に送り、前記被制御回路部は、前記ターゲット遅延情報を前記ターゲット遅延レジスタに格納し、
前記電圧制御部は、前記ノミナル電圧情報を前記供給電圧情報として用いることにより、前記供給電圧レジスタを初期設定する
半導体装置。 - 請求項3に記載の半導体装置であって、
前記電圧制御情報は、更に、前記半導体装置のテスト時の条件下での前記モニタ遅延の期待値であるテスト遅延を示すテスト遅延情報を含み、
通常動作の前の前記テスト時、前記遅延モニタ回路は前記モニタ遅延を計測し、前記被制御回路部あるいは前記電圧制御部は、前記モニタ遅延と前記テスト遅延情報で示される前記テスト遅延との差分だけ前記ターゲット遅延を補正し、
前記通常動作時は前記補正後のターゲット遅延が用いられる
半導体装置。 - 請求項4に記載の半導体装置であって、
前記被制御回路部内に設けられる前記遅延モニタ回路の数は複数であり、
前記複数の遅延モニタ回路は、前記被制御回路部内のそれぞれの位置で前記モニタ遅延を計測し、
前記ターゲット遅延の補正は、前記複数の遅延モニタ回路に対して別々に行われる
半導体装置。 - 請求項3乃至5のいずれか一項に記載の半導体装置であって、
更に、電圧あるいはクロック周波数の異なる複数のモードのうち1つを指定するDVFS(Dynamic Voltage and Frequency Scaling)部を備え、
前記電圧制御情報は、前記ターゲット遅延情報と前記ノミナル電圧情報の組み合わせを前記複数のモード毎に有しており、
前記電圧制御部は、前記DVFS部によって指定された前記モードに対応した前記ターゲット遅延情報と前記ノミナル電圧情報の組み合わせを選択する
半導体装置。 - 半導体装置の設計方法であって、
前記半導体装置は、
被制御回路部と、
前記被制御回路部への供給電圧を動的に制御する電圧制御部と
を備え、
前記被制御回路部は、
前記被制御回路部内で遅延を計測する遅延モニタ回路と、ここで、前記計測された遅延はモニタ遅延であり、
前記モニタ遅延の目標値であるターゲット遅延を示すターゲット遅延情報が格納されるターゲット遅延レジスタと
を備え、
前記ターゲット遅延情報は、チップ間バラツキを除いた遅延バラツキを持つ遅延ライブラリから得られ、前記被制御回路部は、前記遅延ライブラリを用いて設計され、
前記遅延モニタ回路は、前記モニタ遅延と前記ターゲット遅延情報で示される前記ターゲット遅延との比較を行い、前記比較の結果を示す比較結果信号を前記電圧制御部に送り、
前記電圧制御部は、前記比較結果信号に基づき、前記モニタ遅延が前記ターゲット遅延により近づくように前記供給電圧を制御し、
前記設計方法は、
前記遅延ライブラリを作成するステップと、
前記被制御回路部を含むチップの回路設計を行うステップと、
前記遅延ライブラリを用いて、前記チップのタイミング解析を行うステップと、
タイミング制約を満たす前記遅延ライブラリに基づいて、前記ターゲット遅延を決定するステップと
を含む
半導体装置の設計方法。 - 請求項7に記載の半導体装置の設計方法であって、
前記遅延ライブラリを作成するステップは、前記電圧制御部による前記供給電圧の制御可能範囲内の複数種類の電圧のそれぞれに対して、複数種類の遅延ライブラリを作成するステップを含む
半導体装置の設計方法。 - 請求項8に記載の半導体装置の設計方法であって、
前記電圧制御部は、前記ターゲット遅延が得られる前記供給電圧の設計値であるノミナル電圧を示すノミナル電圧情報を受け取り、前記供給電圧を前記ノミナル電圧情報で示される前記ノミナル電圧に初期設定し、
前記ターゲット遅延を決定するステップは、
前記複数種類の遅延ライブラリのうち前記タイミング制約を満たすものを選択するステップと、
前記選択された遅延ライブラリに基づいて、前記ターゲット遅延及び前記ノミナル電圧を決定するステップと
を含む
半導体装置の設計方法。 - 請求項9に記載の半導体装置の設計方法であって、
前記選択するステップは、前記タイミング制約を満たす遅延ライブラリのうち最も低い電圧に対応したものを選択するステップを含む
半導体装置の設計方法。 - 請求項9又は10に記載の半導体装置の設計方法であって、
前記複数種類の遅延ライブラリのいずれも前記タイミング制約を満たさない場合、クロック周期に対する制約を変更した上で、前記回路設計をやり直すステップ
を更に含む
半導体装置の設計方法。 - 請求項7乃至11のいずれか一項に記載の半導体装置の設計方法であって、
前記タイミング解析において設計マージンが考慮され、
前記設計マージンは、前記被制御回路部に含まれる前記遅延モニタ回路の数が多くなるにつれ、より小さく設定される
半導体装置の設計方法。
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