JPH04119008A

JPH04119008A - ディジタル遅延回路

Info

Publication number: JPH04119008A
Application number: JP2239249A
Authority: JP
Inventors: Koji Takeda; 幸二竹田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1992-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は情報処理装置のタイミング回路などで用いられ
る遅延回路に関するものであり、さらに詳しく言うなら
ばゲートアレイやスタンゲートセル等のディジタルＩＣ
（集積回路）の中で実理可能なディジタル回路で構成さ
れた遅延精度の高い遅延回路に関するものである。

［従来の技術］情報処理装置に置いてはＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）のタイミング回路をはじめ、多くの
タイミング回路において遅延回路が使われている。遅延
回路としてはコイルとコンデンサの受動素子により構成
されたもの〔デイレイラインと一般に呼ばれている）が
最も古（がら広く使われてきた。しかし、これは製造コ
ストが高く又、集積回路の中に入れることができないた
めにシステムの集積化、小型化にも適していない、これ
にかわって最近は遅延回路をディジタル回路で構成する
方法が広まっている。これを第８図と第９図に示す。

まず第８図について説明する。ｌおよび２はそれぞれ回
路ブロック（回路Ａおよび回路Ｂと記す）であり、３０
００が遅延回路（従来技術による）である０回路Ａ（１
）の出力信号３０ｏ１が遅延回路３０００の入力となり
、これが遅延回路で遅延されて、出力信号３００２とし
て出力され、これが回路Ｂ（２）に供給されている。遅
延回路３０００はフリップフロップ（以下ＦＦと記す）
３１００〜３１０３で構成され、高速のクロック信号３
２００によって入力信号３００１がＦＦ３１００〜３１
０３を順次シフトしていき出力３００２にいたる、クロ
ック信号３２００の周波数を５０ＭＨｚとすると、遅延
回路３０００の遅延時間は最小６０ｎｓで最大８０ｎｓ
となる。

次に第９図について説明する。４０００が遅延回路であ
り、これは通常の論理ゲート４１００〜４１０３で構成
されている０本例では論理ゲートとして非反転バッファ
を用いているが特にこれに限定するものではなく、いず
れの論理ゲートでもよい、論理ゲートにはもともと遅延
というものがつきまとっており、この論理ゲートの遅延
時間を積極的に利用したのが遅延回路４０００である。

論理ゲート４１００〜４１０３のそれぞれの遅延をＩｏ
ｎｓ（ただしこれは電圧が５■で周囲温度が２５℃のと
きとする）とすると遅延回路４０００の遅延時間は４０
ｎｓとなる。なｇ４００１が遅延回路の入力であり４０
０２が出力である。

［発明が解決しようとする課題１第８図および第９図の従来技術にはそれぞれ以下に示す
ような欠点がある。

第８図の従来技術の欠点 ■ＦＦ３１００〜３１０３のクロック信号３２００と遅
延回路への入力信号３００１の間には何ら同期関係はな
いので、遅延時間が最大でクロック３２００の１周期分
すなわち２０ｎｓばらつく。

すなわち遅延回路３０００の遅延時間は６０ｎｓ〜８０
ｎｓの間でばらつく、（精度が悪い）■高速のクロック
が必要である。もしシステムの別の回路で高速のクロッ
クが使われていない場合、遅延回路専用に周波数の高い
発振回路を用意しなければならず、これはコストの面で
不利である。又高速クロックを使うことにより、ノイズ
面でも、電力消費面でも不利である。

第９図の従来技術の欠点 ■精度が非常に悪い、論理ゲート４１００〜４１０３の
遅延時間は、ｉｉ源電電圧周囲温度、製造時のバラツキ
の３つの要素に依存して大きく変動する。５ｖ２５℃に
おける遅延回路４０００の遅延時間の平均値を４０ｎｓ
とする。このとき電圧を４．５Ｖ〜５．５Ｖ、周囲温度
を０℃〜７０℃で変動させ５又製造時のバラツキまで含
めると、遅延回路４０００の遅延時間はＩＣメーカーの
保証値として２０ｎｓ　（平均値の５０％）−８０ｎｓ
（平均値の２００％）と大きく変動する。すなわち最小
と最大とで４倍も変動する。これはあくまでもＩＣメー
カーの保証値であるが、ＩＣの実力としても２倍ぐらい
は変動する。すなわち第９図の遅延回路は精度があまり
要求されない場合にのみ利用でき高い精度が要求される
場合（通常遅延回路の精度は１０％〜２０％が必要であ
る）には使えない。

本発明の目的は従来技術の以上のような欠点を解決する
ことである。

［課題を解決するための手段］そのための手段は遅延回路を論理ゲートとセレクタの対
の直列接続で構成し、遅延回路の遅延時間を実際に測定
しながらセレクタを制御して、遅延回路中の論理ゲート
のパスを変え、遅延回路の遅延時間が目標とする遅延時
間にできるだけ近（なるような論理ゲートのパスを求め
、それに合ったセレクタの設定をしようというものであ
る。

遅延回路の遅延時間を測定する方法としては、遅延回路
と反転ゲートとでループ発振回路を構成し、その発振周
波数から周期を求め、これを２で割って、遅延回路の遅
延時間を求めるという方法を考案した。

［実　施　例］以下実施例にもとづいて本発明の詳細な説明する。

第１図が本発明の第１の実施例であり、１０００が本発
明によるディジタル遅延回路である。１および２はそれ
ぞれ回路ブロックであり、回路ブロックｌの出力がディ
ジタル遅延回路１０００の入力１００１へ接続されディ
ジタル遅延回路１０００の出力１００２が回路ブロック
２へ接続されている。ディジタル遅延回路１０００のお
もな構成要素は遅延ブロック１１００と反転フィードバ
ックゲート１７００と遅延制御回路１２００と周波数カ
ウンタ１３００とレジスタ１４００である。遅延ブロッ
ク１１００は入力端子１１０１の信号を遅延させて出力
端子１１０２がら出力する。その遅延量は制御入力１１
０３によって制御される。ディジクル遅延回路１０００
には遅延調整モードと実使用モードの２つのモードがあ
る。

実使用モードとはディジタル遅延回路１０００が本来の
遅延回路として働くモードである。遅延調整モードとは
ディジタル遅延回路１ｏｏｏの遅延時間を調整して目標
とする遅延時間に合わせ込むモードのことであり、実使
用モードで遅延回路として動作させる前にこの遅延調整
モードで遅延時間の調整をしなければならない、遅延調
整モード中はディジタル遅延回路１０００は遅延回路と
して動作させることはできない。

モードの切換は遅延制御回路１２００のモード切換信号
１２０１によって行なわれる。１２０１がハイレベル（
以下Ｈと記す）のときディジタル遅延回路１０００は実
使用モードにあり、１２０１がローレベル（以下りと記
す）のとき、遅延調整モードにある。実使用モード（１
２０１がＨ）においてはＡＮＤ−ＯＲゲート１５００は
回路ブロック１からの人力１００１を選択してこれを遅
延ブロック１１００の入力１１０１へ接続し、又ＡＮＤ
ゲート１６００は遅延ブロック１１００の出力１１０２
をそのまま通して、ディジタル遅延回路１０００の出力
１００２として回路ブロック２へ送り出している。すな
わち実使用モードにおいてはディジタル遅延回路１００
０の入力１００１が遅延ブロック１１００を通ってａ力
１００２に至り、本来の遅延回路として動作する。この
とき反転フィードバックゲート１７００と周波数カウン
タ１３００は動作していない、実使用モードにおいて、
遅延ブロック１１００の制御入力１１０３には遅延調整
モードで調整された値が保持されており、遅延時間は目
標遅延時間に近くなるように遅延制御回路１２００によ
って制御されている。

遅延調整モード（１２０１がＬ）においてはＡＮＤ−Ｏ
Ｒゲート１５００は反転フィードバックゲート１７００
の出力を選択してこれを遅延ブロック１１００の入力１
１０１へ接続している０反転フィードバックゲート１７
００の入力は遅延ブロック１１００の出力１１０２に接
続されているため反転フィードバックゲート１７００と
遅延ブロック１１００とで負帰還ループの発振回路が構
成される。このとき、ディジタル遅延回路１ＯＯＯの入
力１００１は遅延ブロック１１００から切離され、又出
力１００２はＬに固定されている。

発振回路の発振出力は周波数カウンタ１３００の被測定
入力端子１３０２に接続され周波数が測定される。１３
０１は周波数カウンタの基準クロックであり、ここでは
３２．７６８ＫＨｚのクロックを用いている０周波数カ
ウンタ１３００の出力１３０３　（カウント値）は遅延
制御回路１２００へ送られる。レジスタ１４００にはデ
ィジタル遅延回路１０００の目標とする遅延量が格納さ
れており、遅延制御回路１２００はディジタル遅延回路
１０００の遅延量を実測して、実際の遅延量をこの目標
遅延量（レジスタ１４００の値）に近づけようと制御す
るわけである。遅延制御回路１２００は周波数カウンタ
１３００の出力１３０３（周波数を示している）から周
期を計算し、これを２で割ることによってディジタル遅
延回路１０００の実際の遅延量を求め、これとレジスタ
１４ｏＯの出力１４０１　（目標遅延量を示している）
を比較し、目標遅延量に対して実際の遅延量が大きすぎ
るか小さすぎるかを判断し、その結果によって遅延ブロ
ック１１００の制御入力１１０３を変更してやる。そし
て、又変更後の１１０３の設定に対して周波数を測定し
て、実際の遅延量を求め、目標遅延量と比較して、その
結果によって１１０３を変更する。１１０３の設定と遅
延量の測定という作業を何回かくり返して、ディジタル
遅延回路１０００の実際の遅延量を目標遅延量にできる
だけ近づけるように制御するわけである。最終的な実際
の遅延量の目標遅延量に対する精度は遅延ブロック１１
００の構造に依存する。遅延調整モードで目標遅延量に
近い遅延量が設定できたら、実使用モードに切換えて、
ディジタル遅延回路１０００を本来の遅延回路として動
作させる。

１２０２は遅延ブロック１１００と反転フィードバック
ゲート１７００によって形成される発振回路の発振スタ
ート／ストップ制御信号であり、１２０２がＬのときは
発振が停止するとともに発振回路全体が初期され、１２
０２をＨにすると発振を開始する。１１０３を設定中は
１２０２はＬにして発振回路を初期化しておき、設定後
、１２０２をＨにして発振を開始させ、発振周波数を測
定する。（なお以上の説明では遅延ブロック１１００と
反転フィードバックゲート１７００で形成される発振回
路の発振周期の−がディジクル遅延回路１０００の遅延
量に等しいという関係を用いたが、これは遅延ブロック
１１００の立上がり時の遅延と立下がり時の遅延が等し
いという仮定と、ＡＮＤゲート１６００の遅延とゲート
１７００の遅延がほとんど等しいという仮定の２つの仮
定によるものである。実際にはこの２つの仮定は完全に
は正しくなく、その場合、多少の補正が必要となるが、
これは本発明の根幹には直接は影響しないので、説明を
わかりやすくするために多少の補正については省略する
。又、第１図の実施例ではレジスタ１４００に目標遅延
量を格納したが、このかわりに、目標遅延量から逆算で
決まってくる発振回路の周波数を格納してもよい、）遅
延ブロック１１００をさらに詳しく示したものが第３図
（ａ）である、１１１０〜１１１６が論理ゲート（非反
転バッファ）であり、１１２１〜１１２６がセレクタで
ある。セレクタ１１２１の回路図を第３図（ｂ）に示す
が、１１２１〜１１２６のセレクタすべてが同じもので
ある。論理ゲート１１１０〜１１１６の遅延時間はすべ
て同じとは限らない、制御入力１１０３は各セレクタの
選択端子（記号Ｓ）へ接続され、制御入力１１０３を制
御することにより、遅延ブロック１１００の入力１１０
１から出力１１０２までのバス（経路）を変え、遅延時
間を調整することができる。たとえばセレクタ１１２４
のＳ端子をＬとすると、論理ゲート１１１４は遅延ブロ
ック１１００の入力から出力までのバスの中から取り除
かれ、又Ｓ端子をＨとするとバスの中にそう人される。

第３図（ａ）の場合、２’　　（＝６４）通りのバスが
可能であり、実際の遅延時間を測定しながら、目標の遅
延時間に最も近くなるようなバスの設定をしてやればよ
い、要求される遅延時間の精度が高くなるほど、論理ゲ
ートとセレクタの段数は多くなる。

第４図およびおよび第５図は遅延ブロックの別の実施例
である。第４図（ａ）において５１００が遅延ブロック
であり、５１０１はその入力、５１０２は出力、５１０
３は制御入力である。５１１０〜５１２２は論理ゲート
であり、（各論理ゲートの遅延特性は必ずしも同じでは
なく、又、各論理ゲートは必ずしも１つの物理的な論理
ゲートから構成されているわけではなく、２つ以上の論
理ゲートの直列接続で構成されていることもある。）５
１２３〜５１２６は４人力のセレクタである。第４図（
ｂ）はセレクタ５１２３の回路図である。第５図（ａ）
において５２００が遅延ブロックであり、５２０１はそ
の入力、５２０２は出力、５２０３は制御入力である。

５２１０〜５２１７は論理ゲートであり、５２２０は８
人力のセレクタである。第５図（ｂ）はセレクタ５２２
０の回路図である。

第６図および第７図は遅延微調整用ブロックの実施例で
あり、これを遅延ブロック（第３図、第４図、第５図）
の一部として遅延ブロックの中に組み込むことにより、
遅延ブロック全体の遅延時間の微調整をすることができ
る。第６図において５３００が遅延微調整用ブロックで
あり、５３０１はその入力、５３０２は出力、５３０３
は制御入力である。５３１０は非反転バッファ（１人力
ＡＮＤゲートと考えることもできる）であり、５３１１
は２人力ＡＮＤゲート、５３１２は３人力ＡＮＤゲート
、５３１３は４人力ＡＮＤゲートであり、５３２０は４
人力のセレクタである。５３１Ｏ〜５３１３の４つのゲ
ートは入力数がちがうだけで、集積回路で構成したとき
のトランジスタの構造はにている。したがって遅延量も
入力数が増えるにしたがって徐々に大きくなる。例えば
、５３１Ｏの遅延量が１．０ｎｓ、５３１１は１２ｎｓ
、５３１２は１．４ｎｓ、５３１３は１６ｎｓというよ
うになる。このとき制御入力５３０３を制御することに
よって０．２ｎｓ単位での遅延量の調整が可能となる。

論理ゲートでは最も遅延量の小さいものでも０．５ｎｓ
＜らいであり、これより小さい遅延量の調整には第６図
が便利である。第７図は第６図よりもさらに小さい単位
での遅延量の調整用のブロックである。５４００が遅延
微調整用ブロックであり、５４０１はその入力、５４０
２は出力、５４０３は制御入力である。５４１０〜５４
１３は非反転バッファであり、これらはすべて同一特性
のものである。ただし、５４１０〜５４１３はその出力
に接続される負荷が異なっており、このちがいによって
非常に小さい単位の遅延量の差を生み出している。５４
１４〜５４１９が他の論理ゲートに接続されている接続
線であることを示している。すなわち、５４１０の負荷
はｌであり、５４１１の負荷は２．５４１２の負荷は３
．５４１３の負荷は４である。この負荷のちがいによっ
て遅延量の差ができ、５４１Ｏの遅延量１００ｎｓに対
して、５４１１の遅延量は１．０５ｎｓ、５４１２の遅
延量は１．１ｏｎｓ、５４１３の遅延量は１１５ｎｓと
なって、０．０５ｎｓ単位での遅延量の調整が可能とな
る。５４２０は４人力のセレクタである。

以上が本発明の第１の実施例（第１図）およびその中で
使われる遅延ブロック（第３図〜第５図）と遅延微調整
用ブロック（第６図、第７図）の説明である。

次に本発明の第２の実施例を説明する。第２図が本発明
の第２の実施例であり、２０００が本発明によるディジ
タル遅延回路である。第１図の実施例では遅延ブロック
がひとつしかなかったため遅延調整モードにおいて、遅
延量を調整中は遅延回路としては動作させることができ
なかった。第２図の実施例はこの点を改善したものであ
り、遅延フ゛ロックを２セツト（２１００と２１５０）
用意し、一方の遅延ブロックが遅延時間を調整中（すな
わち遅延調整モード中）には、もう一方の遅延ブロック
は遅延回路として動作させる（すなわち実使用モード）
ことにより、ディジタル遅延回路２０ｏＯがいつでも遅
延回路として動作できるようにしたものである。情報処
理装置を使用中も周囲温度や電源電圧は変動するもので
あり、２つの遅延ブロックを遅延調整モードと実使用モ
ードとで定期的に交互に切換えることによって、常に遅
延精度の高いディジタル遅延回路を得ることができる。

第２図の回路図については、遅延ブロックを２個用意し
、これらのモードを交互に切換えられるにした点以外は
第１図と全く同じであり、モード切換以外の点について
は説明を省略する。第２図において２２０１がモード切
換信号であり、２２０１がＬのときは、遅延ブロック２
１００は遅延調整モードになり、遅延ブロック２１５０
が実使用モードになる。このとき遅延ブロック２１００
は反転フィードバックゲート２７００と負帰還ループの
発振回路を形成しその発振周波数が測定されて、遅延時
間が調整され、又遅延ブロック２１５０においては、入
力２１５１が２００１に接続され、出力２１５２が２０
０２に接続され七遅延回路として動作する。２２０１が
Ｈのときは遅延ブロック２１００と遅延ブロック２１５
０の働きが２２０１がＬのときと逆になる。このように
ディジタル遅延回路２０００では２つの遅延ブロックの
うちのひとつが必らず遅延回路として動作できるため、
ディジタル遅延回路２０００は常時動作可能な遅延回路
となる。

［発明の効果］以上説明してきたように、本発明のディジタル遅延回路
によれば、「発明が解決しようとする課題」の項で述べ
た従来技術の欠点をすべて解決することができる。すな
わち、高精度でかつ消費電力も大きくないディジタル遅
延回路が高速のクロックを用いずに実現できたわけであ
る０本発明によるディジタル遅延回路はすべての回路が
通常の論理ゲート（ごく普通のディジタル回路）のみで
構成されているため、ＩＣへの集積化も非常に容易であ
る。最近パーソナルコンピュータ等の情報処理装置の集
積化が非常に進む中にあって、従来ＩＣ化の困難であっ
た高精度の遅延回路を本発明によってＩＣ化可能とした
ことの意義は非常に大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例であり、１０００が本発
明によるディジタル遅延回路図である。第２図は本発明の第２の実施例であり、２０００が本発
明によるディジタル遅延回路図である。第３図（ａ）は
遅延ブロック１１００の詳細図であの別に実施例を示す
図であり、第４図（ｂ）はセレクタ５１２３の回路図で
あり、第５図（ｂ）はセレクタ５２２０の回路図である
。第６図および第７図は遅延微調整用ブロック図である
。第８図および第９図は従来例を示す図である。 ■　、　２　・　・　・１０００　・１００１　・１　００２　　・　・ｌ　１００　・　・ｌ　１０１　・　・１１０２　　・　・１　ｌ　０３　・　・１１１０〜１１１２１〜１１２０　ｌ　・　・１３００　・　・・回路ブロック・本発明によるディジタル遅延回路・ディジタル遅延回路の入力・ディジタル遅延回路の出力・遅延ブロック・遅延ブロックの入力・遅延ブロックの出力・遅延ブロックの制御入力１１．６・論理ゲート（非反転バッファ）・セレクタ（２人力）・遅延制御回路・モード切換信号・発振スタートストップ制御信号・周波数カウンタ・基準クロック１３０２　・１４００　・１７００　・２０００　・２００　ｌ　・２００２　・２１００．２１０　ｌ　、２１０２．２１０３．２２００　・・被測定入力端子・・カウンタの出力・・レジスタ・・レジスタの出力・　・ＡＮＤ−ＯＲゲート・　・ＡＮＤゲート・・反転フィードバックゲート（ＮＯＴゲート）・・本発明によるディジクル遅延回路・・ディジタル遅延回路の入力・・ディジタル遅延回路の出力・遅延ブロック・・遅延ブロックの入力・・遅延ブロックの８カ・・遅延ブロックの制御入力・・遅延制御回路２２０１・・・モード切換信号２２０２・・・発振スタートストップ制御信号２３００
・・・周波数カウンタ２３０１　・・基準クロック２３０２　・・被測定入力端子２３０３・・・カウンタの出力２４００・・・レジスタ２４０１・・・レジスタの出力２５００．２５５０・　・ＡＮＤ−ＯＲゲート２６００・　・　・ＡＮＤ−ＯＲゲート２７００・・・
反転フィードバックゲート（ＡＮＤ−ＮＯＲゲート）３０００．４０００・・・従来の遅延回路３００１．４００１・・・遅延回路の入力３００２．４００２・・・遅延回路の出力３１００〜３１０３・　・フリップフロップ３２００・・・クロック信号４１００〜４１０３・・・論理ゲート（非反転バッファ）５１００・・・遅延ブロック５１０１・・・遅延ブロックの入力５１０２・・・遅延ブロックの出力５１０３・・・遅延ブロックの制御入力５１１０〜５１
２２・・・論理ゲート（非反転バッファ）５１２３〜５１２６・・・セレクタ（４人力）５２００・・・遅延ブロック５２０１・・・遅延ブロックの入力５２０２・・・遅延ブロックの出力５２０３・・・遅延ブロックの制御入力５２１０〜５２
１７・・・論理ゲート（非反転バッファ）５２２０・・・セレクタ（８人力）５３００・・・遅延微調整用ブロック５３０１・・・遅延微調整用ブロックの入力５３０２・
・・遅延微調整用ブロックのａ力５３０３・・・遅延微
調整用ブロックの制御入力５３１０・・・非反転バッフ
ァ５３１１・・・２人力ＡＮＤゲート５３工２・・・３人力ＡＮＤゲート５３１３・・・４人力ＡＮＤゲート５３２０・・・セレクタ（４人力）５４００・・・遅延微調整用ブロック５４０１・・・遅延微調整用ブロックの入力５４０２・
・・遅延微調整用ブロックの出力５４０３・・・遅延微
調整用ブロックの制御入力５４１０〜５４１３・・・非反転バッファ５４１４〜５４１９・・・他の論理ゲートへの接続線５４２０・・・セレクタ（４人力）以上第４図（Ｑ）第４図（ｂ）第５図（ｂ）第６図第７図

Claims

【特許請求の範囲】

（１）Ａ、入力端子と出力端子と制御入力端子を有し、
入力端子より入力された信号を制御入力端子上の制御信
号によって遅延時間を制御しつつ遅延させて出力端子よ
り出力する遅延ブロックと、Ｂ、前記遅延ブロックの出
力を反転されて前記遅延ブロックの入力端子へフィード
バックさせる反転フィードバックゲートと、Ｃ、前記遅延ブロックと前記反転フィードバックゲート
とにより構成される発振回路の周波数を測定する周波数
カウンタと、Ｄ、前記周波数カウンタの周波数測定結果から得られる
前記遅延ブロックの遅延時間をあらかじめ設定された前
記遅延ブロックの目標遅延時間と比較し、比較結果によ
って前記遅延ブロックの制御入力端子を制御し、前記遅
延ブロックの遅延時間を調整する遅延制御回路と、から構成されるディジタル遅延回路であって、該ディジ
タル遅延回路は遅延調整モードと実使用モードの２つの
モードを持ち、ａ、遅延調整モードにおいては前記遅延ブロックと前記
反転フィードバックゲートで発振回路を構成し、該発振
回路の発振周波数を測定することによって前記遅延ブロ
ックの遅延時間を求め、目標遅延時間と比較しつつ、前
記遅延ブロックの制御入力端子を制御して、前記遅延ブ
ロックの遅延時間を目標遅延時間に近くなるように設定
し、ｂ、実使用モードにおいては前記反転フィードバッ
クゲートを前記遅延ブロックから切り離し、前記遅延ブ
ロックが遅延回路として動作することを特徴とするディ
ジタル遅延回路。
（２）Ａ、それぞれ入力端子と出力端子と制御入力端子
を有する２つの遅延ブロックと、Ｂ、前記の２つの遅延
ブロックのうちの１つに対して、遅延ブロックの出力を
反転させて入力端子へフィードバックさせる反転フィー
ドバックゲートと、Ｃ、前記遅延ブロックと前記反転フィードバックゲート
とにより構成される発振回路の周波数を測定する周波数
カウンタと、Ｄ、前記周波数カウンタの周波数測定結果から得られる
前記遅延ブロックの遅延時間をあらかじめ設定された前
記遅延ブロックの目標遅延時間と比較し、比較結果によ
って前記遅延ブロックの制御入力端子を制御し、前記遅
延ブロックの遅延時間を調整する遅延制御回路と、から構成されるディジタル遅延回路であつて、該ディジ
タル遅延回路において、常に２つの遅延ブロックのうち
のひとつは遅延調整モードにあって前記反転フィードバ
ックゲートとともに発振回路を構成し、前記周波数カウ
ンタと前記遅延制御回路の働きにより、遅延ブロックの
遅延時間をあらかじめ設定された目標遅延時間に近くな
るように制御され、又、もうひとつの遅延ブロックは実
使用モードにあって反転フィードバックゲートから切り
離され遅延回路として動作し、２つの遅延ブロックは遅
延調整モードと実使用モードを交互に切換えることを特
徴とするディジタル遅延回路。
（３）前記遅延ブロックは論理ゲートとセレクタの対の
１段以上の直列接続により構成され、前記遅延ブロック
の制御入力端子はセレクタの選択端子へ接続され、セレ
クタによって遅延ブロックの入力端子から出力端子まで
の論理ゲートのバスを変えることにより、遅延ブロック
の入力端子から出力端子までの総遅延量を制御すること
を特徴とする請求項１または請求項２記載のディジタル
遅延回路。