JP2013211022A - 電子デバイスのための適応電圧スケーリング - Google Patents

Abstract

【課題】処理コアに対する電圧を適応スケーリングする。
【解決手段】処理コアに対する論理速度およびワイヤ速度は、例えば、異なる回路構成要素から構成されている複数の信号パスをもつリング発振器を使用して特徴付けられる。処理コアに対する目標クロック周波数は、例えば、コアに対する計算要件に基づいて決定される。複製のクリティカルパスは、特徴付けられた論理速度およびワイヤ速度と、目標クロック周波数とに基づいて形成される。この複製のクリティカルパスは、処理コア内の実際のクリティカルパスをエミュレートし、異なる閾値電圧をもつ論理セル、ダイナミックセル、ビット線セル、ワイヤ、異なる閾値電圧および／またはファンアウトをもつドライバ、等のような異なるタイプの回路構成要素を含み得る。処理コアに対する供給電圧および複製のクリティカルパスは、両者が望ましい性能を達成するように調節される。
【選択図】図３

Description

関連出願

本出願は、２００５年１０月３１日に出願され、本発明の譲受人に譲渡され、全ての目的のために全体的に参照により本明細書に取り入れられる米国仮出願第６０／７３２，２２８号（“ADAPTIVE VOLTAGE SCALING FOR AN ELECTRONIICS DEVICE”）の恩恵に権利を主張している。

本開示は、概ね、回路、より具体的には、電子デバイスのバッテリ電力を節約する技術に関する。

無線デバイス(例えば、セルラ電話)は、無線通信、メッセージング、ビデオ、ゲーム（gaming）、等のような種々のアプリケーションに幅広く使用されている。無線デバイスのアプリケーションおよび機能は、増大する消費者の需要を満たすために拡大し続けている。したがって、より精巧な無線デバイスが、小型のデバイスサイズでより多くのアプリケーションおよび機能をサポートするために、より高レベルの統合およびより速い動作速度を備えて設計され続けている。

高度に統合された無線デバイスは、より多くの電力を消費し得る。これは、高クロックで動作するときにとくに当てはまり得る。より高い電力消費はバッテリ寿命を短くし得るが、長いバッテリ寿命はポータブル無線デバイスに対する重要な設計およびマーケティングのパラメータであるので、これは非常に望ましくない。したがって、多くの設計努力は、良い性能を達成する一方で、バッテリ寿命を延ばすことに充てられることが多い。例えば、無線デバイスは、アイドルモードで動作しているときにできるだけ多くの回路の電力を落として、電力を節約するように設計されることが多い。電力消費は供給電圧のほぼ二次関数であるので、アクティブモードで動作しているときに電力消費を低減する効果的な方法は、供給電圧をスケール（scale）または調節することである。例えば、供給電圧を１０パーセント低減すると、電力消費をほぼ２０パーセント節約することができる。

供給電圧のスケーリングの目的は、要求される性能を維持する一方で、供給電圧をできるだけ低減することである。これは、集積回路（integrated circuit, IC）内のクリティカル信号パス、例えば、最も長い遅延をもつ信号パスを識別し、供給電圧を調節し、そのクリティカル信号パスがタイミングの要件を満たすようにすることによって達成され得る。この基準は、いくつかの理由で現代のＶＬＳＩ回路において設定するのが難しい。第１に、供給電圧が変化すると、クリティカル信号パスは変わり得る。１つの信号パスは１つの供給電圧においてクリティカルであり、一方で、第２の信号パスは別の供給電圧においてクリティカルであり得る。第２に、所与の供給電圧において、クリティカル信号パスは、ＩＣの処理および温度の変化に基づいてダイごとに異なり得る。従来より、これらの変化は、全ての条件における適切な動作を保証する大きな安全域（safety margin）を加えることによって説明されている。この大きな安全域は、一般に、時間のほとんどにおいてより高い電力消費をもたらす。

したがって、当技術において、無線デバイスに対するバッテリ電力をより効果的に節約する技術が必要とされている。

電子デバイス(例えば、セルラ電話)の供給電圧を適応してスケーリングする技術が、本明細書に説明されている。特定の実施形態において、処理コア（processing core）の論理速度およびワイヤ速度は、例えば、リング発振器を使用して特徴付けられる（characterize）。処理コアに対する目標クロック周波数は、例えば、コアに対する計算要件（computational requirement）に基づいて決定される。複製のクリティカルパス（replicated critical path）は、特徴付けられた論理速度およびワイヤ速度と目標クロック周波数とに基づいて、プログラム可能な遅延線のセットを使用して形成される。この複製のクリティカルパスは、処理コア内の実際のクリティカルパスをエミュレートし、異なるタイプの回路構成要素、例えば、異なる閾値電圧をもつ論理セル、ダイナミックセル、ビット線セル、ワイヤ、異なる閾値電圧および／またはファンアウトをもつドライバ、等を含むことができ、後で説明される。処理コアに対する供給電圧および複製のクリティカルパスは、両者が望ましい性能を達成するように調節される。

本発明の種々の態様および実施形態は、さらに詳しく別途記載される。

無線デバイスのブロック図。 適応電圧スケーリング(adaptive voltage scaling, AVS)を用いたＡＳＩＣを示す図。 処理コアに対するＡＶＳユニットを示す図。 ＡＶＳユニット内の遅延合成器を示す図。 ＡＶＳユニット内の遅延合成器を示す図。 遅延合成器内の論理セルを示す図。 遅延合成器内のダイナミックセルを示す図。 遅延合成器内のビット線論理セルを示す図。 最少数のセルを備えた複製のクリティカルパスを示す図。 ＡＶＳユニット内の遅延整合回路を示す図。 ＡＶＳユニット内の制御ユニットを示す図。 ＡＶＳユニット内のＩＣ処理モニタユニットを示す図。 ＡＶＳユニット内のＡＶＳ特徴付けユニットを示す図。 ＡＶＳユニット内のＡＶＳ特徴付けユニットを示す図。 ２本の信号パスの性能のグラフ。 適応電圧スケーリングを行うプロセスを示す図。

本発明の特徴および性質は、全体を通じて同じ参照符号が同じものとして識別される図面と併せて、以下に示す詳細な説明からより明らかになるであろう。

“例示的”という用語は、本明細書において“例、事例、または実例としての役割を果たす”ことを意味するために使用されている。本明細書に説明されている任意の実施形態または設計は、他の実施形態または設計よりも好ましいまたは好都合であると必ずしも解釈されるとは限らない。

本明細書に説明されている適応電圧スケーリング技術は、種々のタイプの集積回路に使用され得る。例えば、これらの技術は、特定用途向け集積回路（application specific integrated circuit, ASIC）、ディジタル信号プロセッサ（digital signal processor, DSP）、ディジタル信号処理デバイス（digital signal processing device, DSPD）、プログラマブル論理デバイス（programmable logic devices, PLD）、フィールド プログラマブル ゲート アレイ（field programmable gate array, FPGA）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、等に使用され得る。これらの技術は、無線通信デバイス、セルラ電話、パーソナル ディジタル アシスタント(personal digital assistants, PDA)、ポータブルコンピュータ、等のような種々の電子デバイスにも使用され得る。分かり易くするために、この技術は無線デバイス、例えば、セルラ電話内のＡＳＩＣに関して以下で説明される。

図１は、無線デバイス100のブロック図を示しており、これは１つ以上の無線通信システムを監視すること、および／またはそれと通信することができ得る。受信パスにおいて、アンテナ112は、基地局および／または衛星によって送信された信号を受信し、受信信号を受信機(ＲＣＶＲ)114に与える。受信機114は、受信信号を処理し(例えば、フィルタリング、増幅、周波数ダウンコンバート、およびディジタル化)、サンプルをさらに処理するためにＡＳＩＣ120に与える。送信パスにおいて、ＡＳＩＣ120は、送信されるデータを処理し、データチップを送信機(ＴＭＴＲ)116に与える。送信機116は、データチップを処理し(例えば、アナログに変換、フィルタリング、増幅、および周波数アップコンバート)、変調された信号を生成し、これはアンテナ112を介して送信される。

ＡＳＩＣ120は、１つ以上の通信システムを監視すること、および／またはそれと通信することをサポートする種々の処理ユニットを含んでいる。図１に示されている実施形態において、ＡＳＩＣ120は、ＤＳＰコア130aおよび130b、プロセッサコア130cおよび130d、クロック発生器140、内部メモリ150、外部インタフェースユニット160、並びに他の回路170を含んでいる。ＤＳＰコア130aおよび130bは、受信パスに対する処理(例えば、復調および復号)、送信パスに対する処理(例えば、符号化および変調)、および／または他のアプリケーションおよび機能に対する処理を行う。各ＤＳＰコアは、１つ以上の乗算および累算（multiply-and-accumulate, MAC）ユニット、１つ以上の演算論理ユニット(arithmetic logic unit, ALU)、等を含み得る。プロセッサコア130cおよび130dは、ビデオ、オーディオ、グラフィックス、ゲーム、等のような種々の機能をサポートする。

クロック発生器140は、ＡＳＩＣ120内の処理ユニットによって使用されるクロックを発生し、外部回路142に連結し得る。外部回路142は、水晶、インダクタ、コンデンサ、等を含み得る。クロック発生器140は、１つ以上の位相ロックループ(phase locked loop, PLL)を含むことができ、ＰＬＬは、クロックを発生するのに使用される発振器を制御する。内部メモリ150は、ＡＳＩＣ120内の処理ユニットによって使用されるデータおよびプログラムコードを記憶する。外部インタフェースユニット160は、ＡＳＩＣ120の外部の他のユニットとインタフェースしている。他の回路170は、ＡＳＩＣ120内の種々の処理ユニットに対する電力を制御する電力制御ユニットを含み得る。

図１に示されている実施形態において、ＡＳＩＣ120は、電力管理ユニット180、揮発性メモリ190、および不揮発性メモリ192にさらに連結している。電力管理ユニット180は、バッテリ182に連結し、電力コネクタを介して外部電力をさらに受信する。電力管理ユニット180は、受信した電源を調整し、調整された供給電圧を、ＡＳＩＣ120内の処理ユニットに与える。揮発性メモリ190は、ＡＳＩＣ120によって使用されるデータおよびプログラムコードのための大容量記憶装置（bulk storage）を与える。不揮発性メモリ192は、大容量不揮発性記憶装置（bulk non-volatile storage）を与える。

一般に、無線デバイス100は、図１に示されている集積回路よりも少ない、多い、および／または異なる集積回路を含み得る。さらに、ＡＳＩＣ120は、図１に示されている処理ユニットよりも少ない、多い、および／または異なる処理ユニットを含み得る。一般に、ＡＳＩＣ120は、任意の数のＤＳＰコアおよび任意の数のプロセッサコアを含み得る。ＡＳＩＣ120に含まれる処理ユニットの数および処理ユニットのタイプは、通常、無線デバイス100によってサポートされる通信システム、アプリケーション、および機能のような種々の要因によって決まる。

図２は、適応電圧スケーリング(adaptive voltage scaling, AVS)を用いたＡＳＩＣ120の実施形態を示している。この実施形態では、１つのＡＶＳユニット230が各処理コア130ごとに与えられ、そのコアに対する供給電圧を適応してスケールするのに使用される。とくに、ＡＶＳユニット230aおよび230bは、それぞれＤＳＰコア130aおよび130bに対する適応電圧スケーリングを行い、ＡＶＳユニット230cおよび230dは、それぞれプロセッサコア130cおよび130dに対する適応電圧スケーリングを行う。

各処理コア130は、コア内の同期回路をトリガするのに使用されるクロックをクロック発生器140から受信する。各コア130は、クロック発生器140とそのＡＶＳユニット230とに、そのクロックに対する目標周波数を与える。この目標周波数は、コアに対する処理負荷と計算要件とに基づいて選択され得る。各処理コア130に対して、クロック発生器140は目標周波数でクロックを発生し、このクロックをコアとその関連するＡＶＳユニット230とに与える。各処理コア130およびその関連するＡＶＳユニット230は、調整された供給電圧 (Ｖｄｄ)を電力管理ユニット180からさらに受信する。各処理コア130に対する供給電圧は、コアが目標クロック周波数で動作することができるように、その関連するＡＶＳユニット230によって設定される。

図２に示されている実施形態において、各処理コア130に対するクロックは、クロック発生器140によって個々に設定され、各処理コア130に対する供給電圧は、電力管理ユニット180によって個々に設定され得る。他の実施形態では、多数の処理コアは、これらのコアに対して一緒に設定され得る共通の供給電圧および／または共通のクロックを共有し得る。

適応電圧スケーリングは、性能要件を満たすレベル、すなわち目標周波数における適切な動作によって量子化され得るレベルに、供給電圧を調節する閉ループシステムである。一般に、より大きい供給電圧はより少ない遅延に対応し、これは、より速いクロックを用いてより高い周波数で動作することを可能にする。ピーク供給電圧は、最も短い遅延と最も高い性能レベルとを与えることができる。しかしながら、この最も高い性能レベルは、時間の一部またはほとんどにおいて不要である。このような場合に、供給電圧は低減され得る。したがって、適応電圧スケーリングは、計算要件における変化を利用して、供給電圧をスケールし、平均電力消費を低減する一方で、要求される性能を維持する。その結果、バッテリ寿命を延ばすことができ、これは非常に望ましい。

各処理コア130に対するＡＶＳユニット230は供給電圧を調節して、そのコアがその性能要件を満たすことができるようにする。実施形態において、各ＡＶＳユニットは、ＩＣの処理、温度、および電圧の変化の全体にわたって、関連するコアの実際の性能をシミュレートする。各ＡＶＳユニットは、関連するコアに対するクリティカルパスをエミュレートし、そのクリティカルパスの性能を追跡し、そのクリティカルパスが目標性能を達成することができる可能な限り低いレベルに、供給電圧を調節する。異なる条件に対して実際のクリティカルパスを密接に追跡する能力により、非常に効果的な適応電圧スケーリングが得られる。

各ＡＶＳユニット230は、関連する処理コア130内のクリティカルパスの性能を追跡する。実施形態において、これは、関連するコア内のクリティカルパスに対する回路の混合（blend）に密接に整合している回路構成要素の混合をもつ遅延合成器を使用して達成される。これらの回路構成要素は、論理セル、異なる閾値電圧をもつトランジスタデバイス、ダイナミックセル、ビット線セル、ワイヤ、異なる閾値電圧および／またはファンアウトをもつドライバ、等を含むことができ、これは後で説明される。これらの異なる回路構成要素は、ＩＣの処理、温度、および電圧の変化の全体にわたって異なって変化し得る電気的特性（electrical characteristics）(例えば、遅延)をもつ。

論理セルは、インバータおよび／または他の論理ゲートを用いて形成され得る。インバータおよび論理ゲートはトランジスタで実施され、トランジスタはＰチャネル電界効果トランジスタ(P-channel field effect transistor, P-FET)、ＮチャネルＦＥＴ（Ｎ−ＦＥＴ)、等であり得る。各ＦＥＴデバイスは、特定の閾値電圧、すなわちデバイスがオンになる電圧で設計される。低い閾値電圧(low threshold voltage, LVT)は、ＦＥＴデバイスによる遅延を低減するが、漏れ電流、すなわちＦＥＴデバイスがオフにされたときにＦＥＴデバイスを通る電流を増加する。逆に、高い閾値電圧(high threshold voltage, HVT)は、漏れ電流を低減するが、遅延を増加する。ＬＶＴおよびＨＶＴのデバイスの組合せを使用して、必要に応じて良い性能を達成し、要求に応じて漏れを少なくすることができる。ＬＶＴおよびＨＶＴデバイスの電気的特性は、ＩＣの処理、温度、および電圧に関連して異なって変化し得る。コンピュータシミュレーションは、４のファンアウトまたは駆動能力を備えたＨＶＴインバータが、他のＨＶＴ論理ゲートの遅延と共に適切に追跡する遅延をもつことを示している。しかしながら、このＨＶＴインバータの遅延は、ＬＶＴインバータの遅延からの大きなずれをもつ。

ワイヤは、ＩＣダイ上にエッチングされた比較的に長いトレースであり、ＩＣダイ上で回路構成要素を相互接続する。ワイヤの遅延は、ワイヤの長さ、幅、および高さと、そのワイヤに対するドライバのファンアウトとによって影響を受ける。ワイヤの長さおよび幅は、一般に設計によって選択され、ワイヤの厚さは、一般にＩＣ製造のプロセスによって定められる。２ミリメートル(millimeter, mm)のワイヤの遅延は、特定の電圧範囲に対して４のファンアウトをもつＨＶＴインバータの遅延に対して２オーダまでで変化し得る。ドライバのファンアウトが増加すると、ドライバの遅延は、ＨＶＴインバータの遅延に対してより大きく変化する。技術的機能（technology feature）／トランジスタのサイズが小さくなり、ＩＣダイの面積対機能サイズ（feature size）の比が大きくなり、より多くの論理セルがＩＣダイにパッケージ化されるとき、ワイヤはクリティカルパスの性能により大きな影響を及ぼす。これは、集積レベルが高まるのにしたがって、より多くのワイヤを使用して、論理セルを接続するからである。さらに、幾何学的形状（geometrics）が小さくなるのにしたがって、ワイヤの抵抗および静電容量も大きくなる。したがって、ほとんど論理セルから構成されている従来のリング発振器または従来の遅延合成器は、ワイヤを含んでいるクリティカルパスの性能を正確に追跡しない。

図３は、関連する処理コア130xに対するＡＶＳユニット230xの実施形態を示している。ＡＶＳユニット230xは、図２のＡＶＳユニット230a乃至230dの各々に使用することができ、処理コア130xはコア130a乃至130dの任意の１つであり得る。

ＡＶＳユニット230x内で、パルス発生器310は、クロック発生器140からクロックを受信する。図３に示されていない実施形態では、パルス発生器310は、遅延合成器320に対する第１の入力信号(ＤＳｉｎ)と、遅延整合回路330に対する第２の入力信号(ＤＭｉｎ)とを発生する。ＤＳｉｎおよびＤＭｉｎ信号の各々は、クロックの各立ち上がり（leading edge）のパルスを含み得る。ＤＭｉｎ信号におけるパルスは、ＤＳｉｎ信号におけるパルスに対して一定量遅らされ得る。別途記載される別の実施形態では、パルス発生器310は、遅延合成器320および遅延整合回路330の両者に与えられる１つの入力信号(Ｄｉｎ)を発生する。Ｄｉｎ信号におけるパルスは、遅延合成器320を通って伝搬され、制御ユニット340の第１の入力を介して受信される。Ｄｉｎ信号におけるパルスは、また、遅延整合回路330を通って伝搬され、制御ユニット340の第２の入力を介して受信される。遅延合成器320は、処理コア130xに対するクリティカルパスをモデル化する。遅延合成器320は、遅延合成器の柔軟なプログラミングを可能にするマルチプレクサを含む。しかしながら、これらのマルチプレクサは、複製のクリティカルパスの総遅延に実質的に関係し得る追加の遅延を取り込む。遅延整合回路330は、遅延合成器320内のマルチプレクサの遅延を説明する。

制御ユニット340は、遅延合成器320および遅延整合回路330からパルスを受信し、受信したパルスに基づいて遅延合成器320内の複製のクリティカルパスの“純粋な(pure)”遅延を測定する。制御ユニット340は、測定されたクリティカルパス遅延と、場合によっては温度センサ370からの温度測定とに基づいて、電圧制御(Ｖｃｔｒｌ)を生成する。電力管理ユニット180内の電圧調整器380は、制御ユニット340から電圧制御を受信し、調整された供給電圧(Ｖｄｄ)を電圧制御に基づいて調節し、調整された供給電圧を処理コア130x、遅延合成器320、および遅延整合回路330に与える。

ＩＣ処理モニタユニット350は、ＡＳＩＣ120に対する論理およびワイヤ遅延を決定し、この情報をＡＶＳ特徴付けユニット(AVS characterization unit)360に与える。ユニット360は、処理コア130xに対する目標クロック周波数をさらに受信し、遅延合成器320内の複製のクリティカルパスに対する回路構成要素の適切な混合を選択するＭｕｘ Ｓｅｌ信号(図４および５に示されている）を与える。ＡＶＳユニット230x内の種々のブロックは、別途詳しく記載される。

図３に示されているように、ＡＶＳユニット230xは、処理コア130x内のクリティカルパスに対する所望の性能を達成するように供給電圧をスケールする閉ループシステムの一部である。遅延合成器320は、処理コア130x内の実際のクリティカルパスに整合する回路構成要素の混合をもつ複製のクリティカルパスを得るようにプログラムされ得る。さらに、遅延合成器320は、回路構成要素の種々の混合を用いてプログラムされ、ＩＣの処理および／または他の変化による実際のクリティカルパスの変化を追跡し得る。これは、実際のクリティカルパスの密接な追跡を可能にし、効率を高める。

図４Ａおよび４Ｂは、図３におけるＡＶＳユニット230x内の遅延合成器320の実施形態を示している。この実施形態において、遅延合成器320は複数の遅延線を含み、各遅延線は、異なるタイプの回路構成要素から構成されている。

遅延合成器320内では、パルス発生器310からのＤｉｎ信号は遅延線410の入力に与えられ、遅延線410は、Ｋ個の直列接続された論理セル412a乃至412k(例えば、Ｋ＝３２)から構成されている。各論理セル412は、ＨＶＴデバイスで形成されている論理ゲートおよび／またはインバータで実施され得る。Ｋ個の論理セル412a乃至412kの出力は、マルチプレクサ(multiplexer, Mux)418のＫ個の入力に与えられる。マルチプレクサ418は、Ｍｕｘ１Ｓｅｌの制御に基づいて、Ｋ個の入力の１つをマルチプレクサの出力として与える。

マルチプレクサ418の出力は、遅延線420の入力に与えられ、遅延線420は、Ｌ個の直列接続された論理セル422a乃至422l(例えば、Ｌ＝３２)から構成されている。各論理セル422は、ＬＶＴデバイスで形成されている論理ゲートおよび／またはインバータで実施され得る。Ｌ個の論理セル422a乃至422kの出力は、マルチプレクサ428のＬ個の入力に与えられる。マルチプレクサ428は、Ｍｕｘ２ Ｓｅｌの制御に基づいて、Ｌ個の入力の１つをマルチプレクサの出力として与える。

マルチプレクサ428の出力は、遅延線430の入力に与えられ、遅延線430は、Ｍ個の直列接続されたダイナミックセル432a乃至432m(例えば、Ｍ＝３２)から構成されている。ダイナミックセル432は、拡散容量をモデル化するのに使用される。拡散容量は、ドレインからウェルへの逆バイアス接合の容量効果の結果であり、これは、遅延線410および420によってモデル化されたゲート容量とは異なる。各ダイナミックセルは、別途記載されるように実施され得る。Ｍ個のダイナミックセル432a乃至432mの出力は、マルチプレクサ438のＭ個の入力に与えられる。マルチプレクサ438は、Ｍｕｘ３ Ｓｅｌの制御に基づいて、Ｍ個の入力の１つをマルチプレクサの出力として与える。

マルチプレクサ438の出力は、遅延線440の入力に与えられ、遅延線440は、Ｎ個の直列接続されたビット線セル442a乃至442n(例えば、Ｎ＝４)から構成されている。ビット線セル442は、メモリアクセス遅延を追跡するのに使用され、別途記載されるように実施され得る。Ｎ個のビット線セル442a乃至442kの出力は、マルチプレクサ448のＮ個の入力に与えられる。マルチプレクサ448は、Ｍｕｘ４ Ｓｅｌの制御に基づいて、Ｎ個の入力の１つをマルチプレクサの出力（ＤＳｉｎｔ）として与える。

図４Ｂを参照すると、マルチプレクサ448の出力(ＤＳｉｎt)は、４つの遅延線450、460、470、および480の入力に与えられている。遅延線450、460、470、および480の各々は、Ｐ個の直列接続されたワイヤセルから構成されている(例えば、Ｐ＝８)。各ワイヤセルは、ドライバおよびワイヤを含んでいる。遅延線450において、ドライバ452a乃至452pは、ＨＶＴデバイスで実施され、ＦＯａ(例えば、ＦＯａ＝８)のファンアウトをもつ。遅延線460において、ドライバ462a乃至462pは、ＨＶＴデバイスで実施され、ＦＯｂ(例えば、ＦＯｂ＝１６)のファンアウトをもつ。遅延線470において、ドライバ472a乃至472pは、ＬＶＴデバイスで実施され、ＦＯａのファンアウトをもつ。遅延線480において、ドライバ482a乃至482pは、ＬＶＴデバイスで実施され、ＦＯｂのファンアウトをもつ。各ワイヤは、ワイヤの長さ、幅、および厚さによって決定される直列抵抗および寄生容量をもつ。遅延線450、460、470、および480のワイヤは、同じ長さ(例えば、１ｍｍの同じ長さ)または異なる長さをもつように設計され得る。

遅延線450において、ドライバ452a乃至452pは、それぞれワイヤ454a乃至454pを駆動し、ワイヤ454a乃至454pは、マルチプレクサ458のＰ個の入力にさらに連結する。マルチプレクサ458は、Ｍｕｘ５ Ｓｅｌの制御に基づいて、Ｐ個の入力の１つをマルチプレクサの出力として与える。遅延線460において、ドライバ462a乃至462pは、それぞれワイヤ464a乃至464pを駆動し、ワイヤ464a乃至464pは、マルチプレクサ468のＰ個の入力にさらに連結する。マルチプレクサ468は、Ｍｕｘ５ Ｓｅｌの制御に基づいて、Ｐ個の入力の１つをマルチプレクサ出力として与える。遅延線470において、ドライバ472a乃至474pは、それぞれワイヤ474a乃至472pを駆動し、ワイヤ474a乃至472pは、マルチプレクサ478のＰ個の入力にさらに連結する。マルチプレクサ478は、Ｍｕｘ５ Ｓｅｌの制御に基づいて、Ｐ個の入力の１つをマルチプレクサの出力として与える。遅延線480において、ドライバ482a乃至482pは、それぞれワイヤ484a乃至484pを駆動し、ワイヤ484a乃至484pは、マルチプレクサ488のＰ個の入力にさらに連結する。マルチプレクサ488は、Ｍｕｘ５ Ｓｅｌの制御に基づいて、Ｐ個の入力の１つをマルチプレクサの出力として与える。マルチプレクサ498は、マルチプレクサ458、468、478、および488の出力を受信し、Ｍｕｘ６ Ｓｅｌの制御に基づいて、これらの４つのマルチプレクサの１つの出力を遅延合成器の出力(ＤＳｏｕｔ)として与える。

図４Ａおよび４Ｂに示されている実施形態において、Ｄｉｎ信号は、各遅延線内の少なくとも１個のセルを通る。別の実施形態において、各遅延線に対する入力信号は、その遅延線に対するマルチプレクサの１つの入力に与えられ得る。この実施形態において、Ｄｉｎ信号は、マルチプレクサを直接に通り、遅延線内のセルの全てをバイパスすることができる。

図４Ａおよび４Ｂに示されている遅延合成器構造において、遅延線410は、ＨＶＴデバイスに対する論理遅延をエミュレートし、遅延線420は、ＬＶＴデバイスに対する論理遅延をエミュレートし、遅延線430は、拡散遅延をエミュレートし、遅延線440は、メモリアクセス遅延をエミュレートし、遅延線450は、ＦＯａのファンアウトをもつＨＶＴドライバを伴うワイヤの遅延をエミュレートし、遅延線460は、ＦＯｂのファンアウトをもつＨＶＴドライバを伴うワイヤの遅延をエミュレートし、遅延線470は、ＦＯａのファンアウトをもつＬＶＴドライバを伴うワイヤの遅延をエミュレートし、遅延線480は、ＦＯｂのファンアウトをもつＬＶＴドライバを伴うワイヤの遅延をエミュレートする。

図４Ａおよび４Ｂに示されている遅延合成器構造は、回路構成要素の所望の混合を用いてクリティカルパスを柔軟に複製することができる。各遅延線は、異なるタイプの回路構成要素に対して多数の直列接続されたセルから構成されている。各遅延線に対するマルチプレクサは、複製のクリティカルパス内にその遅延線に対する選択可能な数のセルを含むことができる。同じ遅延合成器構造が、コア130a乃至130dに対するＡＶＳユニット230a乃至230dにおいてそれぞれ使用され得る。各コアに対する複製のクリティカルパスは、そのコアに対する遅延合成器内のマルチプレクサを適切に制御することによって、個々に柔軟に形成され得る。さらに、複製のクリティカルパスは、関連するコア内の実際のクリティカルパスの性能に整合するように、容易に変えることができる。

一般に、遅延合成器構造は、任意の数の遅延線を含み、各遅延線は、任意のタイプの回路をエミュレートし、任意の数のセルを含むことができる。このような構造は、クリティカルパスを複製する際に大きな柔軟性を与える。別の実施形態において、遅延合成器構造は、複数の仮定の（hypothesized）クリティカルパスを含むことができ、各仮定のクリティカルパスは、回路構成要素の異なる混合を含んでいる。仮定のクリティカルパスの１つは、複製のクリティカルパスとして選択され得る。

図５Ａは、論理セル412xの実施形態を示しており、これは、図４Ａにおける論理セル412a乃至412kおよび422a乃至422lの各々に使用され得る。この実施形態において、論理セル412xは、Ｑ個の直接接続されたインバータ512a乃至512qから構成されている（なお、Ｑ≧１）。論理セル412xがＩＣの処理、温度、および電圧の変化の全体にわたって所望の量の遅延を与えることができるように、Ｑは選択され得る。各インバータ512は、ＨＶＴまたはＬＶＴのデバイスで実施され得る。図４Ａの遅延線410に対する論理セル412a乃至412kは、同数または異なる数のインバータを含み得る。遅延線420に対する論理セル422a乃至422lも、同数または異なる数のインバータを含み得る。各論理セルは、他の論理ゲート(例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、排他的ＯＲ、または何か他の論理ゲート)あるいは論理ゲートの任意の組合せで実施することもできる。

図５Ｂは、ダイナミックセル432xの実施形態を示しており、これは、図４Ａにおけるダイナミックセル432a乃至432mの各々に使用され得る。この実施形態において、ダイナミックセル432xは、Ｐ−ＦＥＴ530および538、Ｒ個の並列接続されたＮ−ＦＥＴ532a乃至532r、Ｎ−ＦＥＴ534、並びにインバータ536から構成され、なお、Ｒ≧１である。Ｐ−ＦＥＴ530は、供給電圧に連結されたソース、ダイナミックセルの入力を形成するゲート、およびＮ−ＦＥＴ532a乃至532rのドレインに連結されたドレインをもつ。Ｎ−ＦＥＴ532aのゲートは、供給電圧に連結され、Ｎ−ＦＥＴ532b乃至532rのゲートは、回路の接地に連結される。Ｎ−ＦＥＴ534は、回路の接地に連結されたソース、ダイナミックセルの入力に連結されたゲート、およびＮ−ＦＥＴ532a乃至532rのソースに連結されたドレインをもつ。Ｐ−ＦＥＴ538は、供給電圧に連結されたソース、インバータ536の出力に連結されたゲート、およびＮ−ＦＥＴ532a乃至532rのドレインに連結されたドレインをもつ。Ｎ−ＦＥＴ532a乃至532rが全てオフにされたとき、Ｐ−ＦＥＴ538は、それらの電荷漏れを回復するためにフィードバックを行う。

Ｄｉｎ信号は、遅延線430内のダイナミックセル432a乃至432mを通って伝搬する。ダイナミックセル432xの入力におけるＤｉｎ信号が論理ロー（logic low）であるとき、Ｐ−ＦＥＴ530はオンにされ、ノードＡを論理ハイ(logic high)にプリチャージし、Ｎ−ＦＥＴ534はオフにされ、インバータ536の出力は論理ローである。パルスがＤｉｎ信号上に現われるとき、Ｐ−ＦＥＴ530はオフにされ、Ｎ−ＦＥＴ534はオンにされ、ノードＡをＮ−ＦＥＴ532aを介して論理ローにプルし（pull）、インバータ536の出力は論理ハイに遷移する。Ｎ−ＦＥＴ532aは評価され、Ｎ−ＦＥＴ532b乃至532rは評価されない。ダイナミックセル432xによる遅延は、Ｎ−ＦＥＴ532a乃至532rの拡散容量によって決定される。

図５Ｃは、ビット線セル442xの実施形態を示しており、これは、図４Ａにおけるビット線セル442a乃至442nの各々に使用され得る。この実施形態において、ビット線セル442xは、プリチャージ回路540、ダミーの列（column）542、Ｓ個のメモリセル544a乃至544s（なお、Ｓ≧１）、およびセンス増幅器546を含む。ビット線セルの入力においてＤｉｎ信号上のパルスを受信すると、プリチャージ回路540は、ビット線(ＢＬ)および補足的なビット線(ＢＬｂ)の両者をプリチャージし、ダミーの列542は、センス増幅器546に対するイネーブル信号を発生する。さらに、Ｄｉｎのパルスは、短い遅延の後でメモリセル544aを選択し、これは簡潔にするために図５Ｃに示されていない。メモリセル544aは、論理ハイ( ‘１’)を記憶し、イネーブルにされると、ＢＬｂ線を論理ローにプルする。センス増幅器546は、ＢＬ線とＢＬｂ線との間の電圧差を感知し、ＢＬｂ線の放電率によって決定される短い遅延の後で、マルチプレクサ448の１つの入力と、(もしあれば)次のビット線セルの入力とに論理ハイを与える。ビット線セル442xは、例えば、ＳＲＡＭ、キャッシュ、および他のメモリに対するメモリアクセス遅延を追跡することができる。

図６は、図４Ａおよび４Ｂに示されている遅延合成器320の各遅延線において最少数のセルから構成されている複製のクリティカルパスを示している。この複製のクリティカルパスにおいて、Ｄｉｎ信号は、６つのマルチプレクサ418、428、438、448、458、および498を通る。各マルチプレクサは、通常、追加の遅延を取り込む複数レベルの論理ゲートを含む。したがって、複製のクリティカルパスに対するＤｉｎ信号によって観察（observe）される総遅延は、（１）実際のクリティカルパスをエミュレートするのに使用されるセルによって取り込まれる遅延と、（２）複製のクリティカルパスを形成するのに使用されるマルチプレクサによって取り込まれる遅延とから成る。マルチプレクサ遅延は、マルチプレクサ数と各マルチプレクサの入力数との両者に伴って増加する。マルチプレクサ遅延は、とくに、例えば、１ＧＨｚ以上のような高速度では、複製のクリティカルパスに対する総遅延の相当に大きい部分を示し得る。

マルチプレクサ遅延は、種々のやり方で処理され得る。実施形態において、マルチプレクサ遅延は、論理遅延の一部として扱われる。他の回路タイプ(例えば、ワイヤ、拡散、等)からの遅延は、遅延の所望の混合(例えば、２０％の論理遅延と８０％のワイヤ遅延)を得るのに十分に長いものであるべきである。この実施形態において、マルチプレクサは、関連するコア内の論理のほとんどと同じデバイスのタイプで実施され得る。例えば、関連するコアがほとんどＬＶＴデバイスで実施されているとき、マルチプレクサもＬＶＴデバイスで実施され得る。他の回路タイプの遅延は、必要であれば延ばされ、遅延の所望の混合を得る。

別の実施形態では、遅延整合回路330を使用して、マルチプレクサ遅延を推定する。その後で、推定されたマルチプレクサ遅延を遅延合成器320の総遅延から減算し、遅延合成器内の複製のクリティカルパスの“純粋な”遅延を得ることができる。

図７は、図３のＡＶＳユニット230x内の遅延整合回路330の実施形態を示している。この実施形態において、遅延整合回路330は、遅延合成器320と同数の遅延線と同数のマルチプレクサとを含む。

遅延整合回路330内で、パルス発生器310からのＤｉｎ信号は、２つの直列接続された論理セル712aおよび712bから構成されている遅延線の入力に与えられる。論理セル712bは、論理セル712aの負荷をシミュレートし、図７に示されているように遅延整合回路330内に含まれるか、または省かれることもある。論理セル712aの出力は、部分的なマルチプレクサ（partial multiplexer）718の入力に与えられ、これは、マルチプレクサ418の１つの入力と出力との間の信号パスをモデル化している。マルチプレクサ718は、Ｋ’個の直列接続されたＮＡＮＤゲート716a乃至716k'を含み、なお、

であり、Ｋは、マルチプレクサ418に対する入力数である。

マルチプレクサ718の出力は、２つの直列接続された論理セル722aおよび722bから構成されている遅延線の入力に与えられる。部分的なマルチプレクサ728は、論理セル722aの出力を受信し、その出力を、２つの直列接続されたダイナミックセル732aおよび732bから構成されている遅延線の入力に与える。部分的なマルチプレクサ738は、ダイナミックセル732aの出力を受信し、その出力を、２つの直列接続されたビット線セル742aおよび742bから構成されている遅延線の入力に与える。部分的なマルチプレクサ748は、ビット線セル742aの出力を受信し、その出力を、４本のワイヤ遅延線の入力に与える。第１のワイヤ遅延線は、ドライバ752aおよびワイヤ754aから構成されている完全なワイヤセルと、ドライバ752bから構成されている部分的なワイヤセルとを含む。第２のワイヤ遅延線は、ドライバ762aおよびワイヤ764aから構成されている完全なワイヤセルと、ドライバ762bから構成されている部分的なワイヤセルとを含む。第３のワイヤ遅延線は、ドライバ772aおよびワイヤ774aから構成されている完全なワイヤセルと、ドライバ772bから構成されている部分的なワイヤセルとを含む。第４のワイヤ遅延線は、ドライバ782aおよびワイヤ784aから構成されている完全なワイヤセルと、ドライバ782bから構成されている部分的なワイヤセルとを含む。ワイヤ754a、764a、774a、および784aの他方の端部は、部分的なマルチプレクサ758、768、778、および788の入力にそれぞれ連結し、これらは、その出力をマルチプレクサ798の４つの入力に与える。マルチプレクサ798は、Ｍｕｘ６ Ｓｅｌの制御をさらに受信し、遅延整合回路の出力(delay matching circuit output, DMout)としてマルチプレクサ758、768、778、および788の１つの出力を与える。

論理セル712a、712b、722a、および722bは、図４Ａの遅延合成器320内の論理セル412a、412b、422a、および422bと同じやり方でそれぞれ実施され得る。ダイナミックセル732aおよび732bは、ダイナミックセル432aおよび432bと同じやり方でそれぞれ実施され得る。ビット線セル742aおよび742bは、ビット線セル442aおよび442bと同じやり方でそれぞれ実施され得る。ドライバ752a、762a、772a、および782aは、ドライバ452a、462a、472a、および482aと同じやり方でそれぞれ実施され、ワイヤ754a、764a、774a、および784aは、ワイヤ454a、464a、474a、および484aと同じやり方でそれぞれ実施され得る。部分的なマルチプレクサ718、728、738、748、758、768、778、および788は、マルチプレクサ418、428、438、448、458、468、478、および488の１つの入力と出力との間の信号パスをそれぞれモデル化している。マルチプレクサ798は、マルチプレクサ498と同じやり方で実施され得る。

遅延整合330は、遅延合成器320内のマルチプレクサの遅延を吸収するのに使用され得る。これは、ＡＶＳユニット230xが高周波においてクリティカルパスを正確にモデル化することを可能にする。

図８は、図３におけるＡＶＳユニット230x内の制御ユニット340の実施形態を示している。この実施形態において、遅延合成器320からのＤＳｏｕｔ信号は、Ｄフリップフロップ814aのデータ(data, D)入力と遅延セル812aの入力とに与えられる。遅延セル812aの出力は、Ｄフリップフロップ814bのデータ入力と遅延セル812bの入力とに連結する。遅延セル812bの出力は、Ｄフリップフロップ814cのデータ入力に連結する。遅延整合回路330からのＤＭｏｕｔ信号は、Ｄフリップフロップ814a、814b、および814cのクロック入力に与えられる。各Ｄフリップフロップ814は、ＤＭｏｕｔ信号に基づいてそのデータ入力をラッチし、それを符号器816への出力（Ｑ）に与える。符号器816は、フリップフロップ814a、814b、および814cの出力と、場合によっては温度センサ370からの温度測定とに基づいて、電力管理ユニット180に対する電圧制御Ｖｃｔｒｌを発生する。

遅延セル812aおよび812bの各々は、所定量の遅延、例えば、最高クロック周波数におけるクロック期間の５％を与えるように設計され得る。各フリップフロップ814は、そのデータ入力におけるパルスがそのクロック入力におけるパルスよりも先に到達すると、論理ハイを与え、そうでないときは、論理ローを与える。フリップフロップ814aは、ＤＳｏｕｔ信号におけるパルスがＤＭｏｕｔ信号におけるパルスの前に到達すると、論理ハイを与える。遅延セル812aからの遅延パルスがＤＭｏｕｔ信号におけるパルスの前に到達すると、フリップフロップ814bは論理ハイを与える。遅延セル812bからの遅延パルスがＤＭｏｕｔ信号におけるパルスの前に到達すると、フリップフロップ814cは論理ハイを与える。供給電圧が低過ぎるときは、複製のクリティカルパスの総遅延は長く、３つのフリップフロップの全ては論理ローを与え得る。次に、符号器816は電圧制御を発生し、供給電圧を増加する。逆に、供給電圧が高過ぎるときは、複製のクリティカルパスの総遅延は目標周波数よりも小さく、３つのフリップフロップの全ては論理ハイを与え得る。次に、符号器816は電圧制御を発生し、供給電圧を低減する。

制御ユニット340は、電圧制御を発生し、測定されたクリティカルパス遅延に基づいて供給電圧を調節する。クリティカルパス遅延は、図８に示されている３つのフリップフロップまたは３つ以上のフリップフロップを用いて測定され、より大きな遅延分解能を達成し得る。電圧制御は、現在の供給電圧を維持するか、供給電圧を所定量分、増加または低減するかを示す２ビットの制御であり得る。電圧制御は、増加または低減する電圧量を示すマルチビット制御でもあり得る。温度測定が公称の温度の範囲外であるとき、制御ユニット340は、フリップフロップ814a、814b、および814cの出力を無視して、所定の電圧制御を与えることもできる。制御ユニット340は、温度測定を別のやり方で使用して、電圧制御を発生することもできる。

温度は、ＩＣダイの全体にわたるアクティブデバイスおよびパッシブデバイスの異なる構成のために、ＩＣダイの全体にわたって異なり得る。ＩＣダイの全体にわたる温度勾配は、ＩＣダイ全体に複数の遅延合成器を置くことによって説明され得る。例えば、複数(例えば、４つ)の遅延合成器が、処理コアの異なるコーナ（corner）に置かれ得る。その処理コアに対するＡＶＳユニットは、全ての遅延合成器から出力を受信し、最も遅い遅延合成器に基づいて供給電圧を調節し得る。

異なる回路構成要素(例えば、論理およびワイヤ)に対する遅延は、一般に、ＩＣの処理の変化に依存する。例えば、速いＩＣ処理のコーナは、より速い論理、したがってより少ない論理遅延になるが、遅いＩＣ処理のコーナは、より遅い論理、したがってより大きい論理遅延になる。ワイヤの寄生抵抗および容量も、ＩＣの処理の変化により変わり、したがって、異なるワイヤ遅延なる。ＡＳＩＣ120に対する論理セルおよびワイヤの遅延は特徴付けられ、電圧スケーリングに使用され得る。

図９は、図３におけるＡＶＳユニット230x内のＩＣ処理モニタユニット350の実施形態を示している。この実施形態において、リング発振器910は、Ｔ個の遅延ユニット912a乃至912tとＮＡＮＤゲート940とを用いて形成され、なお、Ｔ≧１である。各遅延ユニット912内において、デマルチプレクサ(demultiplexer, Demux)920は、ＮＡＮＤゲート940または前の遅延ユニットの出力に連結された入力と、緩衝器922および932の入力に連結された２つの出力とをもつ。緩衝器922はワイヤ924を駆動し、ワイヤ924は緩衝器926の入力にさらに連結する。緩衝器932は緩衝器936を駆動する。マルチプレクサ938は、その２つの入力において緩衝器926および936の出力を受信し、２つの入力の一方を遅延ユニットの出力として与える。各遅延ユニット912において、緩衝器922および926とワイヤ924とは、論理とワイヤとから構成されている第１の信号パスを形成し、緩衝器932および936は、論理のみから構成されている第２の信号パスを形成する。第２の信号パスにおける緩衝器932および936は、第１の信号パスにおける緩衝器922および926と同じやり方で実施されることができ、したがって、ワイヤ924が、２本の信号パス間の唯一の違いである。適切なＭｕｘ／Ｄｅｍｕｘ制御をデマルチプレクサ920およびマルチプレクサ938に与えることによって、第1または第２の何れかの信号パスが選択され得る。

ＮＡＮＤゲート940は、一方の入力において最後の遅延ユニット912tの出力を受信し、他方の入力において制御ユニット950からイネーブル（enable, Enb）信号を受信する。ＮＡＮＤゲート940の出力は、第１の遅延ユニット912aの入力に与えられる。リング発振器910は、（１）遅延ユニット912a乃至912t内の選択された信号パスと、（２）ＩＣの処理に依存して、選択された信号パス内の回路構成要素の特徴（characteristic）とによって決定される周波数をもつ発振器信号を与える。カウンタ960は発振器信号を受信し、制御ユニット950からの第１の制御に基づいて発振器のサイクル数を数える。レジスタ970は、制御ユニット950からの第２の制御に基づいてカウンタ960の出力をラッチし、周波数カウントを与える。制御ユニット950は、クロックを受信して、遅延ユニット912a乃至912t、ＮＡＮＤゲート940、カウンタ960、およびレジスタ970に対する制御を発生する。制御ユニット950は、さらに、レジスタ970から周波数カウントを受信し、ＡＶＳ特徴付けユニット360に論理速度出力およびワイヤ速度出力を与える。

論理速度およびワイヤ速度は、次のように決定され得る。リング発振器910は、最初に、Ｍｕｘ／Ｄｅｍｕｘ制御を論理ハイに設定することによって、全ての遅延ユニット912a乃至912tにおいて第２の信号パスを用いて動作するように構成される。次に、カウンタ960は、第１の時間ウィンドウにおける発振器のサイクル数を数えることによって、リング発振器910の周波数をサンプリングする。レジスタ970は、第1の時間ウィンドウの最後にカウンタの出力をラッチし、論理速度を示す第１の周波数カウントを与える。次に、リング発振器910は、Ｍｕｘ／Ｄｅｍｕｘ制御を論理ローに設定することによって、全ての遅延ユニット912a乃至912tにおいて第１の信号パスを用いて動作するように構成される。次に、カウンタ960は、第１の時間ウィンドウと同じ持続期間の第２の時間ウィンドウにおいて、リング発振器910の周波数をサンプリングする。レジスタ970は、第２の時間ウィンドウの最後にカウンタの出力をラッチし、論理およびワイヤ速度を示す第２の周波数カウントを与える。第１の周波数カウントと第２の周波数カウントとの間の差は、ワイヤ速度を示す。

制御ユニット950によって与えられる論理速度とワイヤ速度とは、ＩＣの処理に依存する。実施形態において、ＩＣ処理モニタユニット350は、(例えば、無線デバイス100の較正中に)一度動作して、所定の供給電圧における論理速度とワイヤ速度とを得る。他の実施形態において、ＩＣ処理モニタユニット350は、必要に応じて、および場合によっては、異なる供給電圧および／または温度に対して動作して、異なる動作条件に対する論理速度およびワイヤ速度を得ることができる。別途記載されるように、論理速度およびワイヤ速度は、複製のクリティカルパスを形成するのに使用される。

図１０Ａは、図３におけるＡＶＳユニット230x内のＡＶＳ特徴付けユニット360の実施形態を示している。この実施形態において、ルックアップテーブル(look-up table, LUT) 1010は、異なる論理の特徴付けに対して１組の公称の論理速度値を記憶し、ルックアップテーブル1020は、異なるワイヤの特徴付けに対して１組の公称のワイヤ速度値を記憶する。一般に、公称の論理速度および公称のワイヤ速度は、任意の数の論理およびワイヤの特徴付けに対してそれぞれ記憶され、特徴付けは一般にＩＣの処理の変化(例えば、速い、公称、遅い、等)に依存する。ルックアップテーブル1010および1020に記憶される値は、コンピュータシミュレーション、経験的な測定（empirical measurement）、等によって決定され得る。論理速度およびワイヤ速度を別々に特徴付けることによって、２つのみのルックアップテーブル1010および1020を使用して、異なる特徴付けに対して公称の論理速度および公称のワイヤ速度を記憶することができる。

比較ユニット1012は、ＩＣ処理モニタユニット350から、測定された論理速度を受信し、測定された論理速度を、ルックアップテーブル1010に記憶されている値と比較し、処理コア130xに対する論理の特徴付けを決定する。同様に、比較ユニット1022は、ＩＣ処理モニタユニット350から、測定されたワイヤ速度を受信し、測定されたワイヤ速度を、ルックアップテーブル1020に記憶されている値と比較し、処理コア130xに対するワイヤの特徴付けを決定する。例えば、ルックアップテーブル1010は、速い、公称、および遅いの３つの論理の特徴付けのためにｘおよびｙの値を記憶し得る（なお、ｘ＞ｙ）。比較ユニット1012は、測定された論理速度ｓを記憶されている値と比較し、ｓ≧ｘであるときは、速いプロセスを示し、ｘ＞ｓ≧ｙであるときは、公称のプロセスを示し、ｓ＜ｙであるときは、遅いプロセスを示し得る。

メモリ1030は、Ｍｕｘ制御ルックアップテーブル1040aa乃至1040yxの行列を記憶する。行列の各行は、ルックアップテーブル1010に記憶されている異なる論理の特徴付けのためのものである。行列の各列は、ルックアップテーブル1020に記憶されている異なるワイヤの特徴付けのためのものである。各Ｍｕｘ制御ルックアップテーブル1040は、図４Ａおよび４Ｂにおける遅延合成器320内のマルチプレクサ418、428、438、448、458、468、478、488、および498に対するＭｕｘ Ｓｅｌの制御の値を記憶する。これらのＭｕｘ Ｓｅｌの制御は、処理コア130xに適用可能な特徴付けに対する実際のクリティカルパスによく似た複製のクリティカルパスを定義する。各Ｍｕｘ制御ルックアップテーブル1040に記憶される値は、コンピュータシミュレーション、経験的な測定、等によって決定され得る。比較ユニット1012によって示される行と、比較ユニット1022によって示される列とのＭｕｘ制御ルックアップテーブルが、使用するために選択される。

図１０Ｂは、メモリ1030内のＭｕｘ制御ルックアップテーブル1040ijの１つの実施形態を示している。ルックアップテーブル1040ijは、Ｖ個の異なるクロック周波数に対して、遅延合成器320内のマルチプレクサ418、428、438、448、458、468、478、488、および498のためのＶ組のＭｕｘ Ｓｅｌの制御値を記憶している。処理コア130xの目標周波数に対応するＭｕｘ Ｓｅｌの制御値の組は、ルックアップテーブル1040ijから検索され、遅延合成器320内のマルチプレクサに与えられる。

図１１は、処理コア内の２つの例示的な信号パスの性能のグラフ（plot）を示している。各信号パスの遅延が、供給電圧に対してグラフにされている。図１１に示されている例において、信号パス１は、Ｖｘボルトより下でより長い遅延をもち、クリティカルパスであり、信号パス２は、Ｖｘボルトより上でより長い遅延をもち、クリティカルパスである。図１１に示されているように、異なる信号パスは、異なる条件でクリティカルパスになることができる。これは、各信号パスが、電圧、温度、およびＩＣの処理の変化の全体にわたって異なって変化し得る回路構成要素の異なる混合から構成され得るからである。クリティカルパスの遅延が、そのパスに対する最も高いクロック周波数を決定し、したがって周波数に逆比例する。所与の目標周波数において、その周波数に対するクリティカルパスが複製され、ＡＶＳユニット230は供給電圧を調節して、目標周波数に対する望ましい性能を達成できるようにする。例えば、目標周波数が周波数２であるとき、信号パス２が選択され、ＡＶＳユニットは供給電圧をＶｚボルトに調節する。

図１２は、処理コアに対する適応電圧スケーリングを行うプロセス1200の実施形態を示している。処理コアに対する論理速度およびワイヤ速度が特徴付けられる(ブロック1210)。この特徴付けは、例えば、無線デバイスの較正中に、１回行われ、図９において既に説明したとおりである。処理コアに対する目標クロック周波数が決定される(ブロック1212)。目標クロック周波数は、例えば、処理コアに対する計算要件に基づいて、動的に変化し得る。複製のクリティカルパスは、例えば、図１０Ａおよび１０Ｂに関して既に説明したように、特徴付けられた論理速度およびワイヤ速度と目標クロック周波数とに基づいて形成される(ブロック1214)。複製のクリティカルパスは、ＨＶＴ論理、ＬＶＴ論理、ダイナミックセル、ビット線セル、ワイヤ、異なる閾値電圧および／またはファンアウトをもつドライバ、等のような異なるタイプの回路構成要素を含み得る。次に、処理コアに対する供給電圧および複製のクリティカルパスは、両者が所望の性能を達成するように調節される(ブロック1216)。次に、プロセス1200は、ブロック1212に戻り、目標クロック周波数を定期的に決定し得る。

本明細書に説明されている複製のクリティカルパスは、回路構成要素の混合を使用して、実際のクリティカルパスをエミュレートする。この複製のクリティカルパスは、通常、全て論理か、またはほとんど論理ゲートから構成されている遅延線あるいはリング発振器で実施される従来の複製のクリティカルパスよりも正確である。さらに、本明細書に説明されている複製のクリティカルパスは、異なる条件に対して異なるクリティカルパスを柔軟にモデル化するようにマルチプレクサをプログラムすることによって、容易に変えられ得る。

本明細書に説明されている適応電圧スケーリング技術は、次の望ましい特性をもつ。

・変化するクリティカルパスを追跡する遅延線のシームレスなプログラミング(図４Ａおよび４Ｂ)。

・ＩＣ処理モニタユニット350を使用して、オンチップの論理およびワイヤを結合して、高い効率の追跡を可能にすること(図９)。

・異なる場所に複数のＡＶＳユニットを置くことによって温度勾配を追跡すること。

・多閾値論理の遅延線（図４Ａ）。

・ワイヤ遅延線に対する多閾値で複数のファンアウトのドライバ（図４Ｂ）。

・ダイナミックセルを使用して、拡散で占められているパス（diffusion dominated path）を追跡すること(図４Ａおよび５Ｂ)。

・ビット線セルを使用して、メモリアクセス遅延を追跡すること(図４Ａおよび５Ｃ)。

・マルチプレクサ遅延を総論理遅延の一部と見なして、(例えば、ワイヤおよび拡散に対する)他のタイプの遅延を延ばし、マルチプレクサ遅延に適合させること。

・マルチプレクサ遅延を吸収して、高速動作を可能にする遅延整合回路。

本明細書に説明されている適応電圧スケーリング技術は、種々の手段によって実施され得る。例えば、これらの技術は、ハードウェア、ファームウェア、ソフトウェア、またはその組合せにおいて実施され得る。ハードウェアの実施では、適応電圧スケーリングは、ＡＳＩＣ、ＤＳＰ、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書において説明された機能を実行するように設計された他の電子ユニット、またはその組合せの中で実施され得る。

適応電圧スケーリングの特定の部分は、本明細書に説明されている機能を行うソフトウェアモジュール(例えば、手続き、機能、等)で実施され得る。ソフトウェアコードは、メモリ(例えば、図１のメモリ150、190、または192)に記憶され、プロセッサ(例えば、プロセッサコア130cまたは130d)によって実行され得る。メモリは、プロセッサ内で実施されても、またはプロセッサの外部で実施されてもよい。

開示された実施形態の上述の説明は、当業者が本発明を作成または使用するのを可能にするために与えられている。これらの実施形態に対する種々の変更は、当業者には容易に明らかになり、本明細書に定められている一般的な原理は、本発明の意図および範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書に示されている実施形態に制限されることを意図されず、本明細書に開示されている原理および斬新な特徴に矛盾しない最も幅広い範囲にしたがうことを意図されている。

開示された実施形態の上述の説明は、当業者が本発明を作成または使用するのを可能にするために与えられている。これらの実施形態に対する種々の変更は、当業者には容易に明らかになり、本明細書に定められている一般的な原理は、本発明の意図および範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書に示されている実施形態に制限されることを意図されず、本明細書に開示されている原理および斬新な特徴に矛盾しない最も幅広い範囲にしたがうことを意図されている。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［付記］
［１］処理コア内の信号パスをエミュレートするように構成され、少なくとも２つの閾値電圧をもつトランジスタデバイスを含む遅延合成器と、
遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
［２］制御ユニットは、処理コアに対する供給電圧を調節する制御を与えるように構成されている［１］記載の集積回路。
［３］遅延合成器は、少なくとも２つの閾値電圧の各々に対して選択可能な数のトランジスタデバイスを含む［１］記載の集積回路。
［４］少なくとも２つの閾値電圧は、高い閾値電圧(high threshold voltage, HVT)と低い閾値電圧(low threshold voltage, LVT)とを含む［１］記載の集積回路。
［５］遅延合成器は、選択可能な数のＨＶＴトランジスタデバイスと、選択可能な数のＬＶＴトランジスタデバイスとを含む［４］記載の集積回路。
［６］遅延合成器は、少なくとも２つの閾値電圧をもつトランジスタデバイスによって形成される論理セルを含む［１］記載の集積回路。
［７］遅延合成器は、少なくとも２つの閾値電圧をもつトランジスタデバイスによって形成されるドライバを含む［１］記載の集積回路。
［８］処理コア内の信号パスをエミュレートするように構成され、少なくとも１つの論理セルと、少なくとも１つのワイヤと、異なる電気的特性をもつ少なくとも２つのドライバから選択される少なくとも１つのドライバとを含む遅延合成器、および、
遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットを含む集積回路。
［９］少なくとも２つのドライバは、異なる閾値電圧をもつ［８］記載の集積回路。
［１０］少なくとも２つのドライバは、異なるファンアウトをもつ［８］記載の集積回路。
［１１］遅延合成器は、選択可能な数の論理セルと選択可能な数のワイヤとを含む［８］記載の集積回路。
［１２］少なくとも１つの論理セルは、異なる閾値電圧をもつ少なくとも２つの論理セルから選択される［８］記載の集積回路。
［１３］制御ユニットは、処理コアに対する供給電圧を調節する制御を与えるように構成されている［８］記載の集積回路。
［１４］処理コア内の信号パスをエミュレートするように構成され、処理コア内の拡散容量をモデル化するのに使用される少なくとも１つのダイナミックセルを含む遅延合成器と、
遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
［１５］遅延合成器は、選択可能な数のダイナミックセルを含む［１４］記載の集積回路。
［１６］各ダイナミックセルは、拡散容量をモデル化する少なくとも１つのトランジスタと、少なくとも１つのトランジスタを充電および放電するように構成された第１および第２のトランジスタとを含む［１４］記載の集積回路。
［１７］処理コア内の信号パスをエミュレートするように構成され、メモリアクセス遅延をモデル化するのに使用される少なくとも１つのビット線セルを含む遅延合成器と、
遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
［１８］遅延合成器は、選択可能な数のビット線セルを含む［１７］記載の集積回路。
［１９］各ビット線セルは、少なくとも１つのメモリセルと、少なくとも１つのメモリセルに連結されたセンス増幅器とを含む［１７］記載の集積回路。
［２０］処理コア内の信号パスをエミュレートするように構成され、遅延合成器をプログラムする少なくとも１つのマルチプレクサを含む遅延合成器と、
遅延合成器内の少なくとも１つのマルチプレクサの遅延を推定するように構成された遅延整合回路と、
遅延合成器および遅延整合回路に連結され、遅延合成器および遅延整合回路の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
［２１］制御ユニットは、処理コアに対する供給電圧を調節する制御を与えるように構成されている［２０］記載の集積回路。
［２２］遅延合成器は少なくとも１本の遅延線を含み、各遅延線は、少なくとも１つのセルを含み、遅延線内の構成可能な数のセルを選択するように動作するマルチプレクサに連結される［２０］記載の集積回路。
［２３］各遅延線に対するマルチプレクサは、遅延線内の少なくとも１つのセルを選択するように動作する［２２］記載の集積回路。
［２４］遅延整合回路は、遅延合成器内の少なくとも１つのマルチプレクサに対して少なくとも１つの部分的なマルチプレクサを含み、各部分的なマルチプレクサは、関連するマルチプレクサの１つの入力と出力との間の信号パスを含む［２０］記載の集積回路。
［２５］処理コアに対して異なる位置に置かれた少なくとも２つの遅延合成器であって、各遅延合成器は処理コア内のクリティカル信号パスをエミュレートするように構成されている、少なくとも２つの遅延合成器と、
少なくとも２つの遅延合成器に連結され、少なくとも２つの遅延合成器の出力を受信して、処理コアに対する供給電圧を調節する制御を与えるように構成された制御ユニットとを含む集積回路。
［２６］少なくとも２つの遅延合成器は、処理コアの異なるコーナに置かれる［２５］記載の集積回路。
［２７］論理か、または論理およびワイヤの両者かに基づいて、発振器信号を発生するように構成された発振器と、
発振器信号に基づいて第１および第２の出力を与えるように構成された制御ユニットであって、第１の出力は論理速度を示し、第２の出力は、ワイヤ速度か、または論理およびワイヤ速度の両者かを示す、制御ユニットとを含む集積回路。
［２８］発振器は、少なくとも１つの遅延ユニットを含み、各遅延ユニットは、論理から構成されている第１の信号パスと、論理およびワイヤの両者から構成されている第２の信号パスとを含む［２７］記載の集積回路。
［２９］制御ユニットは、論理に対する第１の周波数カウントと、論理およびワイヤの両者に対する第２の周波数カウントとを得て、第１および第２の周波数カウントに基づいて第１および第２の出力を発生するように構成されている［２７］記載の集積回路。
［３０］処理コア内のクリティカル信号パスを確認するように構成された特徴付けユニットと、
特徴付けユニットに連結され、特徴付けユニットによって確認されたクリティカル信号パスをエミュレートするように構成された遅延合成器であって、異なる閾値電圧をもつ論理、ワイヤ、異なるファンアウトをもつドライバ、またはその組合せを含む遅延合成器とを含む装置。
［３１］処理コアに対する論理速度およびワイヤ速度を決定するように構成されたモニタユニットをさらに含む［３０］記載の装置。
［３２］特徴付けユニットは、処理コアに対する目標クロック周波数を受信し、目標クロック周波数に基づいてクリティカル信号パスを確認するように構成されている［３０］記載の装置。
［３３］目標クロック周波数は、処理コアに対する性能要件に基づいて動的に選択される［３２］記載の装置。
［３４］特徴付けユニットは、処理コアに対する論理速度およびワイヤ速度を受信し、論理速度およびワイヤ速度に基づいてクリティカル信号パスを確認するように構成されている［３０］記載の装置。
［３５］特徴付けユニットは、論理速度およびワイヤ速度の複数の組合せに対して複数のルックアップテーブルを含み、各ルックアップテーブルは、論理速度およびワイヤ速度の異なる組合せに対するクリティカル信号パスを示す［３４］記載の装置。
［３６］各ルックアップテーブルは、複数のクロック周波数に対する複数の信号パスを含み、特徴付けユニットは、クリティカル信号パスとして、特徴付けユニットによって受信された論理速度およびワイヤ速度に関連したルックアップテーブルの呼び出しにおいて目標クロック周波数に対する信号パスを与えるように構成されている［３５］記載の装置。
［３７］遅延合成器に連結され、遅延合成器から出力を受信し、処理コアに対する供給電圧を調節する制御を与えるように構成された制御ユニットをさらに含む［３０］記載の装置。
［３８］異なる閾値電圧をもつ論理、ワイヤ、異なるファンアウトをもつドライバ、またはその組合せを使用して、処理コアに対するクリティカル信号パスを複製することと、
複製のクリティカル信号パスの遅延に基づいて処理コアに対する供給電圧を調節することと、を含む方法。
［３９］処理コアに対する目標クロック周波数を決定することをさらに含む方法であって、複製のクリティカル信号パスは、目標クロック周波数に基づいて形成される［３８］記載の方法。
［４０］処理コアの論理速度およびワイヤ速度を特徴付けることをさらに含み、複製のクリティカル信号パスは、論理速度およびワイヤ速度に基づいて形成される［３８］記載の方法。
［４１］複製のクリティカルパス内のマルチプレクサの遅延を推定することをさらに含む方法であって、供給電圧は、マルチプレクサの推定遅延に基づいてさらに調節される［３８］記載の方法。
［４２］異なる閾値電圧をもつ論理、ワイヤ、ドライバ、異なるファンアウトをもつドライバ、またはその組合せを使用して、処理コアに対するクリティカル信号パスを複製する手段と、
複製のクリティカル信号パスの遅延に基づいて処理コアの供給電圧を調節する手段とを含む装置。
［４３］処理コアに対する目標クロック周波数を決定する手段をさらに含む装置であって、複製のクリティカル信号パスは、目標クロック周波数に基づいて形成される［４２］記載の装置。
［４４］処理コアの論理速度およびワイヤ速度を特徴付ける手段をさらに含む装置であって、複製のクリティカル信号パスが、論理速度およびワイヤ速度に基づいて形成される［４２］記載の装置。
［４５］複製のクリティカルパス内のマルチプレクサの遅延を推定する手段をさらに含む装置であって、供給電圧は、マルチプレクサの推定遅延に基づいてさらに調節される［４２］記載の装置。

Claims (45)

1. 処理コア内の信号パスをエミュレートするように構成され、少なくとも２つの閾値電圧をもつトランジスタデバイスを含む遅延合成器と、
   遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
2. 制御ユニットは、処理コアに対する供給電圧を調節する制御を与えるように構成されている請求項１記載の集積回路。
3. 遅延合成器は、少なくとも２つの閾値電圧の各々に対して選択可能な数のトランジスタデバイスを含む請求項１記載の集積回路。
4. 少なくとも２つの閾値電圧は、高い閾値電圧(high threshold voltage, HVT)と低い閾値電圧(low threshold voltage, LVT)とを含む請求項１記載の集積回路。
5. 遅延合成器は、選択可能な数のＨＶＴトランジスタデバイスと、選択可能な数のＬＶＴトランジスタデバイスとを含む請求項４記載の集積回路。
6. 遅延合成器は、少なくとも２つの閾値電圧をもつトランジスタデバイスによって形成される論理セルを含む請求項１記載の集積回路。
7. 遅延合成器は、少なくとも２つの閾値電圧をもつトランジスタデバイスによって形成されるドライバを含む請求項１記載の集積回路。
8. 処理コア内の信号パスをエミュレートするように構成され、少なくとも１つの論理セルと、少なくとも１つのワイヤと、異なる電気的特性をもつ少なくとも２つのドライバから選択される少なくとも１つのドライバとを含む遅延合成器、および、
   遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットを含む集積回路。
9. 少なくとも２つのドライバは、異なる閾値電圧をもつ請求項８記載の集積回路。
10. 少なくとも２つのドライバは、異なるファンアウトをもつ請求項８記載の集積回路。
11. 遅延合成器は、選択可能な数の論理セルと選択可能な数のワイヤとを含む請求項８記載の集積回路。
12. 少なくとも１つの論理セルは、異なる閾値電圧をもつ少なくとも２つの論理セルから選択される請求項８記載の集積回路。
13. 制御ユニットは、処理コアに対する供給電圧を調節する制御を与えるように構成されている請求項８記載の集積回路。
14. 処理コア内の信号パスをエミュレートするように構成され、処理コア内の拡散容量をモデル化するのに使用される少なくとも１つのダイナミックセルを含む遅延合成器と、 遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
15. 遅延合成器は、選択可能な数のダイナミックセルを含む請求項１４記載の集積回路。
16. 各ダイナミックセルは、拡散容量をモデル化する少なくとも１つのトランジスタと、少なくとも１つのトランジスタを充電および放電するように構成された第１および第２のトランジスタとを含む請求項１４記載の集積回路。
17. 処理コア内の信号パスをエミュレートするように構成され、メモリアクセス遅延をモデル化するのに使用される少なくとも１つのビット線セルを含む遅延合成器と、
    遅延合成器に連結され、遅延合成器の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
18. 遅延合成器は、選択可能な数のビット線セルを含む請求項１７記載の集積回路。
19. 各ビット線セルは、少なくとも１つのメモリセルと、少なくとも１つのメモリセルに連結されたセンス増幅器とを含む請求項１７記載の集積回路。
20. 処理コア内の信号パスをエミュレートするように構成され、遅延合成器をプログラムする少なくとも１つのマルチプレクサを含む遅延合成器と、
    遅延合成器内の少なくとも１つのマルチプレクサの遅延を推定するように構成された遅延整合回路と、
    遅延合成器および遅延整合回路に連結され、遅延合成器および遅延整合回路の出力に基づいて制御を与えるように構成された制御ユニットとを含む集積回路。
21. 制御ユニットは、処理コアに対する供給電圧を調節する制御を与えるように構成されている請求項２０記載の集積回路。
22. 遅延合成器は少なくとも１本の遅延線を含み、各遅延線は、少なくとも１つのセルを含み、遅延線内の構成可能な数のセルを選択するように動作するマルチプレクサに連結される請求項２０記載の集積回路。
23. 各遅延線に対するマルチプレクサは、遅延線内の少なくとも１つのセルを選択するように動作する請求項２２記載の集積回路。
24. 遅延整合回路は、遅延合成器内の少なくとも１つのマルチプレクサに対して少なくとも１つの部分的なマルチプレクサを含み、各部分的なマルチプレクサは、関連するマルチプレクサの１つの入力と出力との間の信号パスを含む請求項２０記載の集積回路。
25. 処理コアに対して異なる位置に置かれた少なくとも２つの遅延合成器であって、各遅延合成器は処理コア内のクリティカル信号パスをエミュレートするように構成されている、少なくとも２つの遅延合成器と、
    少なくとも２つの遅延合成器に連結され、少なくとも２つの遅延合成器の出力を受信して、処理コアに対する供給電圧を調節する制御を与えるように構成された制御ユニットとを含む集積回路。
26. 少なくとも２つの遅延合成器は、処理コアの異なるコーナに置かれる請求項２５記載の集積回路。
27. 論理か、または論理およびワイヤの両者かに基づいて、発振器信号を発生するように構成された発振器と、
    発振器信号に基づいて第１および第２の出力を与えるように構成された制御ユニットであって、第１の出力は論理速度を示し、第２の出力は、ワイヤ速度か、または論理およびワイヤ速度の両者かを示す、制御ユニットとを含む集積回路。
28. 発振器は、少なくとも１つの遅延ユニットを含み、各遅延ユニットは、論理から構成されている第１の信号パスと、論理およびワイヤの両者から構成されている第２の信号パスとを含む請求項２７記載の集積回路。
29. 制御ユニットは、論理に対する第１の周波数カウントと、論理およびワイヤの両者に対する第２の周波数カウントとを得て、第１および第２の周波数カウントに基づいて第１および第２の出力を発生するように構成されている請求項２７記載の集積回路。
30. 処理コア内のクリティカル信号パスを確認するように構成された特徴付けユニットと、
    特徴付けユニットに連結され、特徴付けユニットによって確認されたクリティカル信号パスをエミュレートするように構成された遅延合成器であって、異なる閾値電圧をもつ論理、ワイヤ、異なるファンアウトをもつドライバ、またはその組合せを含む遅延合成器とを含む装置。
31. 処理コアに対する論理速度およびワイヤ速度を決定するように構成されたモニタユニットをさらに含む請求項３０記載の装置。
32. 特徴付けユニットは、処理コアに対する目標クロック周波数を受信し、目標クロック周波数に基づいてクリティカル信号パスを確認するように構成されている請求項３０記載の装置。
33. 目標クロック周波数は、処理コアに対する性能要件に基づいて動的に選択される請求項３２記載の装置。
34. 特徴付けユニットは、処理コアに対する論理速度およびワイヤ速度を受信し、論理速度およびワイヤ速度に基づいてクリティカル信号パスを確認するように構成されている請求項３０記載の装置。
35. 特徴付けユニットは、論理速度およびワイヤ速度の複数の組合せに対して複数のルックアップテーブルを含み、各ルックアップテーブルは、論理速度およびワイヤ速度の異なる組合せに対するクリティカル信号パスを示す請求項３４記載の装置。
36. 各ルックアップテーブルは、複数のクロック周波数に対する複数の信号パスを含み、特徴付けユニットは、クリティカル信号パスとして、特徴付けユニットによって受信された論理速度およびワイヤ速度に関連したルックアップテーブルの呼び出しにおいて目標クロック周波数に対する信号パスを与えるように構成されている請求項３５記載の装置。
37. 遅延合成器に連結され、遅延合成器から出力を受信し、処理コアに対する供給電圧を調節する制御を与えるように構成された制御ユニットをさらに含む請求項３０記載の装置。
38. 異なる閾値電圧をもつ論理、ワイヤ、異なるファンアウトをもつドライバ、またはその組合せを使用して、処理コアに対するクリティカル信号パスを複製することと、
    複製のクリティカル信号パスの遅延に基づいて処理コアに対する供給電圧を調節することとを含む方法。
39. 処理コアに対する目標クロック周波数を決定することをさらに含む方法であって、複製のクリティカル信号パスは、目標クロック周波数に基づいて形成される請求項３８記載の方法。
40. 処理コアの論理速度およびワイヤ速度を特徴付けることをさらに含み、複製のクリティカル信号パスは、論理速度およびワイヤ速度に基づいて形成される請求項３８記載の方法。
41. 複製のクリティカルパス内のマルチプレクサの遅延を推定することをさらに含む方法であって、供給電圧は、マルチプレクサの推定遅延に基づいてさらに調節される請求項３８記載の方法。
42. 異なる閾値電圧をもつ論理、ワイヤ、ドライバ、異なるファンアウトをもつドライバ、またはその組合せを使用して、処理コアに対するクリティカル信号パスを複製する手段と、
    複製のクリティカル信号パスの遅延に基づいて処理コアの供給電圧を調節する手段とを含む装置。
43. 処理コアに対する目標クロック周波数を決定する手段をさらに含む装置であって、複製のクリティカル信号パスは、目標クロック周波数に基づいて形成される請求項４２記載の装置。
44. 処理コアの論理速度およびワイヤ速度を特徴付ける手段をさらに含む装置であって、複製のクリティカル信号パスが、論理速度およびワイヤ速度に基づいて形成される請求項４２記載の装置。
45. 複製のクリティカルパス内のマルチプレクサの遅延を推定する手段をさらに含む装置であって、供給電圧は、マルチプレクサの推定遅延に基づいてさらに調節される請求項４２記載の装置。

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