CN101689071A - 电子设备的自适应电压定标 - Google Patents

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Abstract

描述了用于自适应地对处理核的电压定标的技术。在一方案中，例如使用具有由不同电路组件组成的多个信号路径的环形振荡器来表征该处理核的逻辑速度和引线速度。例如基于对处理核的计算要求确定该核的目标时钟频率。基于所表征的逻辑速度和引线速度以及目标时钟频率构成复制关键路径。如下所述，该复制关键路径仿真处理核中的实际关键路径并可包括不同类型的电路组件，诸如具有不同阈值电压的逻辑元件、动态元件、位线元件、引线、具有不同阈值电压和/或扇出的驱动器等。调节该处理核和复制关键路径的电源电压以使得两者都能达到所需的性能。

Description

电子设备的自适应电压定标
背景
I.相关申请
本申请要求2005年10月31日提交的题为“电子设备的自适应电压定标(Adaptive Voltage Scaling for an Electronics Device)”的临时美国申请S/N.60/732,228的优先权，该临时申请被转让给了本申请的受让人且出于所有目的通过全文引用包括于此。
II.领域
本公开一般涉及电路，尤其涉及用于为电子设备节省电池功率的技术。
III.背景
无线设备(例如，蜂窝电话)被广泛用于诸如无线通信、消息接发、视频、游戏等各种应用。无线设备的应用和功能不断发展以满足不断增长的客户需求。结果，不断设计出更加精密的无线设备，它们具有更高的集成度和更快的工作速度以便以小设备尺寸支持更多应用和功能。
高度集成的无线设备可消耗更多功率。当以高时钟脉冲工作时更是如此。更高的功率消耗可缩短电池寿命，这是非常不希望看到的，因为较长的电池寿命对于便携式无线设备而言是一重要的设计和市场营销参数。因此，经常投入大量设计精力以期望在实现良好性能的同时延长电池寿命。例如，无线设备常被设计成当以空闲模式运行时对尽可能多的电路断电以节省功率。当以活动模式运行时降低功耗的一种有效方法是定标或调节电源电压，因为功耗近似为电源电压的二次函数。例如，将电源电压降低10％可节省几乎20％的功耗。
电源电压定标的目的在于在维持必要性能的同时尽可能地降低电源电压。这可通过标识集成电路(IC)中的关键信号路径——例如具有最长延迟的信号路径、并调节电源电压以使得该关键信号路径满足时基要求来实现。出于众多原因，这一准则在现代VLSI电路中难以建立。首先，关键信号路径可随电源电压的变化而改变。在一个电源电压下一条信号路径可能是关键性的而在另一电源电压下另一信号路径可能是关键性的。其次，在一给定电源电压下，关键信号路径可能基于IC工艺和温度变化而在管芯与管芯之间变化。结果，这些变化通过添加较大的安全余量来解决以确保在所有条件下正确工作。这种较大安全余量很多时候通常导致更高的功耗。
因此，本领域需要更加高效地为无线终端节省电池功率的技术。
概要
这里描述了用于自适应地对电子设备(例如，蜂窝电话)的电源电压定标的技术。在一特定实施例中，例如使用环形振荡器表征处理核的逻辑速度和引线速度。例如基于对处理核的计算要求确定该核的目标时钟频率。基于所表征的逻辑速度和引线速度以及目标时钟频率并使用一组可编程延迟线构成复制关键路径。如下所述，该复制关键路径仿真处理核中的实际关键路径并可包括不同类型的电路组件，诸如具有不同阈值电压的逻辑元件、动态元件、位线元件、引线、具有不同阈值电压和/或扇出的驱动器等。调节该处理核和复制关键路径的电源电压以使得两者都能达到所需的性能。
以下进一步描述了本发明的各方面和实施例。
附图简述
本发明的特征和本质将因以下结合其中相同附图标记通篇作相应标识的附图阐述的具体描述而更加显而易见。
图1示出无线设备的框图。
图2示出带有自适应电压定标(AVS)的ASIC。
图3示出用于处理核心的AVS单元。
图4A和4B示出AVS单元内的延迟合成器。
图5A、5B和5C分别示出延迟合成器内的逻辑元件、动态元件、以及位线元件。
图6示出具有最小数目个元件的复制关键路径。
图7示出AVS单元内的延迟匹配电路。
图8示出AVS单元内的控制单元。
图9示出AVS单元内的IC工艺监视器单元。
图10A和10B示出AVS单元内的AVS表征单元。
图11示出两条信号路径的性能的曲线图。
图12示出用于执行自适应电压定标的过程。
具体描述
措辞“示例性”在此被用于表示“用作示例、实例、或例示”。在此被描述为“示例性”的任何实施例或设计都无需被理解为优选或优于其它实施例或设计。
在此所述的自适应电压定标技术可用于各种类型的集成电路。例如，这些技术可用于专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器等。这些技术还可用于诸如无线通信设备、蜂窝电话、个人数字助理(PDA)、便携式计算机等各种电子设备。为了简明起见，以下描述了针对例如蜂窝电话等无线设备内的ASIC的技术。
图1示出了无线设备100的框图，该无线设备可能能够监视一个或多个无线通信设备和/或与它们通信。在接收路径上，天线112接收由基站和/或卫星发射的信号并将收到的信号提供给接收机(RCVR)114。接收机114处理(例如，滤波、放大、下变频、以及数字化)该收到的信号并将样本提供给ASIC 120以作进一步处理。在发射路径上，ASIC 120处理要传送的数据并将数据码片提供给发射机(TMTR)116。发射机116处理(例如，转换到模拟、滤波、放大、以及上变频)数据码片并生成经由天线112发射的经调制的信号。
ASIC 120包括支持监视和/或与一个或多个通信系统通信的各种处理单元。对于图1中所示的实施例，ASIC 120包括DSP核130a和130b、处理器核130c和130d、时钟发生器140、内部存储器150、外部接口单元160、以及其它电路170。DSP核130a和130b执行针对接收路径的处理(例如，解调和解码)、针对发射路径的处理(例如，编码和调制)、和/或针对其它应用或功能的处理。每个DSP核可包括一个或多个乘加(MAC)单元、一个或多个算术逻辑单元(ALU)等。处理器核130c和130d支持诸如视频、音频、图形、游戏等各种功能。
时钟发生器140生成ASIC 120内各处理单元所用的时钟并可耦合至可包括晶体、电感器、电容器等的外部电路142。时钟发生器140可包括控制用以生成时钟的振荡器的一个或多个锁相环(PLL)。内部存储器150存储由ASIC120内的各处理单元使用的数据和程序代码。外部接口单元160与ASIC 120外的其它单元通过接口相连。其它电路170可包括功率控制单元，其控制对ASIC 120内的各种处理单元、接收机114和发射机116的PLL、和/或其它电路的供电。
对于图1所示的实施例，ASIC 120还耦合至功率管理单元180、易失性存储器190、和非易失性存储器192。功率管理单元180耦合至电池182并且还经由电源接线器接收外部功率。功率管理单元180调节接收到的电源并为ASIC 120内的处理单元提供经调整的电源电压。易失性存储器190为ASIC120使用的数据和程序代码提供块存储。非易失性存储器192提供非易失性块存储。
一般而言，无线设备100可包括与图1中所示相比更少、更多和/或不同的集成电路。此外，ASIC 120可包括与图1中所示相比更少、更多、和/或不同的处理单元。一般而言，ASIC 120可包括任意数目的DSP核和任意数目的处理器核。ASIC 120中包括的处理单元的数目和处理单元的类型通常取决于诸如通信系统、应用、以及无线设备100所支持的功能等各种因素。
图2示出了具有自适应电压定标(AVS)的ASIC 120的实施例。对于该实施例，对每个处理核130提供一个AVS单元230并且其被用于自适应地定标该核的电源电压。特别地，AVS单元230a和230b分别对DSP核130a和130b执行自适应电压定标，而AVS单元230c和230d分别对处理器核130c和130d执行自适应电压定标。
每个处理核130从时钟发生器140接收用于触发该核内的同步电路的时钟。每个核130向时钟发生器140和其AVS单元230提供其时钟的目标频率。该目标频率可基于该核的处理负载和计算要求来选择。对于每个处理核130，时钟发生器140以目标频率生成时钟并将该时钟提供给核及相关联的AVS单元230。每个处理核130及其相关联的AVS单元230还从功率管理单元180接收经调整的电压电源(Vdd)。用于每个处理核130的电源电压由相关联的AVS单元230设定以使得该核可在该目标时钟频率上运行。
对于图2所示的实施例，每个处理核130的时钟可由时钟发生器140独立设定，而每个处理核130的电源电压可由功率管理单元180独立设定。在其它实施例中，多个处理核可共享对这些核联合设定的公共时钟和/或公共电源电压。
自适应电压定标是一闭环系统，它将电源电压调节至满足可由目标频率上的正确运行来量化的性能要求的电平。一般而言，更高的电源电压对应更小的延迟，这允许以更快的时钟在更高的频率上运行。峰值电源电压可提供最短的延迟和最高的性能水平。然而，这种最高性能水平在有些或大多数时候并不是必需的。在这种情形下，可降低电源电压。自适应电压定标由此利用计算要求中的变化来在维持必要性能的同时定标电源电压和降低平均功耗。结果，可延长电池寿命，这是非常合乎需要的。
每个处理核130的AVS单元230调节电源电压以使得该核能满足其性能要求。在一实施例中，每个AVS单元模拟相关联的核在IC工艺、温度、和电压变化上的实际性能。每个AVS单元仿真相关联核的关键路径、跟踪该关键路径的性能、并将电源电压调节至允许该关键路径达到目标性能的最低可能电平平。紧密跟踪不同条件下的实际关键路径的能力导致了高效率的自适应电源电压定标。
每个AVS单元230跟踪相关联的处理核130中关键路径的性能。在一实施例中，这是使用具有紧密匹配相关联核中关键路径的电路混合的数个电路组件的混合的延迟合成器实现的。这些电路组件可包括如下所述的逻辑元件、具有不同阈值电压的晶体管器件、动态元件、位线元件、引线、具有不同阈值电压和/或扇出的驱动器等。这些不同的电路组件具有可能随IC工艺、温度、和电压变化以不同方式改变的电特性(例如，延迟)。
逻辑元件可以用反相器和/或其它逻辑门构成。反相器和逻辑门是以晶体管实现的，晶体管可以是P沟道场效应晶体管(P-FET)、N沟道FET(N-FET)等。每个FET器件被设计成具有一特定阈值电压，后者是使器件导通的电压。低阈值电压(LVT)导致通过FET器件的更小延迟但更高的漏电流，漏电流是在FET器件截止时通过的电流。相反，高阈值电压(HVT)导致更低的漏电流但更大的延迟。LVT和HVT器件的组合可被用来达到所需要的良好性能和所要求的低漏泄。LVT和HVT器件的电特性可随IC工艺、温度、和电压以不同方式变化。计算机模拟指示具有驱动能力或4个扇出的HVT反相器具有良好延迟，该延迟跟踪其它HVT逻辑门的延迟。然而，该HVT反相器的延迟与LVT反相器的延迟有较大偏差。
引线是蚀刻在IC管芯上以互连该IC管芯上的电路组件的相对较长的迹线。引线的延迟受该引线的长度、宽度和高度以及用于该引线的驱动器的扇出影响。引线的长度和宽度通常是通过设计选定的，而引线的厚度通常是根据IC制造工艺固定的。对于特定电压范围，2毫米(mm)引线的延迟可相对于具有4扇出的HVT反相器的延迟变化达2个数量级。随着一驱动器的扇出的增加，该驱动器的延迟相对于HVT反相器的延迟变化更大。随着技术特征/晶体管大小的缩小、IC管芯面积特征尺寸比的增大、以及更多逻辑元件被打包在IC管芯中，引线对关键路径性能的影响越来越大。这是因为随着集成度的提高，使用了更多的引线来连接逻辑元件。此外，引线电阻和电容也随着缩小的几何形状而增大。因此，几乎全由逻辑元件组成的常规延迟合成器或常规环形振荡器不能准确地跟踪包括引线的关键路径的性能。
图3示出了一相关联处理核130x的AVS单元230x的实施例。AVS单元230x可用于图2中AVS单元230a到230d的每一个，而处理单元130x可以是核130a到130d中的任一个。
在AVS单元230x内，脉冲发生器310从时钟发生器140接收时钟。在一未在图3中示出的实施例中，脉冲发生器310为延迟合成器320生成第一输入信号(DSin)并为延迟匹配电路330生成第二输入信号(DMin)。DSin和DMin信号可各自包括一针对该时钟中的每个上升沿的脉冲。DMin信号上的脉冲可相对于DSin信号上的脉冲被延迟一固定量。在以下描述的另一实施例中，脉冲发生器310生成被提供给延迟合成器320和延迟匹配电路330两者的单个输入信号(Din)。Din信号上的脉冲传播通过延迟合成器320并经由控制单元340的第一输入接收。Din信号上的脉冲还传播通过延迟匹配电路330并经由控制单元340的第二输入接收。延迟合成器320对处理核130x的关键路径进行建模。延迟合成器320包括允许对该延迟合成器灵活编程的多路复用器。然而，这些多路复用器引入了相对于正在复制的关键路径的总延迟可能相当大的附加延迟。延迟匹配电路330解决延迟合成器320内的多路复用器延迟。
控制单元340接收来自延迟合成器320和延迟匹配电路330的脉冲并基于接收到的脉冲来测量延迟合成器320内所复制的关键路径的“纯”延迟。控制单元340基于测得的关键路径延迟以及可能来自温度传感器370的温度测量值生成电压控制(Vctrl)。功率管理单元180内的电压调整器380接收到来自控制单元340的电压控制，基于该电压控制调节经调整的电源电压(Vdd)，并将经调整的电源电压提供给处理核130x、延迟合成器320、和延迟匹配电路330。
IC工艺监视器单元350确定ASIC 120的逻辑和引线延迟并将该信息提供给AVS表征单元360。单元360还接收处理核130x的目标时钟频率，并提供为延迟合成器320内复制的关键路径选择恰当的电路组件混合的Mux Sel信号(如图3所示)。以下具体描述AVS单元230x内的各个块。
如图3所示，AVS单元230x是将电源电压定标以实现处理核130x内关键路径的所需性能的闭环系统的一部分。延迟合成器320可被编程以获得与处理核130x中的实际关键路径相匹配的具有电路组件混合的复制关键路径。此外，延迟合成器320可被编程有不同的电路组件混合以跟踪由于IC工艺和/或其它变化而引起的实际关键路径中的变化。这使得能够对实际关键路径进行紧密跟踪并实现高效率。
图4A和4B示出了图3中AVS单元230x内的延迟合成器320的实施例。对于该实施例，延迟合成器320包括多个延迟线，其中每个延迟线由一不同类型的电路组件组成。
在延迟合成器320内，来自脉冲发生器310的Din信号被提供给由K个串联的逻辑元件412a到412k(例如，K＝32)组成的延迟线410的输入。每个逻辑元件412可用以HVT器件构成的反相器和/或逻辑门实现。这K个逻辑元件412a到412k的输出被提供给多路复用器(Mux)418的K个输入。多路复用器418基于Muxl Sel控制选择这K个输入中的一个作为多路复用器输出。
多路复用器418的输出被提供给由L个串联逻辑元件422a到4221(例如，L＝32)组成的延迟线420的输入。每个逻辑元件422可用以LVT器件构成的反相器和/或逻辑门实现。这L个逻辑元件422a到4221的输出被提供给多路复用器428的L个输入。多路复用器428基于Mux2 Sel控制选择这L个输入中的一个作为多路复用器输出。
多路复用器428的输出被提供给由M个串联动态元件432a到432m(例如，M＝32)组成的延迟线430的输入。动态元件432被用于对扩散电容建模。扩散电容是漏-阱反偏结的电容效应的结果，这与延迟线410和420所建模的门电容不同。每个动态元件可如下实现。M个动态元件432a到432m的输出被提供给多路复用器438的M个输入。多路复用器438基于Mux3 Sel控制提供这M个输入中的一个作为多路复用器输出。
多路复用器438的输出被提供给由N个串联连接的位线元件442a到442n(例如，N＝4)组成的延迟线440的输入。位线元件442被用于跟踪存储器访问延迟并可如下实现。N个位线元件442a到442n的输出被提供给多路复用器448的N个输入。多路复用器448基于Mux4 Sel控制提供这N个输入中的一个作为多路复用器输出(DSint)。
参照图4B，多路复用器448的输出(DSint)被提供给四条延迟线450、460、470、和480的输入。延迟线450、460、470和480中的每一条由P个串联连接的引线元件(例如，P＝8)组成。每个引线元件包括驱动器和引线。对于延迟线450，驱动器452a到452p使用HVT元件实现且具有FOa个扇出(例如，FOa＝8)。对于延迟线460，驱动器462a到462p使用HVT元件实现且具有FOb个扇出(例如，FOb＝16)。对于延迟线470，驱动器472a到472p使用LVT元件实现且具有FOa个扇出。对于延迟线480，驱动器482a到482p使用LVT元件实现且具有FOb个扇出。每根引线具有根据该引线的长度、宽度和厚度确定的串联电阻和寄生电容。延迟线450、460、470和480的引线可被设计成具有相同或不同长度(例如，1mm的相同长度)。
对于延迟线450，驱动器452a到452p分别驱动引线454a到454p，后者又耦合至多路复用器458的P个输入。多路复用器458基于Mux5 Sel控制提供这P个输入中的一个作为多路复用器输出。对于延迟线460，驱动器462a到462p分别驱动引线464a到464p，后者又耦合至多路复用器468的P个输入。多路复用器468基于Mux5控制提供这P个输入中的一个作为多路复用器输出。对于延迟线470，驱动器472a到472p分别驱动引线474a到474p，后者又耦合至多路复用器478的P个输入。多路复用器478基于Mux5 Sel控制提供这P个输入中的一个作为多路复用器输出。对于延迟线480，驱动器482a到482p分别驱动引线484a到484p，后者又耦合至多路复用器488的P个输入。多路复用器488基于Mux5 Sel控制提供这P个输入中的一个作为多路复用器输出。多路复用器498接收多路复用器458、468、478和488的输出，并基于Mux6 Sel控制提供这4个多路复用器中之一的输出作为延迟合成器输出(DSout)。
对于图4A和4B中所示实施例，Din信号通过每根延迟线中的至少一个元件。在另一实施例中，每根延迟线的输入信号可被提供给对应该延迟线的多路复用器的一个输入。对于该实施例，Din信号可直接通过该多路复用器并旁路该延迟线中所有元件。
对于图4A和4B中所示的延迟合成器，延迟线410仿真HVT器件的逻辑延迟，延迟线420仿真LVT器件的逻辑延迟，延迟线430仿真扩散延迟，延迟线440仿真存储器访问延迟，延迟线450仿真在具有FOa个扇出的HVT驱动器情形下的引线延迟，延迟线460仿真在具有FOb个扇出的HVT驱动器情形下的引线延迟，延迟线470仿真在具有FOa个扇出的LVT驱动器情形下的引线延迟，以及延迟线480仿真在具有FOb个扇出的LVT驱动器情形下的引线延迟。
图4A和4B中所示的延迟合成器可灵活地用电路组件的合需混合来复制关键路径。每根延迟线由对应一不同类型电路组件的多个串联连接的组件组成。每根延迟线的多路复用器可包括对应复制延迟路径中该延迟线的可选数目个元件。同样的延迟合成器结构可分别用在核130a到130d的AVS单元230a到230d中。每个核的复制关键路径可通过正确地控制该核的延迟合成器中的各个多路复用器来个别和灵活地形成。此外，复制关键路径可容易地改变以匹配相关联核中实际关键路径的性能。
一般而言，延迟合成器结构可包括任意数目的延迟线，并且每根延迟线可仿真任意类型的电路且可包括任意数目个元件。这种结构在复制关键路径时提供了极大的灵活性。在另一实施例中，延迟合成器结构可包括多个假设关键路径，其中每个假设关键路径包括一不同的电路组件混合。这些假设关键路径中的一条可被选为该复制关键路径。
图5A示出可用于图4A中逻辑元件412a到412k和422a到4221中每一个的逻辑元件412x的实施例。对于该实施例，逻辑元件412x由Q个串联的反相器512a到512q组成，其中Q≥1。Q可被选择成使得逻辑元件412x可提供随IC工艺、温度、和电压变化的合需的延迟量。每个反相器512可用HVT或LVT器件实现。图4A中延迟线410的逻辑元件412a到412k可包括相同或不同数目个反相器。延迟线420的逻辑元件422a到4221也可包括相同或不同数目个反相器。每个逻辑元件还可用其它逻辑门(例如，与、与非、或、或非、异或、或一些其它逻辑门)或逻辑门的任意组合来实现。
图5B示出可用于图4A中动态元件432a到432m的每一个的动态元件432x的实施例。对于该实施例，动态元件432x由P-FET 530和538、R个并联耦合的N-FET 532a到532r、N-FET 534、以及反相器536，其中R≥1。P-FET530将其源极耦合至电源电压，其栅极形成动态元件输入，且其漏极耦合至N-FET 532a到532r的漏极。N-FET 532a的栅极被耦合至电源电压，而N-FET532b到532r的栅极被耦合至电路接地。N-FET 534将其源极耦合至电路接地，将其栅极耦合至动态元件输入，并将其漏极耦合至N-FET 532a到532r的源极。P-FET 538将其源极耦合至电源电压，将其栅极耦合至反相器536的输出，并将其漏极耦合至N-FET 532a到532r的漏极。P-FET 538提供反馈以恢复在N-FET 532a到532r全部截止时它们中的电荷漏泄。
Din信号传播通过延迟线430中的动态元件432a到432m。当动态元件432x的输入处的Din信号位于逻辑低时，P-FET 530导通并将节点A预充电至逻辑高，N-FET 534截止，并且反相器536的输出位于逻辑低。当Din信号上出现脉冲时，P-FET 530截止，N-FET 534导通并且经由N-FET 532a将节点A下拉至逻辑低，且反相器536的输出转换至逻辑高。N-FET 532a被评估，而N-FET532b到532r不被评估。通过动态元件432x的延迟根据N-FET 532a到532r的扩散电容判定。
图5C示出了可用于图4A中位线元件442a到442n中每一个的位线元件442x的实施例。对于该实施例，位线元件442x包括预充电电路540、等效管542、S个存储器元件544a到544s(其中S≥1)，以及读出放大器546。一旦在位线元件输入处接收到Din信号上的脉冲，则预充电电路540就将位线(BL)和互补位线(BLb)预先充电至逻辑高，并且等效管542生成用于读出放大器546的使能信号。Din脉冲还在出于简单起见而未在图5C中示出的较小延迟之后选择存储器元件544a。存储器元件544a存储逻辑高(‘1’)，并且在被使能时将BLb下拉至逻辑低。读出放大器546读出BL与BLb线之间的电压差，并在由BLb线的放电速率决定的较短延迟之后将逻辑高提供给多路复用器448的一个输入以及提供给下一位线元件(若有的话)的输入。位线元件442x能够跟踪例如SRAM、高速缓存、及其它存储器的存储器访问延迟。
图6示出了由图4A和4B中所示延迟合成器320的每条延迟线中的最小数目个元件组成的复制关键路径。对于该复制关键路径，Din信号穿过6个多路复用器418、428、438、448、458和498。每个多路复用器通常包括引入附加延迟的多级逻辑门。因此，对于该复制关键路径，Din信号所观察到的总延迟由以下构成：(1)用于仿真实际关键路径的元件引入的延迟和(2)用于形成复制关键路径的多路复用器引入的延迟。多路复用器延迟随着多路复用器的数目以及每个多路复用器的输入的数目而增大。多路复用器延迟可表示该复制关键路径的总延迟的相当大的部分，特别是在诸如1GHz及以上的高速时尤其如此。
多路复用器延迟可用各种方式来处理。在一实施例中，多路复用器延迟被视为逻辑延迟的一部分。来自其它电路类型的延迟(例如，引线、扩散等)应该充分长以获得所需要的延迟混合(例如，20％的逻辑延迟和80％的引线延迟)。对于该实施例，多路复用器可用与相关联核内的主要元件相同的器件类型来实现。例如，如果相关联的核主要是用LVT器件实现的，则多路复用器也可用LVT器件来实现。根据需要也可延长其它电路类型的延迟以获得合需的延迟混合。
在另一实施例中，延迟匹配电路330被用于估计多路复用器延迟。随后估计出的多路复用器延迟可被从延迟合成器320的总延迟中减去以获得该延迟合成器内复制关键路径的“纯”延迟。
图7示出了图3中AVS单元230x内的延迟匹配电路330的实施例。对于该实施例，延迟匹配电路330包括与延迟合成器320相同数目的延迟线和相同数目的多路复用器。
在延迟匹配电路330内，来自脉冲发生器310的Din信号被提供给由两个串联逻辑元件712a和712b组成的延迟线的输入。逻辑元件712b仿真逻辑元件712a的负载并且可被包括在如图7中所示的延迟匹配电路330中或者可被省略。逻辑元件712a的输出被提供给部分多路复用器718的输入，该部分多路复用器718对多路复用器418的一个输入与输出之间的信号路径建模。多路复用器718包括K′个串联连接的与非门716a到716k’，其中K′≈2·1og2(K)且K为多路复用器418的输入的数目。
多路复用器718的输出被提供给由两个串联连接的逻辑元件722a和722b组成的延迟线的输入。部分多路复用器728接收逻辑元件722a的输出并将其输出提供给由两个串联连接的动态元件732a和732b组成的延迟线的输入。部分多路复用器738接收动态元件732a的输出并将其输出提供给由两个串联连接的位线元件742a和742b组成的延迟线的输入。部分多路复用器748接收位线元件742a的输出并将其输出提供给4根引线延迟线的输入。第一引线延迟线包括由驱动器752a和引线754a组成的全引线元件与由驱动器752b组成的部分引线元件。第二引线延迟线包括由驱动器762a和引线764a组成的全引线元件与由驱动器762b组成的部分引线元件。第三引线延迟线包括由驱动器772a和引线774a组成的全引线元件与由驱动器772b组成的部分引线元件。第四引线延迟线包括由驱动器782a和引线784a组成的全引线元件与由驱动器782b组成的部分引线元件。引线754a、764a、774a和784a的另一端分别耦合至部分多路复用器758、768、778和788的输入，后者将其输出提供给多路复用器798的输入。多路复用器798还接收Mux6 Sel控制并提供多路复用器758、768、778和788中一个的输出作为延迟匹配电路输出(DMout)。
逻辑元件712a、712b、722a和722b可分别以与图4A中延迟合成器320内的逻辑元件412a、412b、422a和422b相同的方式实现。动态元件732a和732b可分别以与动态元件432a和432b相同的方式实现。位线元件742a和742b可分别以与位线元件442a和442b相同的方式实现。驱动器752a、762a、772a和782a可分别以与驱动器452a、462a、472a和482a相同的方式实现，以及引线754a、764a、774a和784a可分别以与引线454a、7464a、474a和484a相同的方式实现。部分多路复用器718、728、738、748、758、768、778和788分别对多路复用器418、428、438、448、458、468、478和488的一个输入与输出之间的信号路径建模。多路复用器798可以与多路复用器498相同的方式实现。
延迟匹配网络330可用于吸收延迟合成器320内多路复用器的延迟。这允许AVS单元230x准确地在高频上建模关键路径。
图8示出了图3中AVS单元230x内的控制单元340的实施例。对于该实施例，来自延迟合成器320的DSout信号被提供给D触发器814a的数据(D)输入和延迟元件812a的输入。延迟元件812a的输出耦合至D触发器814b的数据输入和延迟元件812b的输入。延迟元件812b的输出耦合至D触发器814c的数据输入。来自延迟匹配电路330的DMout信号被提供给D触发器814a、814b和814c的时钟输入。每个D触发器814基于DMout信号锁存其数据输入并将其输出(Q)提供给编码器816。编码器816基于触发器814a、814b和814c的输出以及可能地来自温度传感器370的温度测量值生成用于功率管理单元180的电压控制Vctrl。
延迟元件812a和812b的每一个可被设计成提供预定量的延迟，例如最高时钟频率上时钟周期的5％。每个触发器814在其数据输入上的脉冲早于其时钟输入上的脉冲到达的情况下提供逻辑高，否则提供逻辑低。触发器814a在DSout信号上的脉冲先于DMout信号上的脉冲到达的情况下提供逻辑高。触发器814b在来自延迟元件812a的经延迟的脉冲早于DMout信号上的脉冲到达的情况下提供逻辑高。触发器814c在来自延迟元件812b的经延迟的脉冲早于DMout信号上的脉冲到达的情况下提供逻辑高。如果电源电压太低，则复制关键路径的总延迟较长且所有三个触发器都可提供逻辑低。编码器816随后生成使得电源电压增大的电压控制。相反，如果电源电压太高，则复制关键路径的总延迟小于目标频率且所有三个触发器都可提供逻辑高。编码器816随后生成使得电源电压减小的电压控制。
控制单元340基于测得的关键路径延迟生成调节电源电压的电压控制。关键路径延迟可用如图8所示的三个触发器或三个以上触发器来测量，以实现更大的延迟分辨率。电压控制可以是指示是维持当前电源电压还是将电源电压增大或减小预定量的2比特控制。电压控制还可以是指示增大或减小的电压量的多比特控制。控制单元340还可在温度测量值超出标称温度范围之外的情况下忽视触发器814a、814b和814c的输出并提供预定电压控制。控制单元340还可以其它方式使用温度测量值来生成电压控制。
由于IC管芯上有源和无源器件的不同组成，温度可跨IC管芯变化。跨IC管芯的温度梯度可通过在整个IC管芯上设放多个延迟合成器来解决。例如，可在处理核的不同角落设放多个(例如，4个)延迟合成器。该处理核的AVS单元可接收来自所有延迟合成器的输出并可基于最慢的延迟合成器来调节电源电压。
不同电路组件(例如，逻辑和引线)的延迟通常取决于IC工艺变化。例如，较快的IC工艺拐点(process corner)得到较快的逻辑以及因此而较小的逻辑延迟，而较慢的IC工艺拐点得到较慢的逻辑以及因此而较大的逻辑延迟。引线的寄生电阻和电容也可由于IC工艺变化而变化，这将导致不同的引线延迟。ASIC 120的逻辑元件和引线的延迟可以被表征并用于电压定标。
图9示出了图3中AVS单元230x内IC工艺监视器单元350的实施例。对于该实施例，用T个延迟单元912a到912t和与非门940构成了环形振荡器910，其中T≥1。在每个延迟单元912内，解多路复用器(Demux)920将其输入耦合至与非门940或者前一延迟单元的输出，并将其两个输出耦合至缓冲器922和932的输入。缓冲器922驱动引线924，后者又耦合至缓冲器926的输入。缓冲器932驱动缓冲器936。多路复用器938在其两个输入处接收缓冲器926和936的输出并将这两个输入中的一个提供为延迟单元输出。对于每个延迟单元912，缓冲器922和926以及引线924构成由逻辑和引线组成的第一信号路径，而缓冲器932和936构成仅由逻辑组成的第二信号路径。第二信号路径中的缓冲器932和936可以与第一信号路径中的缓冲器922和926相同的方式实现，以使得引线924成为这两条信号路径之间的唯一差异。第一或第二信号路径中的任意一条可通过向解多路复用器920和多路复用器938提供恰当的Mux/Demux控制来选择。
与非门940在一个输入上接收最后一个延迟单元912t的输出并在另一输入上接收来自控制单元950的使能(Enb)信号。与非门940的输出被提供给第一个延迟单元912a的输入。环形振荡器910在使能信号位于逻辑高时工作并提供具有由以下各项决定的频率的振荡器信号(1)延迟单元912a到912t内所选定的信号路径和(2)该选定信号路径中电路组件的、取决于IC工艺的特性。计数器960接收振荡器信号并基于来自控制单元950的第一控制计数振荡器循环的次数。寄存器970基于来自控制单元950的第二控制锁存计数器960的输出并提供频率计数。控制单元950接收时钟并生成对延迟单元912a到912t、与非门940、计数器960和寄存器970的控制。控制单元950还接收来自寄存器970的频率计数并为AVS表征单元360提供逻辑速度输出和引线速度输出。
逻辑速度和引线速度可如下确定。通过将Mux/Demux控制设为逻辑高，环形振荡器910首先被配置成以所有延迟单元912a到912t中的第二信号路径工作。计数器960随后通过计数在第一时间窗中振荡器循环的次数来采样环形振荡器910的频率。寄存器970锁存在第一时间窗结束时的计数器输出并提供指示逻辑速度的第一频率计数。通过将Mux/Demux控制设为逻辑低，环形振荡器910接着被配置成以所有延迟单元912a到912t中的第一信号路径工作。计数器960在与第一时间窗相同持续时长的第二时间窗中采样环形振荡器910的频率。寄存器970锁存第二时间窗结束时的计数器输出并提供指示逻辑和引线速度的第二频率计数。第一和第二频率计数之间的差异指示引线速度。
控制单元940提供的逻辑速度和引线速度取决于IC工艺。在一实施例中，IC工艺监视器单元350工作一次(例如，在无线设备100的校准期间)以获得预定电源电压上的逻辑速度和引线速度。在其它实施例中，IC工艺监视器单元350可根据需要以及可能地对应不同的电源电压和/或温度来工作以获得对应不同工作条件的逻辑速度和引线速度。如下所述，逻辑速度和引线速度被用来形成复制关键路径。
图10A示出了图3中AVS单元230x内的AVS表征单元360的实施例。对于该实施例，查找表(LUT)1010存储对应不同逻辑表征的一组标称逻辑速度值，而查找表1020存储对应不同引线表征的一组标称引线速度值。一般而言，可分别存储对应任意数目的逻辑和引线表征——其通常取决于IC工艺变化(例如，快、标称、慢等)——的标称逻辑速度和标称引线速度。存储在查找表1010和1020中的值可由计算机模拟、实验测量等来确定。通过单独表征逻辑速度和引线速度，可仅使用两个查找表1010和1020来存储对应不同表征的标称逻辑速度和标称引线速度。
比较单元1012接收来自IC工艺监视单元350的测得的逻辑速度并将该测得的逻辑速度与存储在查找表1010中的值相比较以确定处理核130x的逻辑表征。类似地，比较单元1022接收来自IC工艺监视单元350的测得的引线速度，并将该测得的引线速度与存储在查找表1020中的值相比较以确定处理核130x的引线表征。例如，查找表1010可存储对应快、标称、和慢这三个逻辑表征的x和y值，其中x＞y。比较单元1012可将测得的逻辑速度s与存储的值相比较，并可指示在s≥x的情况下为快工艺、在x＞s≥y的情况下为标称工艺，而在s＜y的情况下为慢工艺。
存储器1030存储Mux控制查找表1040aa到1040yx的矩阵。该矩阵的每一行对应存储在查找表1010中的不同逻辑表征。矩阵的每一列对应存储在查找表1020中的不同引线表征。每个Mux控制查找表1040存储图4A和4B中延迟合成器320内的多路复用器418、428、438、448、458、468、478、488和498的Mux Sel控制的值。这些Mux Sel控制定义对于适用于处理核130x的表征应近似实际关键路径的复制关键路径。存储在每个Mux控制查找表1040中的值可由计算机模拟、实验测量等来确定。在比较单元1012所指示的行上和在比较单元1022所指示的列上的该Mux控制查找表被选中使用。
图10B示出了存储器1030内一个Mux控制查找表1040ij的实施例。查找表1040ij存储延迟合成器320内多路复用器418、428、438、448、458、468、478、488和498的对应V个不同时钟频率的V组Mux Sel控制值。对应于处理核130x的目标频率的那一组Mux Sel控制值被从查找表1040ij中取出并提供给延迟合成器320内的多路复用器。
图11示出了处理核内两条示例性信号路径的性能的曲线图。每条信号路径的延迟是相对于电源电压绘制的。对于图11中所示的实施例，在Vx伏以下，信号路径1具有较长的延迟并且是关键路径，而在Vx伏以上，信号路径2具有较长的延迟并且是关键路径。如图11所示，在不同条件下不同信号路径可变成关键路径。这是因为每条信号路径可能由随电压、温度、和IC工艺变化可能以不同方式变化的不同电路组件混合组成。关键路径的延迟决定了该路径的最高时钟频率并因此与频率逆相关。对于一给定目标频率，可复制对应该频率的关键路径，而AVS单元230调节电源电压以使得对于该目标频率可达到所需的性能。例如，如果目标频率是频率2，则可选择信号路径2，而AVS单元将电源电压调节至Vz伏。
图12是用于为处理核执行自适应电压定标的过程1200的实施例。表征该处理核的逻辑速度和引线速度(框1210)。该表征可例如在无线设备的校准期间并如以上关于图9所述地执行一次。确定该处理核的目标时钟频率(框1212)。目标时钟频率可基于例如对该处理核的计算要求而动态变化。例如如以上关于图10A和10B所述地基于所表征的逻辑速度和引线速度以及目标时钟频率来构成复制关键路径(框1214)。复制关键路径可包括诸如HVT逻辑、LVT逻辑、动态元件、位线元件、引线、具有不同阈值电压和/或扇出的驱动器等不同类型的电路组件。随后调节处理核和复制关键路径的电源电压以使得两者都达到所需性能(框1216)。过程1200随后可返回框1212以定期地确定目标时钟频率。
在此所述的复制关键路径使用了电路组件的混合来仿真实际关键路径。该复制关键路径一般比用全部由逻辑门或主要由逻辑门组成的环形振荡器或延迟线实现的常规复制关键路径更准确。此外，在此所述的复制关键路径可通过编程多路复用器来容易地改变从而灵活地对不同条件下的不同关键路径进行建模。
在此所述的自适应电压定标技术具有以下合需特性：
·延迟线的无缝编程以跟踪变化的关键路径(图4A和4B)。
·使用IC工艺监视器350的芯片上逻辑和引线装箱以使能高效跟踪(图9)。
·通过在不同点设放多个AVS单元进行温度梯度跟踪。
·多阈值逻辑延迟线(图4A)。
·引线延迟线的多阈值、多扇出驱动器(图4B)。
·使用动态元件进行扩散支配路径跟踪(图4A和5B)。
·使用位线元件进行存储器访问延迟跟踪(图4A和5C)。
·将多路复用器延迟考虑为总逻辑延迟的一部分并延长其它类型的延迟(例如，引线和扩散的)以适应多路复用器延迟。
·用于吸收多路复用器延迟的延迟匹配电路以使能高速操作。
在此所述的自适应电压定标可以由各种手段实现。例如，这些技术可用硬件、固件、软件、或其组合实现。对于硬件实现，自适应电压定标可在ASIC、DSP、处理器、控制器、微控制器、微处理器、电子器件、被设计成执行在此所述功能的其它电子单元、或其组合内实现。
该自适应电压定标的特定部分可用执行在此所述功能的软件模块(例如，程序、函数等)来实现。软件代码可存储在存储器(例如，图1中的存储器150、190或192)并可由处理器(例如，处理器核130c或130d)执行。存储器可在处理器内部或存储器外部实现。
提供所公开的实施例的先前描述旨在使本领域的任何技术人员皆能够制作或使用本发明。对于本领域的技术人员对这些实施例的各种修改将是显而易见的，并且在此所定义的一般性原理可适用于其它实施例而不会背离本发明的精神实质或范围。因此，本发明无意被限于这里所示的实施例，而应根据与在此所公开的原理和新颖特征相一致的最宽范围来授权。

Claims (45)

1.一种集成电路，包括：
延迟合成器，被配置成仿真处理核中的信号路径并且包括具有至少两个阈值电压的晶体管器件；以及
控制单元，其被耦合至所述延迟合成器并被配置成基于所述延迟合成器的输出提供控制。
2.如权利要求1所述的集成电路，其特征在于，所述控制单元被配置成提供所述控制以调节所述处理核的电源电压。
3.如权利要求1所述的集成电路，其特征在于，所述延迟合成器包括对应所述至少两个阈值电压的每一个的可选数目的晶体管器件。
4.如权利要求1所述的集成电路，其特征在于，所述至少两个阈值电压包括高阈值电压(HVT)和低阈值电压(LVT)。
5.如权利要求4所述的集成电路，其特征在于，所述延迟合成器包括可选数目的HVT晶体管器件和可选数目的LVT晶体管器件。
6.如权利要求1所述的集成电路，其特征在于，所述延迟合成器包括由所述具有至少两个阈值电压的晶体管器件构成的逻辑元件。
7.如权利要求1所述的集成电路，其特征在于，所述延迟合成器包括由所述具有至少两个阈值电压的晶体管器件构成的驱动器。
8.一种集成电路，包括：
延迟合成器，被配置成仿真处理核中的信号路径并包括至少一个逻辑元件、至少一根引线、以及从具有不同电特性的至少两个驱动器当中选出的至少一个驱动器；以及
控制单元，其耦合至所述延迟合成器并被配置成基于所述延迟合成器的输出提供控制。
9.如权利要求8所述的集成电路，其特征在于，所述至少两个驱动器具有不同阈值电压。
10.如权利要求8所述的集成电路，其特征在于，所述至少两个驱动器具有不同扇出。
11.如权利要求8所述的集成电路，其特征在于，所述延迟合成器包括可选数目的逻辑元件和可选数目的引线。
12.如权利要求8所述的集成电路，其特征在于，所述至少一个逻辑元件是从具有不同阈值电压的至少两个逻辑元件当中选出的。
13.如权利要求8所述的集成电路，其特征在于，所述控制单元被配置成提供所述控制以调节所述处理核的电源电压。
14.一种集成电路，包括：
延迟合成器，被配置成仿真处理核中的信号路径并包括用以对所述处理核中的扩散电容建模的至少一个动态元件；以及
控制单元，其耦合至所述延迟合成器并被配置成基于所述延迟合成器的输出提供控制。
15.如权利要求14所述的集成电路，其特征在于，所述延迟合成器包括可选数目的动态元件。
16.如权利要求14所述的集成电路，其特征在于，每个动态元件包括对所述扩散电容建模的至少一个晶体管和配置成对所述至少一个晶体管充放电的第一和第二晶体管。
17.一种集成电路，包括：
延迟合成器，被配置成仿真处理核中的信号路径并包括用以对存储器访问延迟建模的至少一个位线元件；以及
控制单元，其耦合至所述延迟合成器并被配置成基于所述延迟合成器的输出提供控制。
18.如权利要求17所述的集成电路，其特征在于，所述延迟合成器包括可选数目的位线元件。
19.如权利要求17所述的集成电路，其特征在于，每个位线元件包括至少一个存储器元件和耦合至所述至少一个存储器元件的读出放大器。
20.一种集成电路，包括：
延迟合成器，被配置成仿真处理核中的信号路径并包括用于对所述延迟合成器编程的至少一个多路复用器；
延迟匹配电路，被配置成估计所述延迟合成器中所述至少一个多路复用器的延迟；以及
控制单元，其耦合至所述延迟合成器和所述延迟匹配电路并被配置成基于所述延迟合成器和所述延迟匹配电路的输出提供控制。
21.如权利要求20所述的集成电路，其特征在于，所述控制单元被配置成提供所述控制以调节所述处理核的电源电压。
22.如权利要求20所述的集成电路，其特征在于，所述延迟合成器包括至少一根延迟线，其中每根延迟线包括至少一个元件并被耦合至可用于选择所述延迟线中可配置数目元件的多路复用器。
23.如权利要求22所述的集成电路，其特征在于，每根延迟线的所述多路复用器可用于选择所述延迟线中的至少一个元件。
24.如权利要求20所述的集成电路，其特征在于，所述延迟匹配电路包括所述延迟合成器中所述至少一个多路复用器的至少一个部分多路复用器；并且其中每个部分多路复用器包括相关联多路复用器的一个输入与输出之间的信号路径。
25.一种集成电路，包括：
相关于处理核设放在不同位置的至少两个延迟合成器，其中每个延迟合成器被配置成仿真所述处理核中的关键信号路径；以及
控制单元，其耦合至所述至少两个延迟合成器并被配置成接收所述至少两个延迟合成器的输出并提供控制以调节所述处理核的电源电压。
26.如权利要求25所述的集成电路，其特征在于，所述至少两个延迟合成器被设放在所述处理核的不同拐角上。
27.一种集成电路，包括：
振荡器，被配置成基于逻辑或逻辑和引线两者生成振荡器信号；以及
控制单元，被配置成基于所述振荡器信号提供第一和第二输出，其中所述第一输出指示逻辑速度而所述第二输出指示引线速度或逻辑和引线速度两者。
28.如权利要求27所述的集成电路，其特征在于，所述振荡器包括至少一个延迟单元，每个延迟单元包括由逻辑组成的第一信号路径和由逻辑与引线两者组成的第二信号。
29.如权利要求27所述的集成电路，其特征在于，所述控制单元被配置成获得对应逻辑的第一频率计数、获得对应逻辑与引线两者的第二频率计数、并基于所述第一和第二频率计数生成所述第一和第二输出。
30.一种装置，包括：
表征单元，被配置成探知处理核中的关键信号路径；以及
延迟合成器，其耦合至所述表征单元并被配置成仿真由所述表征单元探知的所述关键信号路径，所述延迟合成器包括具有不同阈值电压的逻辑、引线、具有不同扇出的驱动器、或其组合。
31.如权利要求30所述的装置，其特征在于，还包括：
监视器单元，被配置成确定所述处理核的逻辑速度和引线速度。
32.如权利要求30所述的装置，其特征在于，所述表征单元被配置成接收所述处理核的目标时钟频率并基于所述目标时钟频率来探知所述关键信号路径。
33.如权利要求32所述的装置，其特征在于，所述目标时钟频率是基于所述处理核的性能要求而动态选择的。
34.如权利要求30所述的装置，其特征在于，所述表征单元被配置成接收所述处理核的逻辑速度和引线速度并基于所述逻辑速度和引线速度来探知所述关键信号路径。
35.如权利要求34所述的装置，其特征在于，所述表征单元包括对应逻辑速度与引线速度的多种组合的多个查找表，其中每个查找表指示对应逻辑速度与引线速度的不同组合的所述关键信号路径。
36.如权利要求35所述的装置，其特征在于，每个查找表包括对应多个时钟频率的多个信号路径，并且其中所述表征单元被配置成将与所述表征单元接收到的所述逻辑速度和所述引线速度相关联的查找表调用中对应目标时钟频率的信号路径提供作为所述关键信号路径。
37.如权利要求30所述的装置，其特征在于，还包括：
控制单元，其耦合至所述延迟合成器并被配置成接收来自所述延迟合成器的输出并提供控制以调节所述处理核的电源电压。
38.一种方法，包括：
使用具有不同阈值电压的逻辑、引线、具有不同扇出的驱动器、或其组合来复制处理核的关键信号路径；并且
基于所述复制关键信号路径的延迟来调节所述处理核的电源电压。
39.如权利要求38所述的方法，其特征在于，还包括：
确定所述处理核的目标时钟频率，并且其中所述复制关键信号路径是基于所述目标时钟频率构成的。
40.如权利要求38所述的方法，其特征在于，还包括：
表征所述处理核的逻辑速度和引线速度，并且其中所述复制关键信号路径是基于所述逻辑速度和所述引线速度构成的。
41.如权利要求38所述的方法，其特征在于，还包括：
估计所述复制关键路径内多路复用器的延迟，并且其中基于对所述多路复用器所估计的延迟进一步调节所述电源电压。
42.一种装置，包括：
用于使用具有不同阈值电压的逻辑、引线、具有不同扇出的驱动器、或其组合来复制处理核的关键信号路径的装置；并且
用于基于所述复制关键信号路径的延迟来调节所述处理核的电源电压的装置。
43.如权利要求42所述的装置，其特征在于，还包括：
用于确定所述处理核的目标时钟频率的装置，并且其中所述复制关键信号路径是基于所述目标时钟频率构成的。
44.如权利要求42所述的装置，其特征在于，还包括：
用于表征所述处理核的逻辑速度和引线速度的装置，并且其中所述复制关键信号路径是基于所述逻辑速度和所述引线速度构成的。
45.如权利要求42所述的装置，其特征在于，还包括：
用于估计所述复制关键路径内多路复用器的延迟的装置，并且其中基于对所述多路复用器所估计的延迟进一步调节所述电源电压。
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