KR102197068B1 - Soc, soc 테스트 방법 및 테스트 시스템 - Google Patents

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Abstract

본 발명의 일실시예에 따른 SOC(system on chip)는, 트리거신호에 의해 동작하는 복수의 스캔체인을 포함하는 적어도 하나의 코어(core), 상기 복수의 스캔체인 중 적어도 하나를 선택하는 지연대상 선택신호 및 상기 트리거신호의 지연정도를 나타내는 지연정도 제어신호를 생성하는 지연컨트롤러 및 상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거신호를 지연하여 지연된 트리거신호를 상기 복수의 스캔체인으로 제공하는 지연신호생성부를 포함하는 것을 특징으로 한다.

Description

SOC, SOC 테스트 방법 및 테스트 시스템{System on chip, method of testing thereof and SOC test system}
본 개시는 SOC 테스트 방법, SOC 및 이에 의한 단일 칩 시스템에 관한 것으로, 특히 다이나믹 전압 강하(dynamic voltage drop) 문제를 줄일 수 있는, SOC 테스트 방법, SOC 및 이에 의한 단일 칩 시스템에 관한 것이다.
ASIC(application specific integrated circuit) 기술은 다수의 기능블럭 들이 다수의 칩으로 구성된 칩셋(chip-set) 체계로부터 내장된 다수의 기능 블럭인 코어(core)들을 내장한 시스템인 SOC(system on chip)의 개념으로 발전해왔다. SOC의 집적회로는 마이크로프로세서, 인터페이스, 메모리 어레이 및 DSP(digital signal processor)와 같은 다양한 기능블록을 포함한다. 이와 같이 설계되어 검증이 끝난 기능 블록을 코어(core)라고 한다.
그러나 복수개의 코어들 각각이 독자적으로 테스트를 수행하였을 때는 정상적으로 동작하였다 하더라도, SOC로 제작한 후 복수개의 코어들이 정상적으로 연결되었는지 추가 검증이 필요하다. SOC에서 로직회로들의 오류여부를 판단하는 테스트 기술 중 가장 효과적인 것이 동일한 트리거 신호가 입력되는 체인으로 연결된 플립 플롭이 코어내의 논리 회로 양단에 위치하여, 각각의 논리 회로가 정확하게 동작하는지를 테스트하는 스캔 테스트 방법이다. 그러나 대규모 로직회로가 같은 시점에서 동시에 변화가 일어나는 스캔 테스트 방법에서 다이나믹 전압 강화는 SOC 테스트시 테스트 신뢰성을 감소시키는 원인이 될 수 있다. 또한, 비동기 셋/리셋(set/reset)신호와 연관된 패스(path)의 오류를 테스트하는 경우 비동기 셋/리셋신호에 연결된 수많은 플립 플롭의 출력변화로 인한 SOC의 다이나믹 전압 강화는 테스트시 신뢰성을 떨어뜨릴 수 있다.
한편, 스캔 테스트 방법과 연관된 배경 기술에 대해서 미국 특허 U7,831,877에 개략적으로 기술되어 있다.
코어내의 논리회로가 정확히 동작하는지 여부를 테스트를 위하여, 코어내의 각 스캔 체인에 입력되는 클록신호 및 비동기 셋/리셋 신호를 포함하는 트리거신호의 지연을 제어하는 SOC 테스트 방법, SOC 및 이에 의한 단일 칩 시스템을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 SOC는트리거신호에 의해 동작하는 복수의 스캔체인을 포함하는 적어도 하나의 코어(core), 상기 복수의 스캔체인 중 적어도 하나를 선택하는 지연대상 선택신호 및 상기 트리거신호의 지연정도를 나타내는 지연정도 제어신호를 생성하는 지연컨트롤러; 및 상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거신호를 지연하여 지연된 트리거신호를 상기 복수의 스캔체인으로 제공하는 지연신호생성부를 포함하는 것을 특징으로 한다.
바람직하게는,상기 트리거신호는 셋/리셋신호인 것을 특징으로 한다.
또한 바람직하게는, 상기 지연 컨트롤러는, 지연정보신호를 수신하여 상기 지연대상 선택신호를 생성하는 지연대상선택부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연대상선택부는, 상기 지연정보신호를 입력받고 상기 지연대상 선택신호를 출력하는 순차적으로 연결된 복수의 플립플롭을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연 컨트롤러는, 지연정보신호를 수신하여 상기 지연정도 제어신호를 생성하는 지연정도 제어부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연정도제어부는 상기 지연정보신호를 입력받고 상기 지연정도 제어신호를 출력하는 순차적으로 연결된 복수의 플립플롭을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연신호 생성부는, 상기 지연대상 선택신호 및 지연정도 제어신호를 수신하는 복수의 지연 타이밍부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 복수의 지연타이밍부는, 상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거 신호를 지연된 트리거신호를 생성하는 적어도 하나의 스캔지연부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 스캔지연부는 상기 지연대상 선택신호에 기초하여 상기 지연된 트리거신호의 토글링(toggling)을 결정하고, 상기 지연정도 제이신호에 기초하여 상기 지연된 트리거신호의 지연시간을 선택하는 적어도 하나의 지연유닛을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 복수의 스캔체인의 상기 지연된 트리거신호를 제공하기 전에 상기 지연대상 선택신호 및 지연정도 제어신호를 설정하는JTAG 인터페이스를 더 포함하는 것을 특징으로 한다.
또 다른 실시예로, 트리거신호에 의해 동작하는 복수의 스캔체인을 포함하는 적어도 하나의 코어(core), 상기 복수의 스캔체인 중 적어도 하나를 선택하는 지연대상 선택신호 및 상기 트리거신호의 지연정도를 나타내는 지연정도 제어신호를 생성하는 지연컨트롤러, 상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거신호를 지연하여 지연된 트리거신호를 상기 복수의 스캔체인으로 제공하는 지연신호생성부 및 상기 지연대상 선택신호 및 지연정도 제어신호를 입력받는 JTAG(Joint Test Action Group) 인터페이스를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 트리거신호는 셋/리셋신호인 것을 특징으로 한다.
또한 바람직하게는, 상기 지연 컨트롤러는, 지연정보신호를 수신하여 상기 지연대상 선택신호를 생성하는 지연대상선택부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연대상선택부는, 상기 지연정보신호를 입력받고 상기 지연대상 선택신호를 출력하는 순차적으로 연결된 복수의 플립플롭을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연 컨트롤러는, 지연정보신호를 수신하여 상기 지연정도 제어신호를 생성하는 지연정도 제어부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연정도제어부는 상기 지연정보신호를 입력받고 상기 지연정도 제어신호를 출력하는 순차적으로 연결된 복수의 플립플롭을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연신호 생성부는, 상기 지연대상 선택신호 및 지연정도 제어신호를 수신하는 복수의 지연 타이밍부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 복수의 지연타이밍부는, 상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거 신호를 지연된 트리거신호를 생성하는 적어도 하나의 스캔지연부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 스캔지연부는 상기 지연대상 선택신호에 기초하여 상기 지연된 트리거신호의 토글링(toggling)을 결정하고, 상기 지연정도 제이신호에 기초하여 상기 지연된 트리거신호의 지연시간을 선택하는 적어도 하나의 지연유닛을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연대상 선택신호 및 지연정도 제어신호는 상기 JTAG 인터페이스를 통하여 상기 복수의 스캔체인의 상기 지연된 트리거신호를 제공하기 전에 미리 설정되는 것을 특징으로 한다.
일실시예에 따른 SOC 테스트 방법, SOC 및 이에 의한 단일 칩 시스템에 의하면, 코어는 다수의 스캔 체인들을 포함하며, 스캔 체인은 다수의 플립 플롭(frip flop)이 연결되어 구성된 것이다. SOC에서 코어가 정상 동작여부를 판단하는 테스트 동작시에, 다수의 스캔 체인에 동일한 트리거신호가 입력되는 것을 방지하고, 각각의 스캔 체인마다 트리거신호의 지연정도를 제어하는 방법을 통하여, 각각의 스캔 체인들을 구성하는 플립 플롭들 중 동시에 데이터가 전환되는 플립 플롭의 수를 분산시킬 수 있다. 그 결과, 정확한 테스트 동작을 방해하는 다이나믹 전압 강하(dynamic voltage drop)의 발생을 줄여, 코어에 대한 정확한 테스트 동작을 수행할 수 있는 효과가 있다.
도1 은 일실시예에 따른 SOC를 나타내는 블록도이다.
도2 는 도1 의 지연 컨트롤러의 일 예를 나타내는 도면이다.
도3 은 도1 의 지연신호생성부의 일 예를 나타내고, 도4는 도1의 다수의 코어들의 일 예를 나타내는 블록도이다.
도5 는 도3의 지연타이밍부의 일 예를 나타내고, 도6 및 7 은 도4 의 코어의 일 예를 나타내는 블록도이다.
도8 은 지연정도제어부의 트리거신호의 지연제어수행과 관련하여 나타낸 블록도이다.
도9 및 도10 는 도8 의 지연정도제어부 및 제1 지연타이밍부의 일 예를 나타내는 도면이다.
도11a 는 지연신호생성부에서 생성되는 지연신호에 대한 타이밍도를 나타낸 것이며, 도11b 는 본 발명의 실시예에 따른 효과를 나타낸 도면이다.
도12 는 본 발명의 일실시예에 따른 SOC 시스템을 나타낸 도면이다.
도13 은 도1 에 도시된 SOC를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도14 는 도1 에 도시된 SOC를 포함하는 컴퓨터 시스템의 일 실시예를 나타낸다.
도15 는 도 1에 도시된 SOC를 포함하는 컴퓨터 시스템의 다른 실시예를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도1은 일실시예에 따른 SOC(system on chip, 100)를 나타내는 블록도이다.
도1 을 참조하면, SOC(100)는 지연 컨트롤러(110), 지연신호 생성부(120) 및 다수의 코어들(130)을 포함할 수 있다. 이 때, 본 발명의 일실시예로, 테스트 모드 동작시에 SOC(100)는 DUT(device under test)로 지칭될 수 있으며, 이하 SOC(100)은 DUT를 포함하는 개념이다. 지연 컨트롤러(110)는 각종 신호들을 지연신호 생성부(120)에 제공하여 테스트 수행시의 클록신호 및 셋/리셋신호 등의 지연을 제어할 수 있다. 예를 들어, 지연 컨트롤러(110)는 지연제어신호(DC) 등을 지연신호 생성부(120)에 제공하며, 이는 지연 컨트롤러(110)가 수신하는 지연정보신호(DI)를 기반으로 수행할 수 있다. 지연정보신호(DI)는 외부ATE(automatic test equipment)로부터 지연 컨트롤러(110)에 제공될 수 있다. 또한, 지연정보신호(DI)는 클록신호 또는 셋/리셋신호 등의 지연 제어가 필요한 코어(core) 내의 클록신호 또는 셋/리셋신호를 공유하는 스캔 체인 정보, 클록신호 또는 셋/리셋신호 등의 지연 정도에 대한 정보 및 테스트를 수행을 명령하는 테스트 모드입력신호를 포함할 수 있다. 지연제어신호(DC)는 클록신호 또는 셋/리셋신호 등의 지연 제어가 필요한 코어들(130)내의 코어(core)를 선택하기 위한 지연선택신호(DTS) 및 상기 클록신호 또는 셋/리셋신호 등의 지연 정도를 제어하는 지연정도신호(DDS)를 포함할 수 있다. 일실시예로, 지연선택신호(DTS)에 의하여, 코어들(130) 중 제1 코어(130_a)를 선택하여, 지연신호(DS)를 제공해줄 수 있다. 더 나아가, 복수의 코어들을 선택할 수 있으며, 선택된 복수의 코어들에 지연신호(DS)를 제공해줄수 있을 것이다. 클록신호 또는 셋/리셋 신호가 더 나아가, 지연선택신호(DTS)는 선택된 제1 코어(130_a)가 포함하는 플립 플롭으로 구성된 스캔 체인을 선택하는 신호일 수 있으며, 지연정도신호(DDS)는 선택되는 스캔 체인들에 따라, 지연정도를 달리할 수 있도록 제어하는 신호일 수 있다.
지연신호 생성부(120)는 지연 컨트롤러(110)으로부터 지연제어신호(DC)를 수신하고, 외부로부터 클록신호 또는 셋/리셋신호를 수신하여, 이를 기반으로 지연신호(DS)를 생성하여 복수의 코어들(130)에 제공할 수 있다. 지연신호 생성부(120)는 지연신호(DS)를 생성하는 복수의 블록으로 구성되어, 상기 각 블록은 복수의 코어들(130)에서의 각 코어들과 일대일 대응 구성을 가질 수 있으며, 더 나아가, 클록신호 또는 셋/리셋신호를 공유하는 스캔 체인들과 일대일 대응 구성을 가질 수 있다. 지연제어신호(DC)를 기반으로, 다수의 코어들(130) 중 선택된 코어들에 지연신호(DS)를 제공할 수 있으며, 지연신호(DS)는 클록신호 또는 셋/리셋신호의 지연정도가 다른 다수의 지연신호를 포함할 수 있어, 각각의 코어들에 지연정도가 다른 지연신호(DS)를 제공할 수 있다. 더 나아가, 각각의 코어가 포함하는 플립 플롭으로 구성되어 클록신호 또는 셋/리셋신호를 공유하는 선택된 스캔 체인마다 상기 지연정도가 다른 다수의 지연신호(DS)를 제공할 수 있다.
본 발명의 일실시예로, 지연 컨트롤러(110)는 지연신호 생성부(120)를 제어하여, 클록신호(CLK) 또는 셋/리셋 신호(set/reset)를 지연한 제1 지연신호 또는 제2 지연신호를 다수의 코어들(130) 중 선택한 제1 코어(130_a)에 제공할 수 있다. 예를 들면, 지연 정도는 지연 컨트롤러(110)에서 제어할 수 있으며, 유닛시간 단위로 지연 제어를 하여 클록신호(CLK)를 지연한 제1 지연신호, 셋/리셋 신호(set/reset)를 지연한 제2 지연신호로 생성하여, 제1 코어(130_a)에 제공할 수 있다. 상기 제1 지연신호 및 제2 지연신호는 미리 정해진 유닛 지연시간(Unit delay time) 단위를 기준으로 클록신호(CLK) 및 셋/리셋 신호(set/reest)를 지연한 것을 지칭할 수 있다. 제1 지연신호 및 제2 지연신호는 지연 정도 각각 다른 다수의 지연신호들을 포함할 수 있다. 더 나아가, 선택한 제1 코어(130_a)는 다수의 논리회로들과 다수의 스캔체인부들을 포함할 수 있다. 스캔체인부는 적어도 하나 이상의 스캔체인을 포함할 수 있으며, 스캔체인은 다수의 플립 플롭(flip flop)으로 구성될 수 있다. 각각의 스캔체인부는 동일한 클록신호(CLK) 또는 셋/리셋 신호(set/reset)가 입력될 수 있다. 또한, 스캔체인부마다 클록신호(CLK) 또는 셋/리셋신호(set/reset)는 다를 수 있다. 이에 따라, 지연 컨트롤러(110)는 지연신호 생성부(120)를 제어하여, 지연신호(DS)가 제공되는 제1 코어(130_a)내의 적어도 하나 이상의 스캔체인부를 선택할 수 있다. 선택된 적어도 하나 이상의 스캔체인부에 전술한 클록신호(CLK)를 제1시간 지연한 제1 지연신호 또는 셋/리셋 신호(set/reset)를 제2 지연시간 지연한, 제2 지연신호로 생성하여, 제공할 수 있다.
즉, 선택된 코어들 또는 선택된 스캔 체인들에 제공되는 각각의 지연신호(DS)는 지연 정도가 다르게 제어된 것일 수 있다. 위의 실시예를 통하여 다수의 코어들(130)의 플립 플롭 등의 기억소자들의 데이터가 동시에 전환되는 것을 피하고, 데이터가 전환되는 타이밍을 분산하여 다이나믹 전압 강하를 방지하여, 정확한 테스트 동작을 수행할 수 있다.
각각의 블록도의 자세한 구성 및 자세한 클록신호 또는 셋/리셋신호의 제어동작 수행에 대하여 후술하며, 이하 클록신호 또는 셋/리셋신호는 트리거신호(Trigger Signal/TRGS)라 지칭하겠다.
도2 는 도1 의 지연 컨트롤러(110)의 일 예를 나타내는 도면이다.
도1 및 도2 를 참조하면, 지연 컨트롤러(110)는 지연정보신호수신부(111), 지연대상선택부(112) 및 지연정도제어부(113)를 포함할 수 있다. 지연정보신호수신부(111)는 지연정보신호(DI)를 수신하여 지연정보신호(DI)에 포함된 스캔 체인 정보(Scan Chain Information : SCI)를 지연대상선택부 (112)에 제공하고, 트리거신호(TRGS) 등의 지연 정도 정보(Delay Depth Information : DDI)를 지연정도제어부(113)에 제공할 수 있다. 지연대상선택부(112)는 상기 스캔 체인 정보를 참조하여 트리거신호(TRGS) 등의 지연 제어가 필요한 다수의 코어들(130) 중 선택된 코어 또는 상기 다수의 코어들 내의 스캔 체인을 선택하는 지연대상선택신호(DTS)를 도1 의 지연신호생성부(120)에 제공할 수 있다. 지연대상선택신호(DTS)는 다수의 선택신호를 포함할 수 있으며, 지연신호생성부(120)는 상기 지연대상선택신호(DTS)를 수신하여, 선택된 코어 또는 선택된 스캔 체인에 지연신호(DS)를 제공할 수 있다.
지연정도제어부(113)는 트리거신호(TRGS) 등의 지연 정도를 제어하는 지연정도제어신호(DDS)를 지연신호생성부(120)에 제공할 수 있다. 지연정도제어신호(DDS)는 다수의 제어신호를 포함할 수 있으며, 지연신호생성부(120)는 지연정도제어신호(DDS)를 수신하여, 지연 정도가 각각 다른 지연신호(DS)를 생성하여, 각각의 선택된 코어 또는 스캔 체인에 지연신호(DS)를 제공할 수 있다. 예를 들면, 다수의 코어들(130)의 제1 코어가 지연 컨트롤러(110)에 의하여 선택된 경우, 제1 코어를 선택하였다는, 지연대상선택신호(DTS)를 지연신호생성부(120)에 제공할 수 있다. 또한, 지연정도제어부(113)는 입력되는 트리거신호(TRGS) 등을 유닛 지연시간 단위로써, 1유닛 지연시간만큼 지연된 지연신호(DS)를 생성할 수 있도록, 지연신호생성부(120)에 지연정도제어신호(DDS)를 제공할 수 있다. 이는 발명의 일실시예로, 제1 코어(미도시)내의 다수의 스캔체인부들 중 적어도 하나 이상의 스캔체인부를 선택하도록 제어하는, 지연대상선택신호(DTS)를 지연신호생성부(120)에 제공할 수 있다. 또한, 지연정도제어부(113)는 지연정도제어신호(DDS)를 참조하여 입력되는 트리거신호(TRGS)를 서로 다른 시간지연단위를 갖는 지연신호(DS)로 변환할 수 있다.
도3 은 도 1 의 지연신호생성부(120)의 일 예를 나타내고, 도4는 도1의 다수의 코어들(130)의 일 예를 나타내는 블록도이다.
도3 및 4 를 참조하면, 지연신호생성부(120)는 트리거신호(TRGS)를 지연할 수 있는 복수의 지연타이밍부(121_a~121_n)를 포함할 수 있다. 또한, 다수의 코어들(130)은 제1 내지 제n 코어(130_a~130_n)를 포함할 수 있다. 일실시예로, 지연신호생성부(120)의 지연타이밍부(121)는 다수의 코어들(130)의 코어(130_a~130_n)의 수 또는 다수의 스캔체인의 수만큼 구비될 수 있다. 더 나아가, 지연타이밍부(121)와 다수의 코어(130) 또는 상기 다수의 스캔체인은 일대일 대응이 될 수 있어, 각각의 코어에 각각 대응하는 지연타이밍부(121)이 지연트리거신호를 제공할 수 있다. 예를 들면, 제1 지연타이밍부(121_a)는 제1 코어(130_a)에 제1 지연트리거신호(1st DTRGS)를 제공할 수 있으며, 제n 지연타이밍부(121_n)는 제n 코어(131_n)에 제n 지연트리거신호(n th DTRGS)를 제공할 수 있다. 또한, 지연제어신호(DC)가 포함하는 지연대상선택신호(DTS)에 기반하여, 선택된 코어 또는 선택된 스캔체인에 대응하는 지연타이밍부만 트리거신호(TRGS)의 지연을 수행하여, 상기 선택된 코어 또는 상기 선택된 스캔체인에 한하여, 지연신호(DS)를 제공할 수 있다. 이를 통하여, 상기 선택된 코어 또는 상기 선택된 스캔체인의 데이터 전환 타이밍을 선택되지 않은 코어 또는 선택되지 않은 스캔체인의 데이터 전환 타이밍과 달리하거나 선택된 다수의 코어 또는 선택된 다수의 스캔체인간의 데이터 전환 타이밍을 서로 달리하여, 다수의 코어 또는 스캔체인 내의 플립 플롭들의 출력이 동시에 변경되는 것을 방지할 수 있다.
도5 는 도3의 제1 지연타이밍부(121_a)의 일 예를 나타내고, 도6 및 7 은 도4 의 제1 코어(130_a)의 일 예를 나타내는 블록도이다.
도5 및 도 6을 참조하면, 먼저 지연타이밍부(121_a)는 복수의 스캔체인딜레이(SCD_1~SCD_n)를 포함할 수 있다. 또한, 다수의 코어들(130) 중 도4의 제1 코어(130_a)의 동작을 테스트하기 위하여, 도4의 제1 코어(130_a)는 복수의 스캔체인부(SCU_1~SCU_n)를 포함할 수 있다. 일실시예로, 스캔체인딜레이(SCD)는 스캔 체인부(SCU)의 수만큼 구비될 수 있다. 더 나아가, 스캔체인딜레이(SCD)와 스캔체인부(SCU)는 일대일 대응이 될 수 있어, 각각의 스캔체인부(SCU)에 각각 대응하는 스캔체인딜레이(SCD)에 지연트리거신호를 제공할 수 있다. 예를 들면, 제1 스캔체인딜레이(SCD_1)는 제1 스캔체인부(SCU_1)에 제1 스캔지연트리거신호(SDTRGS 1)를 제공할 수 있으며, 제n 스캔체인부(SCU_n)에 제n 스캔지연트리거신호(SDTRGS n)를 제공할 수 있다(n은 1이상의 자연수). 이렇게 제1 코어(130_a)에 제공되는 제1 내지 제n 스캔지연트리거신호들(SDTRGS 1~n)은 하나의 제1 지연트리거신호(1st DTRGS)로 지칭할 수 있다. 또한, 지연제어신호(DC)가 포함하는 지연대상선택신호(DTS)에 기반하여, 선택된 스캔체인부(SCU)에 대응하는 스캔체인딜레이(SCD)만 트리거신호(TRGS)의 지연을 수행하여, 선택된 스캔체인부(SCU)에 한하여, 지연신호(DS)를 제공할 수 있다.
도7 를 참조하면, 일실시예로, 제1 코어(130_a)내의 스캔체인부들(SCU1, SCU2 , SCU3)은 클록신호인 스캔트리거신호(SDTRGS)에 연결된 적어도 하나 이상의 스캔 체인들을 포함할 수 있다. 상기 스캔 체인들은 다수의 플립 플롭으로 구성될 수 있다. 예를 들면, 제 1 코어(131_a)의 제 1 스캔체인부(SCU1) 내에서, 상기 다수의 플립 플롭의 클록신호인 제1 스캔트리거신호(SDTRGS 1)을 공유하는 제1, 제2 및 제3 스캔체인(1st~3rd scan chain)은 제1 스캔체인부(SCU1)에 포함될 수 있다. 제2 스캔트리거신호(SDTRGS 2)를 공유하는 제4 스캔체인(4th scan chain)은 제2 스캔체인부(SCU2)에 포함될 수 있다. 제3 스캔트리거신호(SDTRGS 3)을 공유하는 제5 스캔체인(5th scan chain)은 제3 스캔체인부(SCU3)에 포함될 수 있다. 각각의 스캔지연트리거신호(SDTRG 1~SDTRG n)는 지연 동작이 수행되면 각각 다른 지연 정도를 가진 지연트리거신호일 수 있다. 예를 들면, 제1 스캔체인딜레이(SCD1)는 입력되는 트리거신호(TRGS)의 1유닛 지연시간만큼 지연하여 제1 스캔지연트리거신호(SDTRGS 1)를 제1 스캔체인부(SCU1)에 제공하고, 제2 스캔체인딜레이(SCD_2)는 입력되는 트리거신호(TRGS)의 2유닛 지연시간만큼 지연하여 제2 스캔지연트리거신호(SDTRGS 2)를 제2 스캔체인부(SCU2)에 제공하며, 제3 스캔체인딜레이(SCD3)는 입력되는 트리거신호(TRGS)의 3 유닛 지연시간만큼 지연하여 제3 스캔지연트리거신호(SDTRGS 3)를 제3 스캔체인부(SCU3)에 제공할 수 있다. 상기 유닛 지연시간 단위는, 일 예로 1클록 사이클에 해당하는 단위일 수 있으며, 이에 제한되지 않고 다양한 단위를 나타낼 수 있다. 그 결과, 각각의 스캔체인부(SCU1~SCU3)의 플립 플롭의 데이터 전환 타이밍을 다르게 하여, 다수의 플립 플롭이 동시에 데이터가 전환되는 것을 방지할 수 있다. 이는 일실시예로서, 이에 국한되지 않으며, 3개 이상의 스캔체인부(SCU)를 더 포함할 수 있으며, 입력되는 트리거신호(TRGS)의 지연 정도를 달리하여, 여러가지 방법으로 각각의 스캔지연트리거신호(SDTRGS 1~n)를 각각의 스캔 체인부(SCU)에 제공할 수 있다. 또한, 각각의 스캔체인부(SCU1~SCU3)는 서로 다른 길이의 스캔체인들을 포함할 수 있다.
도 7의 실시예에서는 트리거신호(TRGS)가 클록신호인 경우를 설명하였으나, 트리거신호(TRGS)는 이에 한정되지 않고 셋/리셋신호와 같은 비동기 초기화 신호일 수도 있다. 셋/리셋신호인 트리거신호(TRGS)의 동작과 효과는 트리거신호(TRGS)가 클록신호인 경우와 실질적으로 동일하다.
도8 은 지연정도제어부(113)의 블록도이다.
도 8을 참조하면, 본 발명의 일실시예로 지연정도제어부(113)가 도3 의 제1 지연타이밍부(121_a)에 지연제어신호(DC)를 제공하여, 입력된 트리거신호(TRGS)의 지연 정도를 제어하는 블록도이다. 제1 지연타이밍부(121_a)는 제1 스캔체인딜레이(SCD1), 제2 스캔체인딜레이(SCD2) 및 제3 스캔체인딜레이(SCD3)를 포함할 수 있다. 제1 스캔체인딜레이(SCD1)는 제1 내지 제3 지연유닛(A, B, C)을 포함할 수 있고, 제2 스캔체인딜레이(SCD2)는 제4 내지 제6 지연유닛(D, E, F)을 포함할 수 있으며, 제3 스캔체인딜레이(SCD3)는 제7 내지 제9 지연유닛(G, H, I)을 포함할 수 있다.
입력된 트리거신호(TRGS:CLK 또는 셋/리셋신호)의 지연시간은 입력되는 지연제어클록(Delay_Control_Clk)을 기준으로 적어도 하나의 클록 사이클에 해당할 수 있다. 유닛 지연시간 단위는 1 클록 사이클에 해당할 수 있다. 동작을 설명하면, 먼저, 지연정도제어부(113)에서 지연정도(Delay Depth)를 지연정보신호(DI)를 기반으로 판단하여, 제1 내지 제3 지연정도신호(DDS1~3)를 각각 스캔체인딜레이(SCD)에 제공할 수 있다. 일실시예로, 제1 스캔체인딜레이(SCD1)는 제1 지연정도신호(DDS1)을 수신하여, 제1 내지 제3 지연유닛(A, B, C)을 모두 선택할 수 있으며, 각각 지연유닛(A~I)은 1 클록 사이클를 단위로 입력된 트리거신호(TRGS)를 지연할 수 있다. 따라서, 제1 스캔체인딜레이(SCD1)는 3클록 사이클이 지연된 제1 스캔지연트리거신호(SDTRGS 1)을 제1 코어(131a) 내의 제1 스캔체인부(SCU1)에 제공할 수 있다. 또한 제2 스캔체인딜레이(SCD2)는 제2 지연정도신호(DDS2)을 수신하여, 제4 내지 제6 지연유닛(D, E, F) 중 두가지 지연유닛을 선택할 수 있다. 따라서, 제2 스캔체인딜레이(SCD1)는 2클록 사이클이 지연된 제2 스캔지연트리거신호(SDTRGS 2)을 제1 코어(131a) 내의 제2 스캔체인부(SCU2)에 제공할 수 있다. 그리고, 제3 스캔체인딜레이(SCD3)는 제3 지연정도신호(DDS3)을 수신하여, 제7 내지 제9 지연유닛(G, H, I) 중 하나만 선택할 수 있다. 따라서, 제3 스캔체인딜레이(SCD1)는 1클록 사이클이 지연된 제3 스캔지연트리거신호(SDTRGS 1)을 제1 코어(131_a) 내의 제3 스캔체인부(SCU1)에 제공할 수 있다. 이는 발명의 일실시예로, 이에 국한되지 않으며, 지연 컨트롤러(110)는 스캔지연트리거신호(SDTRGS)를 인가할 스캔체인부(SCU)를 선택할 수 있고, 선택된 스캔체인부(SCU)에 한하여만 스캔지연트리거신호(SDTRGS)를 제공할 수 있도록, 선택된 스캔체인부(SCU)에 대응하는 스캔체인딜레이(SCD)만이 트리거신호(TRGS)의 지연동작을 수행할 수 있다. 또한, 지연 정도를 제어하는 방법은 여러가지로 구현할 수 있다. 또 다른 실시예로, 도3을 참조하면, 지연정도제어부(113)는 지연신호생성부(120)에 포함된 지연타이밍부(121)에 지연정도신호(DDS)를 제공하여, 다수의 코어들(130)가 포함하는 각각의 코어(131)에 스캔지연트리거신호(SDTRGS)를 제공하여, 코어 단위로 데이터 전환 타이밍을 제어할 수 있다.
도9 및 도10 는 도8 의 지연정도제어부(113) 및 제1 지연타이밍부(121_a)의 일 예를 나타내는 블록도이다.
도9및 도 10을 참조하면, 지연대상선택부(112) 및 지연정도제어부(113)는 각각 다수의 플립 플롭으로 구성될 수 있다. 지연대상선택부(112)는 스캔 체인 정보(SCI)를 수신하여 지연대상 선택신호(DTS)를 생성한다. 지연정도제어부(113)은 지연 정도 정보(DDI)를 수신하여 지연정도 제어신호(DDS)를 생성한다. 또한, 상기 다수의 플립 플롭들은 인에이블신호(EN)를 출력할 수 있다. 지연대상선택부(112)는 제 1 지연대상 선택신호(DTS1) 및 제 2 지연대상 선택신호(DTS2)를 제1 지연타이밍부(121_a)에 제공한다. 지연정도제어부(113)은 제 1 지연정도 제어신호(DDS1) 및 제 2 지연정도 제어신호(DDS2)를 제1 지연타이밍부(121_a)에 제공한다.
지연대상선택부(112) 및 지연정도제어부(113)의 다수의 플립 플롭의 출력값은 입력된 클록신호(CLK)에 따라 스캔체인 정보(SCI) 및 지연정도 정보(DDI)로부터 수신된 값을 시프트(shift)하여 설정될 수 있다. 지연대상선택부(112) 및 지연정도 제어부(113)는 스캔테스트 전에 미리 설정될 수 있다. 상기 클록신호(CLK)는 트리거신호(TRGS)인 스캔체인 시프트 클록이거나 트리거신호(TRGS)와 별개로 지연대상선택부(112) 및 지연정도 제어부(113)의 설정을 위해 사용되는 다른 클록일 수 잇다.
본 발명의 실시예에 따른 제1 지연타이밍부(121_a)는 적어도 하나 이상의 지연유닛(DU)으로 구성된 스캔체인딜레이(SCD)가 포함될 수 있다. 지연유닛(DU)는 인가되는 트리거신호(TRGS)를 유닛 단위로 지연할 수 있다. 예를 들면, 지연유닛(DU)에 인에이블 신호(EN)이 인가되는 경우, 설정된 유닛 지연시간단위만큼 트리거신호(TRGS)가 지연될 수 있다. 유닛 지연시간 단위는 1 클록 사이클보다 작은 단위로 하나이상의 로직케이트의 전파시간(propagation delay)일 수 있다.
도10 의 제1 지연타이밍부(121_a)는 제1 스캔체인딜레이(SCD1) 및 제2 스캔체인딜레이(SCD2)를 포함할 수 있다. 각각의 스캔체인딜레이(SCD1, SCD2)는 복수의 지연유닛(DU1~3)을 포함할 수 있다. 제1 지연타이밍부(121_a)는 지연대상 선택신호(DTS) 및 지연정도 제어신호(DDI)를 참조하여 제1 스캔지연트리거신호(SDTRGS 1) 및 제2 스캔지연트리거신호(SDTRGS 2)를 생성할 수 있다.
구체적 동작을 설명하면, 지연정도제어부(113)는 제1 내지 제3 인에이블신호(EN_1~3)로 이루어진 제 1 지연정도제어신호(DDS1)을 제1 스캔체인딜레이(SCD1)에 제공할 수 있다. 제1 내지 제3 인에이블신호(EN_1~3)가 111의 로직값을 출력할 경우 트리거신호(TRGS)는 세개의 지연유닛(DU1~3)을 모두 통과하여, 3유닛 지연시간만큼 지연된 제1 스캔지연트리거신호(SDTRGS 1)를 제공할 수 있다. 반면, 제1 내지 제3 인에이블신호(EN_1~3)가 001의 로직값을 출력할 경우 트리거신호(TRGS)는 1개의 지연유닛(DU3)을 통과하여, 1유닛 지연시간만큼 지연된 제1 스캔지연트리거신호(SDTRGS 1)를 제공할 수 있다.
지연대상선택부(112)는 제 1 지연대상 선택신호(DTS1) 및 제 2 지연대상 선택신호(DTS2)를 제1 지연타이밍부(121_a)에 제공하여, 각 스캔체인딜레이(SCD1, SCD2)의 동작여부를 결정할 수 있다. 즉, 제 1 지연대상 선택신호(DTS1)이 로직 0이면 제 1 스캔체인딜레이(SCD1)은 제 1 스캔지연트리거신호(SDTRGS 1)을 토글링(toggling)하지 않도록 제어하여 제 1 스캔지연트리거신호(SDTRGS 1)에 연결된 스캔체인이 동작하지 않도록 제어할 수 있다. 또한, 제1 지연대상선택신호(DTS1)이 로직 1 이면 제1 스캔체인 딜레이(SCD1)은 제1 스캔지연트리거신호(SDTRGS 1)을 토글링하도록 제어하여 제1 스캔지연트리거신호(SDTRGS 1)에 연결된 스캔체인이 동작하도록 제어할 수 있다. 다만, 이는 일실시예로, 제1 지연대상선택신호(DTS1)의 상기 서술한로직 상태에 국한되지 않으며, 다른 지연대상선택신호(DTS)에도 이를 적용할 수 있다.
도11a 는 지연신호생성부(120)에서 생성되는 지연신호에 대한 타이밍도를 나타낸 것이며, 도11b 는 본 발명의 실시예에 따른 효과를 나타낸 도면이다.
도11a 를 참조하면, 본 발명의 일 실시예에 따른 트리거신호(TRGS) 대한 지연 동작에 대한 것이다. 이는 제1 및 제2 스캔체인부(SCD)를 포함하는 코어(Core)에 대한 실시예에 해당될 수 있다. 지연대상 선택신호(DTS)가 0에서 1로 로직레벨이 변화되어, 도 9 및 도 10에서 전술한 바와 같이, 인가되는 트리거신호(TRGS)의 지연을 제어하여, 제1 유닛 딜레이를 가지는 제1 스캔지연트리거신호(SDTRGS 1) 및 제2 유닛 딜레이를 가지는 제2 스캔지연트리거신호(SDTRGS 2)를 생성할 수 있다. 제1 스캔지연클록신호(SDTRGS 1)는 상기 코어의 제1 스캔체인부에 제공될 수 있으며, 제2 스캔지연클록신호(SDTRGS 2)는 제2 스캔체인부에 제공될 수 있다. 도6 에서 언급하였듯이, 제1 및 제2 스캔지연트리거신호(SDTRGS 1-2)는 하나의 지연트리거신호(DTRGS)에 포함될 수 있다. 또 다른 실시예로, 지연신호생성부(120)은 다수의 스캔체인부를 포함하는 코어에 스캔체인부의 개수에 대응하는 다수의 스캔지연트리거신호(SDTRGS)를 생성하여, 각각의 스캔체인부에 제공할 수 있다. 위와 같이, 트리거신호(TRGS)의 지연정도를 다르게하여, 코어 또는 스캔체인 내의 다수의 플립 플롭 등의 출력이 동시에 변환되는 것을 방지할 수 있다.
도11b의 그림(1) 를 참조하면, t1 시간에 데이터가 동시에 전환되는 플립 플롭의 수가 기준값(K)를 넘어 다이나믹 전압 강하가 발생할 수 있다. 이에 반해, 본 발명의 일실시예에 따른 경우, 그림(2)를 참조하면, 트리거 신호의 지연정도를 달리하여 생성한 지연신호를 각각의 코어 또는 스캔체인부에 제공함으로써, t1 시간에 출력이 동시에 변환되는 플립 플롭들을 다른 시간에 ?瑾?되도록하여 분산하여, 동시에 전환되는 플립플롭의 수가 기준값(K)를 넘지않도록 제어할 수 있다. 그 결과, 다이나믹 전압 강하를 방지하는 효과를 얻을 수 있다.
도12 는 본 발명의 일실시예에 따른 SOC 시스템을 나타낸 도면이다.
도12 를 참조하면, 반도체 소자 테스트 시스템(1)은 적어도 하나의 ATE(Automatic Test Equipment;이하 ATE,2) 와 다수의 전술한 본 발명의 일실시예에 따른 SOC(100)들을 포함한다.
ATE(2)는 SOC(100)에 포함되는 복수의 코어들 각각을 그 특성에 따라 정확하게 동작하는지 테스트하는 IEEE 표준 규격에 따른 테스트장치이다. 상기 IEEE 표준 규격은 JTAG(Joint Test Action Group) 프로토콜을 따르는 인터페이스를 포함할 수 있다. ATE(2)는 5개의 채널로 SOC(100)와 연결되는데, 테스트입력데이터신호(TDI), 트리거신호(TRGS)인 클락신호(CLK) 및 셋/리셋신호(set/reset)를 인가받는 입력핀들과 테스트출력데이터(TDO)를 출력하는 1개의 출력핀을 포함할 수 있다.
지연정보신호(DI)는 테스트입력데이터신호(TDI)를 통하여 입력되거나 별도의 핀으로 입력될 수 있다. 지연정보신호(DI)는 테스트 수행을 위한 테스트 모드입력신호를 포함할 수 있다.
SOC(100)는 다양한 기능을 기능을 갖는 복수개의 코어를 포함하는 피시험장치로써, 일례로 SoC(System onChip), 마이크로프로세서, VLSI(Very Large System Ingetration) 등이 있다. SOC(100)는 상기 5개의 채널로 ATE(2)와 연결될 수 있다.
도13 은 도1 에 도시된 SOC를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도13 을 참조하면, 반도체 시스템(1000)은 도 1에 도시된 SOC(100), 안테나, 무선 송수신기(1100), 입력 장치(1200), 및 디스플레이(1300)를 포함한다. 무선 송수신기(1100)는 안테나를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(1100)는 안테나를 통하여 수신된 무선 신호를 SOC(100)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, SOC(100)는 무선 송수신기(1100)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(1300)로 전송할 수 있다. 또한, 무선 송수신기(1100)는 SOC(100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선신호를 안테나를 통하여 외부 장치로 출력할 수 있다. 입력 장치(1200)는 SOC(100)의 동작을 제어하기 위한 제어 신호 또는 SOC(100) 에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도14 는 도1 에 도시된 SOC(100)를 포함하는 컴퓨터 시스템의 일 실시예를 나타낸다.
도14 를 참조하면, 도1 에 도시된 SOC(100)를 포함하는 컴퓨터 시스템(2000)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다. 컴퓨터 시스템(2000)은 SOC(100), 메모리 장치(2400)와 메모리 장치(2400)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2300), 디스플레이(2100) 및 입력 장치(2200)를 포함한다.
SOC(100)는 입력 장치(2200)를 통하여 입력된 데이터에 따라 메모리 장치(2400)에 저장된 데이터를 디스플레이(2100)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(2200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. SOC(100)는 컴퓨터 시스템(2000)의 전반적인 동작을 제어할수 있고 메모리 컨트롤러(2300)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(2400)의 동작을 제어할 수 있는 메모리 컨트롤러(2300)는 SOC(100)의 일부로서 구현될 수 있고 또한 SOC(100)와 별도의 칩으로 구현될 수 있다.
도15 는 도 1에 도시된 SOC(100)를 포함하는 컴퓨터 시스템의 다른 실시예를 나타낸다.
도15 를 참조하면, 도 1에 도시된 SOC(100)를 포함하는 컴퓨터 시스템(3000)은 이미지 처리 장치(image process device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다. 컴퓨터 시스템(3000)은 SOC(100), 메모리 장치(3400)와 메모리 장치(3400)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(3300)를 포함한다. 또한, 컴퓨터 시스템(3000)은 이미지 센서(3100) 및 디스플레이(3200)를 더 포함한다.
컴퓨터 시스템(3000)의 이미지 센서(3100)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 SOC(100) 또는 메모리 컨트롤러(3300)로 전송된다. SOC(100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(3200)를 통하여 디스플레이 되거나 또는 메모리 컨트롤러(3300)를 통하여 메모리 장치(3400)에 저장될 수 있다. 또한, 메모리 장치(3400)에 저장된 데이터는 SOC(100) 또는 메모리 컨트롤러(3300)의 제어에 따라 디스플레이(3200)를 통하여 디스플레이된다. 실시 예에 따라 메모리 장치(3400)의 동작을 제어할 수 있는 메모리 컨트롤러(3300)는 SOC(100)의 일부로서 구현될 수 있고 또한 SOC(100)와 별개의 칩으로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 SOC(100)는 TSV(Through Silicon Via), SIP(System In Package) 또는MCP(Multi-Chip Package) 중 적어도 어느 하나의 방법으로 패키징될 수 있다. TSV란 최근 반도체 메모리(memory) 및 메모리 모듈 각각의 밀도(density)를 크게 하기 위하여, 관통 실리콘 비아(through silicon via(TSV))를 이용하여 복수의 SOC(100)를 수직방향으로 적층하여 접속시킨 3D 칩 제조 공정 기술을 말한다.
멀티-칩 패키지(Multi-Chip Package: MCP)는 복수의 SOC(100)들을 포함하는 패키지로서 응용 제품에 따라 필요한 메모리들을 조합할 수 있고 이동 전화기 등 이동 통신 장치의 공간 효율화에도 크게 기여한다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 다만, 이는 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 이상에서 메모리 장치가 플래시 메모리 장치인 예만 기술되었으나, 이에 한정되는 것은 아니고, 플래시 메모리 장치 이외에 다양한 비휘발성 메모리 장치인 경우도 본 발명의 기술적 사상이 적용될 수 있다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 트리거신호에 의해 동작하는 복수의 스캔체인들을 포함하는 적어도 하나의 코어(core);
    상기 복수의 스캔체인들 중 적어도 하나를 선택하는 지연대상 선택신호 및 상기 트리거신호의 지연정도를 나타내는 지연정도 제어신호를 생성하는 지연컨트롤러; 및
    상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거 신호를 지연하여 지연된 트리거 신호를 상기 복수의 스캔체인들에 제공하는 지연신호생성부를 포함하고,
    상기 지연신호 생성부는, 상기 지연대상 선택신호 및 상기 지연정도 제어신호를 수신하는 복수의 지연 타이밍부들을 포함하는 것을 특징으로 하는 SoC(System-On-Chip).
  2. 제1 항에 있어서,
    상기 트리거신호는 셋/리셋신호인 것을 특징으로 하는 SoC.
  3. 제1 항에 있어서,
    상기 지연 컨트롤러는,
    지연정보신호를 수신하여 상기 지연대상 선택신호를 생성하는 지연대상선택부를 포함하는 것을 특징으로 하는 SoC.
  4. 제3 항에 있어서,
    상기 지연대상선택부는,
    상기 지연정보신호를 입력받고 상기 지연대상 선택신호를 출력하는 순차적으로 연결된 복수의 플립플롭을 포함하는 것을 특징으로 하는 SoC.
  5. 제1 항에 있어서,
    상기 지연 컨트롤러는,
    지연정보신호를 수신하여 상기 지연정도 제어신호를 생성하는 지연정도 제어부를 포함하는 것을 특징으로 하는SoC.
  6. 제5 항에 있어서,
    상기 지연정도제어부는
    상기 지연정보신호를 입력받고 상기 지연정도 제어신호를 출력하는 순차적으로 연결된 복수의 플립플롭을 포함하는 것을 특징으로 하는 SoC.
  7. 삭제
  8. 제1 항에 있어서,
    상기 복수의 지연타이밍부들 각각은,
    상기 지연대상 선택신호 및 지연정도 제어신호에 기초하여 상기 트리거 신호를 지연된 트리거 신호를 생성하는 적어도 하나의 스캔지연부를 포함하는 것을 특징으로 하는 SoC.
  9. 제8 항에 있어서,
    상기 스캔지연부는 상기 지연대상 선택신호에 기초하여 상기 지연된 트리거신호의 토글링(toggling)을 결정하고, 상기 지연정도 제어신호에 기초하여 상기 지연된 트리거신호의 지연시간을 선택하는 적어도 하나의 지연유닛을 포함하는 것을 특징으로 하는 SoC.
  10. 제1 항에 있어서,
    상기 복수의 스캔체인들의 상기 지연된 트리거신호를 제공하기 전에 상기 지연대상 선택신호 및 지연정도 제어신호를 설정하는 JTAG 인터페이스를 더 포함하는 것을 특징으로 하는 SoC.
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