JP2019046907A

JP2019046907A - 半導体試験装置

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Publication number: JP2019046907A
Application number: JP2017166864A
Authority: JP
Inventors: 吉田　満; Mitsuru Yoshida; 満吉田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2017-08-31
Filing date: 2017-08-31
Publication date: 2019-03-22
Anticipated expiration: 2037-08-31
Also published as: US10670652B2; JP7119310B2; US20190064251A1

Abstract

【目的】複数枚の半導体ウェハに対し同時にバーンイン試験を行うことが可能な半導体試験装置を提供する。【構成】半導体ウェハ上に形成された複数の半導体チップの各々に対応する複数のコンタクトプローブを有し半導体ウェハにコンタクトするプローブカードと、半導体ウェハ及びプローブカードをコンタクトした状態で保持する保持冶具と、からなるコンタクトユニットを複数個並置可能な試験テーブルと、試験テーブルに並置された複数個のコンタクトユニットを並列接続可能に設けられた接続配線及び複数個の接続ユニットを有し、複数個のコンタクトユニットの各々に保持された半導体ウェハに対し、試験電圧を印加する電圧印加回路と、試験電圧の印加に応じて、半導体ウェハに形成された複数の半導体チップの特性を測定する特性測定回路と、を有する。【選択図】図１

Description

本発明は、半導体ウェハ内の半導体チップに対してバーンイン試験を行う半導体試験装置に関する。

バーンイン試験とは、半導体素子に温度や電圧の負荷をかけることにより、初期不良を事前に低減させる方法であり、スクリーニング試験の中でも初期不良検出に最も有効な試験の一つである。通常、オートプローバ装置から半導体ウェハをロードし、プローブカードにより全チップのゲートパッド、エミッタパッドにコンタクトして、高温・電圧印加環境で試験を実施するが、スクリーニングのための電圧印加時間は数時間〜数十時間にも達するため、複数枚の半導体ウェハを試験する際に多大な時間がかかることが課題とされてきた。

バーンイン試験の時間短縮の対策として、電圧印加によるバーンイン試験と特性検査試験が同時に行われている（例えば、特許文献１参照）。また、高温試験を実施する際に、複数枚を並べてバーンイン試験が行われている（例えば、特許文献２参照）。

特開２０１７−０４１４９５号公報特開２００８−２６７８１８号公報

従来の半導体ウェハバーンイン試験装置では、オートプローバ装置により半導体ウェハ１枚ずつ試験工程を経るため、試験時間も試験する半導体ウェハ枚数に依存することになり、試験時間が長くなってしまうという問題点があった。

また、上記従来技術のように高温・電圧印加環境で複数枚の半導体ウェハに対してバーンイン試験を実施するためには、オートプローバ装置を複数台導入し、同時に複数の半導体ウェハにコンタクトする等の複雑な試験装置を構築する必要があり、多額の設備投資が必要になるという問題点があった。

本発明は上記問題点に鑑みてなされたものであり、複数枚の半導体ウェハに対し同時にバーンイン試験を行うことが可能な半導体試験装置を提供することを目的とする。

本発明に係る半導体試験装置は、半導体ウェハ上に形成された複数の半導体チップの各々に対応する複数のコンタクトプローブを有し前記半導体ウェハにコンタクトするプローブカードと、前記半導体ウェハ及び前記プローブカードをコンタクトした状態で保持する保持冶具と、からなるコンタクトユニットを複数個並置可能な試験テーブルと、前記試験テーブルに並置された複数個の前記コンタクトユニットを並列接続可能に設けられた接続配線及び複数個の接続ユニットを有し、前記複数個の前記コンタクトユニットの各々に保持された前記半導体ウェハに対し、試験電圧を印加する電圧印加回路と、前記試験電圧の印加に応じて、前記半導体ウェハに形成された前記複数の半導体チップの特性を測定する特性測定回路と、を有することを特徴とする。

本発明に係る半導体試験装置によれば、プローブカードでコンタクト及びチャッキングした半導体ウェハを試験回路に複数個接続し、複数個の半導体ウェハに電圧を同時印加することにより、バーンイン試験の試験時間を短縮することができる。また、半導体ウェハのオートプローブ技術を活用し、かつ試験回路を電源及びリレーによる簡素化した構成にすることで、汎用的で拡張性のある試験装置構成をとることができる。

本実施例の半導体試験装置の構成を示すブロック図である。試験回路の例を示す回路図である。半導体試験処理の処理ルーチンを示すフローチャートである。半導体ウェハのコンタクト方法を示す図である。高温・電圧印加及び特性チェック処理の処理ルーチンを示すフローチャートである。電圧印加のための印加ケーブルのコンタクトを示す図である。半導体ウェハのコンタクトの解除の様子を示す図である。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本実施例の半導体試験装置１００の構成を模式的に示す断面図である。半導体試験装置１００は、ウェハアライメントテーブル１０、試験テーブル２０及び測定装置３０から構成されている。

半導体試験装置１００は、半導体ウェハ１１を被試験デバイスとして、高温・電圧印加の環境下でのバーンイン試験（以下の説明では、高温・電圧印加試験と称する）及び特性チェックを行う試験装置である。半導体ウェハ１１は、例えばＭＯＳＦＥＴウェハ、ＩＧＢＴウェハ、ＲＣ−ＩＧＢＴウェハ等からなる。本実施例の高温・電圧印加試験では、半導体ウェハ１１を所定の試験温度に昇温して試験電圧を印加し、そのゲート酸化膜部や層間膜部に対して、酸化膜欠陥、層間膜欠陥、結晶欠陥等の欠陥スクリーニング試験を行う。

ウェハアライメントテーブル１０は、半導体ウェハチャック１２及び半導体ウェハステージ１３を有する。また、ウェハアライメントテーブル１０に近接して、アライメント時におけるプローブの位置や姿勢を認識するためのカメラユニットＣｘが配置されている。

ウェハアライメントテーブル１０では、半導体ウェハステージ１３上に載置された半導体ウェハ１１に対してプローブカード１４のコンタクト及び装着が行われる。プローブカード１４及び半導体ウェハ１１は、コンタクトされた状態で半導体ウェハステージ１３とともに保持冶具１５により保持される。これにより、半導体ウェハ１１、半導体ウェハステージ１３、プローブカード１４及び保持冶具１５からなるコンタクトユニット１６が構成される。

ウェハアライメントテーブル１０と試験テーブル２０との間には図示せぬ搬送機構が設けられており、コンタクトユニット１６の搬送を行う。

試験テーブル２０は、複数のコンタクトユニット１６を並べて載置可能な試験ステージ２１を有する。試験ステージ２１は、半導体ウェハ１１を所望の試験温度に昇温するべく温度制御を行う温度制御ステージ及びコンタクトユニット１６を吸着して固定する試験テーブル固定ステージから構成されている。

測定装置３０は、ＳＭＵ（Source Measure Unit）３１、マルチプレクサリレー３２、電源３３及び制御部３４を有する。ＳＭＵ３１は、半導体ウェハ１１に形成された各半導体チップについて電流や電圧の測定を行う測定ユニットであり、マルチプレクサリレー３２を介して半導体ウェハ１１に接続される。ＳＭＵ３１は、マルチプレクサリレー３２とともに特性測定回路を構成し、半導体ウェハ１１上に形成された各半導体チップの特性を測定する。

また、マルチプレクサリレー３２のオンオフにより電源３３が各半導体ウェハ１１に接続され、高温・電圧印加試験における試験電圧の印加が行われる。すなわち、電源３３及びマルチプレクサリレー３２により、各半導体ウェハ１１に試験電圧の印加を行う電圧印加回路が構成される。制御部３４は、測定装置３０の各部の動作の制御や各種データの記録を行う。

図２は、ＳＭＵ３１、マルチプレクサリレー３２及び電源３３から構成される試験回路の構成を示す回路図である。ここでは、ｋ個（ｋ：２以上の整数）のコンタクトユニット１６を高温・電圧印加試験の対象とし、各コンタクトユニット１６の半導体ウェハ１１上にｎ個（ｎ：２以上の整数）の半導体チップＣＰ１〜ＣＰｎが形成されている場合を例として説明する。

マルチプレクサリレー３２は、印加ケーブル３５と、ｋ個の接続ユニット３６（１）〜３６（ｋ）とを有する。接続ユニット３６（１）〜３６（ｋ）の各々は同様の構成を有するため、以下の説明では接続ユニット３６（１）〜３６（ｋ）のうちの１つを単に接続ユニット３６と表記し、その構成について説明する。

印加ケーブル３５は、接続ユニット３６（１）〜３６（ｋ）と電源３３とを接続する接続ラインである。

接続ユニット３６は、ｎ個の電流制限用の抵抗Ｒ１〜Ｒｎを備えており、高温・電圧印加試験により半導体チップが不良化した場合に過大な電流が流れることを抑制するとともに、他の半導体チップに対して継続的に高温・電圧印加試験を行うことが可能に構成されている。

また、接続ユニット３６は、電流制限用の抵抗Ｒ１〜Ｒｎに接続されたｎ個の切替スイッチＳＷ１〜ＳＷｎを有する。電流制限用の抵抗Ｒ１〜Ｒｎと電源３３との間には、電源スイッチＳＷ０が設けられている。

高温・電圧試験において試験電圧を印加する際には、電源スイッチＳＷ０をオン状態とする。そして、切替スイッチＳＷ１〜ＳＷｎの各々をオンにすることにより、電流制限用の抵抗Ｒ１〜Ｒｎを介して電源３３が半導体チップＣＰ１〜ＣＰｎに接続される。これにより、複数の半導体ウェハ１１の半導体チップＣＰ１〜ＣＰｎが並列接続され、試験電圧が各半導体チップに同時に印加される。

なお、切替スイッチＳＷ１〜ＳＷｎは、ＳＭＵ３１の制御により、夫々別個にオン又はオフとなることが可能に構成されている。例えば、高温・電圧印加試験前のＳＭＵ３１による特性チェックの結果、ある半導体チップが特性不良であると判定された場合、ＳＭＵ３１は、当該半導体チップに対応する切替スイッチをオフに制御する。これにより、特性不良と判定された半導体チップに対しては、高温・電圧印加試験が行われない。

次に、本実施例の半導体試験装置１００による高温・電圧印加試験及び特性チェックの処理動作について、図３のフローチャートを参照して説明する。

まず、ウェハアライメントテーブル１０において、複数の半導体ウェハを保持する半導体ウェハカセット（図示せず）から半導体ウェハ１１をロードし、プローブカード１４をコンタクトするための半導体ウェハ１１のＸ方向、Ｙ方向及びＺ方向の位置調整（アライメント）を行う（ステップＳ１０１）。

位置調整後、半導体ウェハ１１にプローブカード１４をコンタクトする（ステップＳ１０２）。

図４（ａ）〜（ｄ）は、ウェハアライメントテーブル１０における半導体ウェハ１１及びプローブカード１４のコンタクト方法を模式的に示す図である。

図４（ａ）に示すように、半導体ウェハステージ１３は可動ステージ４１及び固定ステージ４２から構成されている。可動ステージ４１は、ステップＳ１０１における半導体ウェハ１１の位置調整を行うためのステージであり、固定ステージ４２は位置調整された半導体ウェハ１１を吸着固定するためのステージである。固定ステージ４２には、プローブカード１４との位置ずれを補正するための位置決めピンの誘い込み穴４３が設けられている。可動ステージ４１は例えば半導体ウェハステージ１３の中央部に設けられ、固定ステージ４２は可動ステージ４１を囲むように設けられている。

プローブカード１４は、半導体ウェハ１１上に形成された複数の半導体チップの各々に接触するコンタクトプローブ４４を有する。コンタクトプローブ４４は、例えば各半導体チップのゲートパッド及びソースパッドに接続される。

また、プローブカード１４は、位置決めピン４５及び高さ調整部４６を有する。高さ調整部４６は、例えばマイクロメータから構成され、プローブカード１４をコンタクトした後の押し込み荷重を制御するための高さ調整を行う。

図４（ｂ）に示すように、可動ステージ４１上に半導体ウェハ１１を載置し、位置調整を行う。位置調整の後、図４（ｃ）に示すように、固定ステージ４２に半導体ウェハ１１を吸着固定し、プローブカード１４を半導体ウェハ１１にコンタクトし、半導体ウェハ１１上の各半導体チップにコンタクトプローブ４４を接触させる。図４（ｄ）に示すように、半導体ウェハ１１にプローブカード１４をコンタクトした状態で保持冶具１５により固定し、コンタクトユニット１６を構成する。

再び図３を参照すると、ステップＳ１０２において半導体ウェハ１１にプローブカード１４をコンタクトした後、ウェハアライメントテーブル１０と試験テーブル２０との間に設けられた搬送機構は、コンタクトユニット１６をウェハアライメントテーブル１０から試験テーブル２０に搬送する（ステップＳ１０３）。その際、当該搬送は可動ステージ４１を取り除いた状態のコンタクトユニット１６を自動搬送することにより行う。

試験テーブル２０では、コンタクトユニット１６に対し、高温・電圧印加及び特性チェックを行う（ステップＳ１０４）。

高温・電圧印加及び特性チェックの処理ルーチンについて、図５のフローチャートと図６（ａ）及び（ｂ）を参照して説明する。

まず、測定装置３０は、ウェハアライメントテーブル１０から試験テーブル２０に搬送された複数のコンタクトユニット１６に対し印加ケーブル３５をコンタクトし（ステップＳ２０１）、測定ユニットであるＳＭＵ３１を接続する（ステップＳ２０２）。

図６（ａ）に示すように、試験テーブル２０は、複数の温度制御ステージ２２及び試験テーブル固定ステージ２３を備える。下部ステージである温度制御ステージ２２は、温度センサ、ヒータ、冷却チラー等を備え、コンタクトユニット１６内の半導体ウェハ１１の温度制御を行う。上部ステージである試験テーブル固定ステージ２３は、凸型の形状を有し、コンタクトユニット１６の固定ステージ４２及び半導体ウェハ１１の裏面全体を吸着する。

温度制御ステージ２２及び試験テーブル固定ステージ２３は、複数個（例えば、接続ユニット３６と同数であるｋ個）が並べて配置されており、複数の半導体ウェハ１１（コンタクトユニット１６）を試験テーブル２０内に並置できるように構成されている。

各コンタクトユニット１６を試験テーブル固定ステージ２３に載置した状態で、コンタクトプローブ４４の各々から引き出し配線４７を引き出し、接続ユニット３６とのコンタクトを行う。これにより、図６（ｂ）に示すように、半導体ウェハ１１上に形成された半導体チップ（図示せず）が、接続ユニット３６に接続される。

再び図５を参照すると、ＳＭＵ３１及びマルチプレクサリレー３２からなる特性測定回路は、電源３３による試験電圧の印加が行われる前の状態（すなわち、図２に示す電源スイッチＳＷ０がオフのままである状態）で、半導体ウェハ１１の各々に形成された各半導体チップに対し、リーク電流の測定、耐圧の測定、閾値電圧の測定等の特性チェックを行う（ステップＳ２０３）。

ＳＭＵ３１は、特性チェックの結果に基づいて、特性不良のチップがあるか否かを判定する（ステップＳ２０４）。

特性不良のチップがある場合（ステップＳ２０４：Ｙｅｓ）、当該特性不良のチップを除外する（ステップＳ２０５）。

特性不良のチップがない場合（ステップＳ２０４：Ｎｏ）、又は特性不良のチップの除外後、マルチプレクサリレー３２は、各接続ユニット３６の切替スイッチＳＷ１〜ＳＷｎをオンにする（ステップＳ２０６）。その際、ステップＳ２０５で除外した特性不良のチップについては高温・電圧印加試験の対象外とするため、対応する切替スイッチをオフに維持する。

試験テーブル２０は、温度制御ステージ２２の温度制御により、半導体ウェハ１１の温度を所定の試験温度（高温）まで昇温する。そして、測定装置３０は、電源スイッチＳＷ０をオンにして電源３３を各接続ユニット３６に接続し、半導体ウェハ１１の各々に形成された各半導体チップに試験電圧を印加し、高温・電圧印加試験を行う（ステップＳ２０７）。

高温・電圧印加試験の完了後、マルチプレクサリレー３２は、各接続ユニット３６の切替スイッチＳＷ１〜ＳＷｎをオフにする（ステップＳ２０８）。これにより、各半導体チップには試験電圧が印加されていない状態となる。

ＳＭＵ３１及びマルチプレクサリレー３２からなる特性測定回路は、各半導体チップに対し、再びリーク電流の測定、耐圧の測定、閾値電圧の測定等の特性チェックを行う（ステップＳ２０９）。

ＳＭＵ３１は、高温・電圧印加試験後の特性チェックの結果に基づいて、各半導体チップの良否を判定する（ステップＳ２１０）。測定装置３０は、良否判定の結果を示すデータを制御部３４に収集する。収集されたデータは、例えば次工程における不良チップのインマークに用いられる。

測定装置３０は、印加ケーブル３５のコンタクトを解除する（ステップＳ２１１）。以上の工程により、高温・電圧印加及び特性チェックの処理が終了する。

再び図３を参照すると、ウェハアライメントテーブル１０と試験テーブル２０との間に設けられた搬送機構は、コンタクトユニット１６を試験テーブル２０からウェハアライメントテーブル１０に１枚ずつ搬送する（ステップＳ１０５）。

ウェハアライメントテーブル１０では、半導体ウェハ１１及びプローブカード１４のコンタクトの解除を行う（ステップＳ１０６）。

図７（ａ）及び（ｂ）は、半導体ウェハ１１及びプローブカード１４のコンタクトの解除の方法を模式的に示す図である。まず、ウェハアライメントテーブル１０において、コンタクトユニット１６を可動ステージ４１に接触させる。そして、図７（ａ）に示すようにコンタクトユニット１６から保持冶具１５を解除し、次に図７（ｂ）に示すようにプローブカード１４、位置決めピン４５及び高さ調整部４６を解除する。

半導体ウェハ１１及びプローブカード１４のコンタクトを解除した後、半導体ウェハ１１を可動ステージ４１及び固定ステージ４２から切り離し、半導体ウェハカセット（図示せず）に収納する（ステップＳ１０７）。

試験済みの全ての半導体ウェハ１１についてコンタクト解除及び半導体ウェハカセットへの収納を行い、試験を終了する。

以上のように、本実施例の半導体試験装置１００は、電源３３及びマルチプレクサリレー３２からなる電圧印加回路を備え、プローブカード１４をコンタクトした状態の半導体ウェハ１１を試験テーブル２０に複数並置し、印加ケーブル３５及び複数の接続ユニット３６を介して同時に試験電圧を印加することが可能に構成されている。従って、複数の半導体ウェハ１１に対して電圧印加によるバーンイン試験を行う際の試験時間を短縮することができる。

また、試験回路は、ＳＭＵ３１、マルチプレクサリレー３２及び電源３３からなる簡易な回路構成を有しており、接続ユニット３６、温度制御ステージ２２及び試験テーブル固定ステージ２３を予め必要数搭載し又は適宜増設することにより、所望の数の半導体ウェハ１１に対して高温・電圧印加試験を同時に行うことが可能である。従って、本実施例の半導体試験装置１００によれば、汎用的で拡張性のある試験装置を実現することができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、可動ステージ４１が中央部に設けられ、固定ステージ４２が周辺部に設けられている例について説明したが、各ステージの形状はこれに限られない。

また、上記実施例では、ゲート酸化膜部や層間膜部に対する酸化膜欠陥、層間膜欠陥、結晶欠陥等の欠陥スクリーニングを行う場合を例として説明したが、これらを全て行う必要はなく、いずれか１つを行えば良い。

また、上記実施例では、リーク電流、耐圧及び閾値電圧の測定を特性チェックの例として挙げたが、特性チェックの内容はこれに限定されない。

１００半導体試験装置
１０ウェハアライメントテーブル
１１半導体ウェハ
１２半導体ウェハチャック
１３半導体ウェハステージ
１４プローブカード
１５保持冶具
１６コンタクトユニット
２０試験テーブル
２１試験ステージ
２２温度制御ステージ
２３試験テーブル固定ステージ
３０測定装置
３１ＳＭＵ
３２マルチプレクサリレー
３３電源
３４制御部
３５印加ケーブル
３６接続ユニット
４１可動ステージ
４２固定ステージ
４３位置決めピンの誘い込み穴
４４コンタクトプローブ
４５位置決めピン
４６高さ調整部
４７引き出し配線
Ｒ１〜Ｒｎ電流制限用の抵抗

Claims

半導体ウェハ上に形成された複数の半導体チップの各々に対応する複数のコンタクトプローブを有し前記半導体ウェハにコンタクトするプローブカードと、前記半導体ウェハ及び前記プローブカードをコンタクトした状態で保持する保持冶具と、からなるコンタクトユニットを複数個並置可能な試験テーブルと、
前記試験テーブルに並置された複数個の前記コンタクトユニットを並列接続可能に設けられた接続配線及び複数個の接続ユニットを有し、前記複数個の前記コンタクトユニットの各々に保持された前記半導体ウェハに対し、試験電圧を印加する電圧印加回路と、
前記試験電圧の印加に応じて、前記半導体ウェハに形成された前記複数の半導体チップの特性を測定する特性測定回路と、
を有することを特徴とする半導体試験装置。
前記複数個の接続ユニットの各々は、
前記複数のコンタクトプローブからの複数の引き出し配線を介して前記コンタクトユニットに接続され、
前記複数の引き出し配線に接続される複数の電流制限用の抵抗を有することを特徴とする請求項１に記載の半導体試験装置。
前記半導体ウェハ及び前記プローブカードを位置調整しつつコンタクトさせ、前記保持冶具により保持し、前記コンタクトユニットを構成するウェハアライメントテーブルと、
前記ウェハアライメントテーブルにおいて構成された前記コンタクトユニットを前記試験テーブルに搬送する搬送装置と、
を有することを特徴とする請求項１に記載の半導体試験装置。
前記ウェハアライメントテーブルは、
前記半導体ウェハ及び前記プローブカードの位置調整を行う可動ステージと、
前記ウェハアライメントテーブルに着脱可能に構成され、位置調整された前記半導体ウェハを吸着固定する固定ステージと、
を含むことを特徴とする請求項３に記載の半導体試験装置。
前記電圧印加回路は、前記特性測定回路の測定により前記半導体チップに不良特性があることが検出された場合には、当該不良特性が検出された半導体チップへの前記試験電圧の印加を停止することを特徴とする請求項１乃至４のいずれか１に記載の半導体試験装置。