WO2001067119A1 - Schaltungsanordnung und verfahren zum bewerten von kapazitäten in matrizen - Google Patents

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WO2001067119A1
WO2001067119A1 PCT/DE2001/000626 DE0100626W WO0167119A1 WO 2001067119 A1 WO2001067119 A1 WO 2001067119A1 DE 0100626 W DE0100626 W DE 0100626W WO 0167119 A1 WO0167119 A1 WO 0167119A1
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Ute Kollmer
Stephan Sauter
Carsten Linnenbank
Roland Thewes
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Infineon Technologies Ag
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    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
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Definitions

  • the present invention relates generally to a circuit arrangement and a method for evaluating capacitances in m arrays.
  • matrix-shaped capacitance arrangements z. B. be carried out in capacitive sensors, the task of which is to measure capacitively detectable parameters within certain limits as a function of the location (examples: spatially resolved pressure sensors, fingertip sensor).
  • Circuits for on-chip capacitance-voltage, on-chip capacitance-current, or on-chip capacitance-frequency conversion are also required in products with which sensor signals, which come from capacitive sensors, are evaluated and have to be further processed (e.g. capacitive pressure sensors, defogging sensors, ...)
  • the invention is therefore based on the object of providing a circuit and a method which can be used with this circuit and which enables the measurement-related elimination of parasitic effects and other deviations in the correct determination of capacitances in matrices.
  • the invention is initially directed to a circuit arrangement for evaluating the capacities of a matrix, which in at least one dimension has a plurality of rows with at least one capacitance, with a test branch which is connected to a first electrode of each of the capacitances to be evaluated and with which two different potentials can be applied to the first electrodes, a measuring branch which is connected to the second electrodes of each of the capacitances to be evaluated and which has:
  • the circuit arrangement is characterized by control means which can switch each of the capacitances to be evaluated individually to the two different potentials.
  • the capacitances to be evaluated are to be understood here as all the capacitances occurring in a matrix that have to be measured, for example on-chip capacitances that can be produced with semiconductor processes or capacitances with discrete circuit arrangements, capacitors etc.
  • a matrix has an arrangement of capacities. In the simplest case, this is a single set of capacities. Such a matrix could be described as one-dimensional, since there is an arrangement of capacities in only one of the dimensions.
  • a two-dimensional matrix has a plurality of rows of capacities (in contrast, the one-dimensional matrix has only one capacitance for each of these rows), each of the capacities in one row belonging to a different row of capacities in the other dimension. Accordingly, each of the capacities is defined by its clear assignment to the rows of the two dimensions. The same applies to three- or multi-dimensional matrices, but with more groups of rows of capacities.
  • Each capacitor has two electrodes that are connected to the rest of one Circuit are connected.
  • the part of circuit, to which the verbun one electrode of each of the capacitances ⁇ is referred to as the test arm as it is involved in examining the capacity and connected with said other electrode of each of the capacitances branch is called the measuring path, which is so called because it contains the actual Mes ⁇ solution, ie assessment of capacity to be.
  • a path is to be understood here as an electrical control system which uniquely connects points and into which, in addition to the actual conductors, further elements such as switches, transistors and measuring instruments can be incorporated.
  • This circuit arrangement according to the invention enables the method according to the invention for evaluating capacitances to be carried out due to the fact that the various potentials can be applied.
  • the basic principle of the invention consists in activating at least one of the capacities to be assessed, i.e. to apply the potentials to them in order to be able to carry out an evaluation of the capacitance and then to carry out a measurement-free evaluation of the capacitance by means of the measuring branch.
  • Capacities can also be grouped with suitable control, so that several capacities can be evaluated at the same time. It is also possible to assign a plurality of evaluation circuits to a corresponding matrix of capacities, which are either responsible for sub-areas of the matrix or which can all be connected to any capacities of the matrix.
  • the drive means for each dimension of the matrix of an arrangement of switching paths, wherein E ach of the rows with capacities is a circuit path is at least sen zugewie- having a control and Kursin ⁇ est a switchable by the drive, m the Prufzweig integrated control switching element at least one of the two different which potentials to the first electrodes in a row
  • an n-dimensional grid of switching paths is formed, with which, by selecting one of the rows per dimension, a specific capacitance located at the intersection of the rows can be controlled.
  • the activation is done simply in that the first and second Po be ⁇ tential connected to the electrode of the capacitor, what happens to the switching elements, which the respective capacitance your health for each of the dimensions of a spot of fr portion of Prufpfads m the Prufpfad incorporated become .
  • each of the capacitances of a row has at least one control switching element integrated into the part of the test branch leading to the capacitance.
  • each part of the test branch that supplies a capacitance has its own control switching element for its activation.
  • the control switching elements of a number of capacitances, which are controlled by a switching path, are switched simultaneously.
  • the switching paths of at least one dimension for each of the rows of capacitors can have at least one control switching element integrated into the part of the test branch leading to the row.
  • the switching paths of at least one dimension for each of the rows of capacitors can have at least one control switching element integrated into the part of the test branch leading to the row.
  • Capacity receives its own switching element and for a second dimension all capacities are activated via a common control switch.
  • control means can have an address decoder with an individually controllable output for each of the rows of capacitances, and the controls can have a signal line between each output and the control switching element.
  • a separate address coder is required for each of the dimensions, whereby the address decoders of the individual dimensions can be combined to form a common unit.
  • an alternating voltage can simply be applied to the test branch, the amplitude maxima of which then each represent the two different potentials.
  • the AC voltage can preferably be a square-wave voltage in order to make a clear and quick back and forth
  • the test branch may have a first test path with a first switching element and a second test path with a second switching element for each of the capacitors, a first potential being present on the first test path and a second potential on the second test path, and both test paths via one Nodes are connected to the first electrode.
  • This preferred arrangement ensures, by means of the two switching elements, that the different potentials can be applied to the electrode of a capacitor.
  • connectivity is via switching elements, which are integrated into the test paths. V orteilhaftate both Prufpfade should be switched on at a time. Therefore, it is preferred that the switching paths to ⁇ least one dimension for Ede the capacities of a number m a first Prufpfad integrated control switching element and a second m Prufpfad integrated control switching element having.
  • This circuit arrangement can also be simplified, as above, in that the switching paths of at least one dimension for each series of capacitors have a control switching element integrated in the first test path and a control switching element integrated in the second test path.
  • all capacities in a row that are controlled by a common switching path are in turn switched by a single control switching element (provided the corresponding control switching elements are also switched on in the other dimensions).
  • the first measuring path is connected via a third switching element and the second measuring path is connected via a fourth switching element.
  • At least one of the switching elements is preferably a transistor. In fact, in conventional circuits, especially in semiconductor circuits, all of the switching elements will be transistors.
  • the instrument for evaluating the capacities is preferably an ammeter. However, it is also conceivable to use other instruments if they are suitable for carrying out an assessment of the capacities to be assessed. In particular, so-called integrating measuring devices are used which are able to establish a current flow integral on the measuring path b . As will be explained in detail below, an evaluation of the capacitance by means of the MESSIN ⁇ struments during charging or during discharging of the capacity with the potentials. On the other hand, no evaluation is carried out on this measuring instrument during the complementary process, i.e. unloading or loading.
  • clock signals are preferably provided to control the switching elements, which are fed directly or indirectly to the switching elements and which can make it possible to periodically and synchronously apply the various relevant potentials to the electrodes of the capacitance to be evaluated.
  • These different clock signals can be generated independently of one another or have a common origin.
  • a common alternating clock voltage is present as a clock signal on the first switching element and on the second switching element and the first or second switching element are designed such that they can be switched or switched alternately by the alternating voltage.
  • the first and second S chaltelement having a pMOS and an nMOS transistor which are alternately teterrial ⁇ from the clock or AC voltage can be switched.
  • the circuit arrangement further comprises: a means for generating the clock signals applied to the switching elements and, if appropriate, a used alternating clock voltage from a master clock signal.
  • the common potential is equal to the first or the second potential.
  • the first or second potential represents an operating voltage that is inherent in the circuit arrangement anyway, and the other of the second or first potential is the ground.
  • the invention is further directed to a method for evaluating capacities, in particular using the circuit arrangement according to the invention described above, with the following steps:
  • the principle of the method according to the invention is based on the fact that after activation of a specific capacitance in a matrix of capacitances, one of the two electrodes of the capacitance to be evaluated (when using a switching arrangement according to the invention, the electrode connected to the test branch) is periodically recharged between two potentials. while the other electrode remains at a common potential and the capacity is only assessed on the basis of the charging or discharging process.
  • the activation is preferably carried out by switching on the part of the test branch leading to a specific capacity.
  • the switching on of the specific part of the test branch can take place by means of control switching elements integrated in this part of the test branch, a control switching element being provided for each of the dimensions.
  • the switching on of the specific part of the test branch can be carried out by control switches integrated in the test branch. sliding elements take place, wherein for at least one of the dimensions of a control switching element in that particular part of the fürzweigs is integrated, and for at least one of Dimension ⁇ versions a control switching element in a portion of the strigzweigs is integrated, which leads to a number of capacities and which also includes certain Part heard.
  • the at least one evaluation of the capacitance is preferably carried out by an instrument which is integrated in a first measuring path of the measuring branch.
  • This measuring instrument can be, for example, a current measuring device, so that the evaluation can be carried out by measuring a current flow integral through the first measuring path of the measuring branch during the charging or discharging of the capacitance.
  • the common potential applied according to the invention which must be carried over the measuring instrument during the evaluation, is preferably applied directly to the second electrode via a second measuring path of the measuring branch, while the at least one evaluation is not carried out.
  • the second electrode remains at the common potential throughout the entire time for a recharging to ensure.
  • the time profiles of the measurement during loading and unloading described above do not mean that at all times a measurement must be performed or must be applied to a ⁇ be-determined potential to the electrodes. Rather, it is also possible to apply potentials or to carry out measurements only over certain time intervals, while in other time intervals the arrangement used for the method according to the invention is completely decoupled from all external potentials and is therefore also not measured.
  • the capacity rating be done so that the entire charging or discharging process is detected.
  • the invention therefore preferably has the further step: second evaluation of the capacity during the process of unloading or charging, in which the at least one evaluation is not carried out.
  • the second evaluation of the capacitance is preferably carried out by a second instrument, which is integrated in a second measuring path, in order to ensure that the current flow derived from the first instrument during the complementary one
  • Operation of unloading or loading can flow through the second instrument.
  • the alternating application of the first and second potential to the first electrode can, for example, be carried out in a simple manner
  • the alternating application of the first and the second potential can take place by alternately connecting a first test path with a first potential and a second test path with a second potential to the first electrode.
  • This connection can take place, for example, by means of switching elements integrated in the test paths, for example switches or transistors.
  • the first measuring path and the second measuring path can be connected alternately to the second electrode. This connection can also be carried out by means of switching elements integrated in the measuring paths.
  • a particularly preferred embodiment of the method according to the invention leads to a further reduction in the measurement error, since the mismatch within the measurement branch is eliminated.
  • This procedure has the following steps:
  • the temporal correlation can be interchanged, for example, by shifting the phase of the AC voltage by 180 ° with respect to the period of the at least one evaluation, or by either interchanging the timing of the two measurement paths or applying the two potentials to the test branch ,
  • FIG. 2 shows an exemplary embodiment of a circuit arrangement according to the present invention
  • FIG. 3 shows a further exemplary embodiment of a simplified circuit arrangement according to the present invention.
  • FIG. 4 shows yet another exemplary embodiment of a circuit arrangement according to the present invention using AC voltage.
  • FIG. 1 shows a schematic illustration of a basic circuit which can be used in the invention.
  • the capacitances C p , ⁇ 2 and Cp, 34 shown in the figure represent the parasitic capacitances at the nodes N ⁇ 2 and N 34 which are unavoidable in real technical applications. Their effect on the function of the circuit, or the fact that these parasitic capacitances do not falsify the measurement result, is discussed in detail below.
  • FIG. 1 The principle shown in FIG. 1 is based on the fact that a first electrode of capacitance C ch ar. which is connected to the node N 12 of the test branch 2, is periodically reloaded between the voltage values V x and V 2 which are present on the two test paths, while the other, second electrode which is connected to the node N 3 -, the measuring branch 3 is connected to the common potential V remains 0 and the average value of the currency only ⁇ end of the charging (or depending on the definition and choice of Vi, V 2 and V 34 optionally also of Discharge) process occurring displacement current is measured, which occurs between the electrode of the capacitance, which is at constant potential V 0 , and the voltage source, which supplies this potential. This happens because
  • That one of the two electrodes of the capacitance (the one that is connected in the figure to the node N i2 of the test branch) by means of the switching elements (here the transistors T1 and T2) in a periodic change according to the timing diagram shown in the figure is connected to the potentials Vi and V 2 , so that the node N i2 is reloaded with the same period between these two potentials,
  • all the signals ⁇ i, ⁇ 2 , ⁇ 3 , and ⁇ 4 used for the control have the same frequency, but different phase positions and possibly also different duty cycle relationships.
  • the node N 34 is connected to the potential V 0 via exactly one of the two possible measurement paths before the start and after completion of a recharging process of the capacitance to be evaluated, so that the current measuring instrument 1 - depending on whether it is m on the same measurement path as the transistor T 3 or m lies in the same measuring path as the transistor T A - either measures the displacement current, which corresponds to the entire charging process, or measures the displacement current, which corresponds to the total discharge process of the capacitance C Char .
  • Frequency and duration of the "OPEN" phases of the signals ⁇ lr ⁇ 2 , ⁇ 3 , and ⁇ 4 are chosen so that the potential at node N ⁇ 2 during the reloading process safely reaches the full values V x and V 2 .
  • Tent intervals are also shown in the timing diagram of Figure la (dotted areas) in which one or the other or both of the two electrodes of the capaci ty ⁇ C C ar "float".
  • an exactly complementary control of the transistors T 2 and T 2 is also possible, ie that the closing of Ti (T 2 ) takes place simultaneously with the opening of T 2 (Ti) or that the control signal ⁇ _ is exactly complementary to Control signal ⁇ i is.
  • the choice of the potential V 0 has no influence on the measurement result, provided that C C har is independent of the voltage, ie it is an ideal capacitance.
  • the measurement result is also not of the value and of the other properties such.
  • the parasitic capacitance C p , ⁇ 2 is also recharged between the potentials V x and V 2 , but the current required for this flows exclusively through the transistors Ti and T 2 and through the sources Vi and V, but not via the transistors T. 3 and Ti, and therefore not via the current measuring instrument 1 and the source V 0 .
  • the displacement current flowing between node ⁇ 34 and voltage source V 0 is used here, and this is exactly the same as the current required for recharging the electrode of C ch ar connected to node N ⁇ ( ⁇ total current for reloading the node Ni, this measurand is not affected by the parasitic capacity C p , ⁇ 2 .
  • the parasitic capacitance C p , 34 is also not included in the measurement result, since, as a result of the constant potential at node N 4, it is not recharged during the entire measurement process and thus does not lead to the occurrence of a charge / discharge current which can be assigned to this capacity.
  • the value of C ch ar is obtained. by looking at the mean of the charging current I meas , ⁇ at a frequency f that is not too low
  • the measuring instrument has an integrating effect.
  • a mismatch in the levels of the signals ⁇ 3 and ⁇ can have a similar effect to a threshold voltage mismatch of the transistors T 3 and T 4 .
  • This effect is also compensated for by the above-mentioned measure or can be prevented from the outset in that the signals provided for controlling the gates of T 3 and T 4 are buffered on-chip by inverters, which in turn are operated with identical supply voltages.
  • the signals .phi..sub.i and ⁇ 2 of Figure la are here combined to form a signal ⁇ i2, the ert the common gate terminal of the transistors Ti and T 2 ansteu ⁇ .
  • the transistors Ti and T 2 this case form a simple CMOS inverter only for the control an input signal is required, which represents an advantageous simplification compared to the circuit from FIG.
  • the frequency and duration of the corresponding time intervals of the clock signals ⁇ i, ⁇ 2 . ⁇ 3 and ⁇ 4 , or ⁇ i2 , ⁇ 3 , and ⁇ 4 must be chosen in this concrete implementation, which is carried out with real components, so that a charge of the capacitance C C nar to the full value of Vi or a discharge the full value of V 2 is possible and that the respective displacement currents completely subside during the time intervals that T 3 or T 4 conducts.
  • FIG. 2 shows an embodiment of the invention
  • Circuit arrangement with an N x M matrix circuit based on a CMOS process in which the principle according to FIG. 1 was applied to a matrix arrangement.
  • Exactly one capacity or cell is selected within the matrix.
  • the corresponding logical complementary signals are present at the complementary outputs XOUT x and YOUT y for the switching paths 7, 9.
  • the transistors Tq,, y , and T ⁇ c rX , y in this cell are also both in the blocked state, so that they do not influence the recharging process.
  • all other (not selected * cells ") at least one of the transistors T 5 , x , y and T 6 , x , y , and at least one of the transistors T ⁇ , ⁇ , y and T 8 , x , y blocks, so that it is not possible to charge the capacitors within these cells via the transistors T ⁇ rX , y and T z , x , y , and there is at least one of the transistors T 9 , x , y and T ⁇ o, > , y within these cells in the conductive state, so that a defined potential (here V - V 0 ) lies over all capacities which are not selected.
  • Table 1 shows the result of a simulation of a 2 x 2 matrix which contains capacitances whose values scatter around
  • the technology parameters for the transistors Ti - T 4 originate from a 3.3 V CMOS process with an oxide thickness of 9 nm and a minimum channel length of 0.5 ⁇ m.
  • Table 1 Simulation of 2 x 2 matrix according to Figure 2.
  • T 1000 ns.
  • the order of the transistors T l X , y , T 5 , x , y and T 6 ,, y and ⁇ , y T 7 , x , y and T 8 , x , y can be interchanged. Furthermore, it is possible to execute the selection transistors with respect to one coordinate, ie either T 5 , x , y and T 8 , x , y or T 6 , x , y and T, x , y not individually within each cell, but for the whole Columns (first dimension) or for entire rows (second dimension).
  • FIG. 4 shows a further simplified embodiment of the present invention, in which the test branch 2 is fed by an AC voltage 4.
  • a control switching element depending SW ⁇ provided y (for the Y-decoder 11) and SW X, y (for the X-decoder 10), which m the har to the capacitance C , y , y leading test branch is integrated.
  • transistors instead of the individual control sliding elements, transistors here, it is also possible to transfer gates ⁇ (n parallel p) to use in each of which an n-MOS and p-MOS transistor ensure that the full voltage can be constructed.
  • the converted outputs to X out and Y out are also required for control.
  • mismatch of transistors T 3 and T 4 can lead to a certain falsification of the measurement result. Parameter variations of all other transistors used in Figures 2 and 3 are not critical. Furthermore, a mismatch with the levels of the signals ⁇ 3 and ⁇ 4 can also be understood here as a threshold voltage mismatch of the transistors T 3 and T 4 , which then also manifests itself as a small measurement error.
  • Ratio C char , ⁇ / C char , 2 should be set.

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Abstract

Die Erfindung betrifft eine Schaltungsanordnung zum Bewerten von Kapazitäten einer Matrix, die in zumindest einer Dimension eine Mehrzahl von Reihen (12, 13) mit zumindest einer Kapazität (Cchar) aufweist, mit einem Prüfzweig (2), der mit ersten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und mit dem an die ersten Elektroden zwei verschiedene Potentiale (V1, V2) anlegbar sind; einem Messzweig (3), der mit zweiten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und der einen ersten Messpfad und einen zweiten Messpfad aufweist, die an einem gemeinsamen Potential (V0) anliegen, wobei der erste Messpfad ein Instrument (1) zur Bewertung der Kapazitäten (Cchar) aufweist und erster Messpfad und zweiter Messpfad mit den zweiten Elektroden verbindbar sind. Die Schaltungsanordnung ist gekennzeichnet durch Ansteuerungsmittel, die jede der zu bewertenden Kapazitäten (Cchar) einzeln auf die zwei verschiedenen Potentiale schalten können.

Description

Beschreibung
Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten in Matrizen
Die vorliegende Erfindung betrifft allgemein eine Schaltungsanordnung sowie ein Verfahren zum Bewerten von Kapazitäten m Matrizen.
Das möglichst exakte Bewerten von Kapazitäten, das heißt das numerische Bestimmen eines Werts der Kapazität m einer vorgesehenen Einheit, spielt m zahlreichen /Anwendungen der Technik eine große Rolle, insbesondere bei kleinen Kapazitäten. Für bestimmte wie beispielsweise Meßzwecke, wo die Große der Kapazität möglichst exakt bekannt sein muß, ist eine präzise Bestimmung der m der Schaltung vorkommenden Kapazität (en) essentiell für das Erhalten des gewünschten Ergebnisses .
Speziell für die parametrische Beschreibung von CMOS-
Prozessen und anderen Technologien ist es notig, den /Absolutwert beabsichtigter On-Chip-Kapazitaten, beispielsweise für Analoganwendungen, und unbeabsichtigter, aber technisch unvermeidbarer Parasitarkapazitaten, z. B. Leitungsbelage, Lei- tungskreuzungen m verschiedenen Metallebenen, etc. zu charakterisieren. Für die mitunter sehr kritischen Analoganwendungen ist es zudem erforderlich, das Matchmg-Verhalten (Paarigkeits-Verhalten) gewünschter On-Chip-Kapazitaten zu kennen, d. h. es müssen Kapazitatsverhaltnisse charakteri- siert werden.
Um bei geringem Chipflachenverbrauch eine große Zahl von Ausfuhrungsvarianten bewerten zu können und/oder um - ebenfalls bei vertretbarem Chipflachenverbrauch - eine gute statische Basis bei den vorgenommenenen Untersuchungen, z. B. für Mat- chmg-Untersuchungen, zu erhalten, ist es sinnvoll, die zu charakterisierenden Kapazitäten m Matrizen anzuordnen.
Darüber hinaus müssen matrixformige Kapazitatsanordnungen z. B. in kapazitiven Sensoren vorgenommen werden, deren Aufgabe es ist, kapazitiv erfaßbare Parameter innerhalb bestimmter Grenzen als Funktion des Ortes zu messen (Beispiele: ortsauf- geloste Drucksensoren, Fingertipsensor) .
Dabei ist für diese Falle in bestimmten Anwendungen eine sehr hohe Genauigkeit wünschenswert oder erforderlich. Im Stand der Technik sind einige Meßmethoden bzw. -Schaltungen bekannt, welche die zu charakterisierende Kapazität m einen Strom, eine Spannung oder eine Frequenz umsetzen, da diese Parameter mit externen Meßgeraten relativ problemlos mit hoher Genauigkeit gemessen werden können. Eine direkte Messung des Kapazitatswertes ist aufgrund der Parasiten m externen Zuleitungen, sowie Zuleitungen und Pads On-Chip ohnehin nicht möglich.
Schaltungen für die On-Chip-Kapazitats-Spannungs-, On-Chip- Kapazitats-Strom-, oder On-Chip-Kapazitats-Frequenz-Umsetzung werden darüber hinaus in Produkten benotigt, m welchen Sensorsignale, die von kapazitiven Sensoren stammen, bewertet und weiterverarbeitet werden müssen (z. B. kapazitive Drucksensoren, Beschleumgungssensoren, ... )
Alle vorbekannten Schaltungen weisen jedoch den Nachteil auf, daß interne Parasitarkapazitaten sowie andere Nicht- Idealitaten der verwendeten Bauelemente zu einem bestimmten Meßfehler fuhren, welcher um so großer ist, j e geringer die zu charakterisierende Kapazität ist. Im Stand der Technik werden Prinzipien und Schaltungen angegeben, die den Wert von Kapazitäten oder das Verhältnis zweier oder mehrerer Kapazitäten in eine einfacher handhabbare Große wie Strom, Spannung oder Frequenz bzw. Strom-, Span- nungs-, oder Frequenzverhaltnisse umsetzen. Alle diese Schaltungen besitzen aber die im folgenden aufgeführten Nachteile:
• Parasitarkapazitaten und andere nicht-ideale Eigenschaften der m der jeweiligen Bewerterschaltung eingesetzten realen Bauelemente verfalschen das Meßergebnis oder müssen mit schaltungstechnischen Mitteln so weit wie möglich kompensiert werden. Keine der bislang bekannten Kompensationsmethoden fuhrt jedoch zu einer vollständigen Fehlerunterdruckung.
• Viele der angegebenen Konzepte normieren die gemessenen Werte auf eine ebenfalls integrierte, quantitativ jedoch nicht exakt bekannte Referenzkapazitat . Somit erlauben diese Verfahren zwar Aussagen über Kapazitatsverhaltnisse, wie sie für Matchmg-Untersuchungen benotigt werden, präzise Schaltungen sind jedoch zum einen sehr aufwendig und die erzielte Auflosung bleibt trotz allen designtechnischen Aufwandes durch Parasitareffekte und Nicht-Idealitaten der verwendeten Bauelemente beschrankt. Absolutwertbestimmungen kleiner Kapazitäten (z. B. Leitungskreuzungen), welche für die Prozeß- Parametrisierung unabdingbar sind, sind mit solchen Schaltungen ohnehin unmöglich.
So wurde beispielsweise von Chen et al . m "Proceedmgs of the IEEE International Conference on Microelectronic Test Structures", 1997, Seite 77 und "IEEE Transactions on Semi- conductor Manufactuπng" , Band 11, Nr. 2, 1998, Seite 204, eine Bewerterschaltung vorgeschlagen. Auch mit diesem Verfahren war es jedoch nicht möglich, bei realen Bauelementen auf- tretende Parasitarkapazitaten völlig von der Messung auszu- schliessen.
Zusammenfassend kann gesagt werden, daß bis heute keine Me- thode bzw. Schaltung bekannt ist, die eine einfache und prä¬ zise, von Parasitareffekten und dem Einfluß nicht-idealer Eigenschaften der in der Bewerterschaltung verwendeten Bauelemente freie Bestimmung der Absolutwerte von Kapazitäten, speziell von On-Chip-Kapazitaten m Matrizen-Anordnungen von Kapazitaten erlaubt. Das gleiche gilt für Schaltungen zur präzisen Bewertung von Kapazitatsverhaltnissen. Selbstverständlich gilt, daß für den Fall der Verfügbarkeit einer hochpra- zisen Schaltung oder Methode für die Absolutwertbestimmung gleichzeitig das Problem der Charakterisierung von Kapazi- tatsverhaltnissen gelost ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltung und ein mit dieser Schaltung anwendbares Verfahren zur Verfügung zu stellen, welches die meßtechnische Eliminierung von Parasitareffekten und sonstige Abweichungen bei der korrekten Bestimmung von Kapazitäten in Matrizen ermöglicht.
Diese Aufgabe wird durch die Schaltungsanordnung zum Bewerten von Kapazitäten in Matrizen gemäß dem unabhängigen Patentan- spruch 1 sowie das Verfahren zum Bewerten von Kapazitäten in
Matrizen gemäß dem unabhängigen Patentanspruch 21 gelöst. Weitere vorteilhafte Aspekte, Details und Ausgestaltungen der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beigefügten Zeich- nungen .
Die Erfindung ist zunächst gerichtet auf eine Schaltungsanordnung zum Bewerten von Kapazitäten einer Matrix, die m zumindest einer Dimension eine Mehrzahl von Reihen mit zumm- dest einer Kapazität aufweist, mit einem Prüfzweig, der mit einer ersten Elektrode jeder der zu bewertenden Kapazitäten verbunden ist und mit dem an die ersten Elektroden zwei verschiedene Potentiale anlegbar sind, einem Meßzweig, der mit den zweiten Elektroden jeder der zu bewertenden Kapazitäten verbunden ist und der aufweist:
einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential anliegen, wobei der erste Meßpfad ein Instrument zur Bewertung der Kapazität aufweist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden verbindbar sind; wobei die Schaltungsanordnung durch Ansteuerungsmittel, die jede der zu bewertenden Kapazitäten einzeln auf die zwei verschiedenen Potentiale schalten können, gekennzeichnet ist.
Unter den zu bewertenden Kapazitäten sind hierbei alle in einer Matrix vorkommenden Kapazitäten zu verstehen, die gemessen werden müssen, beispielsweise On-Chip-Kapazitäten, die mit Halbleiter-Prozessen hergestellt werden können oder Kapa- zitäten bei diskreten Schaltungsanordnungen, Kondensatoren etc.
Eine Matrix weist eine Anordnung von Kapazitäten auf. Im einfachsten Fall handelt es sich dabei um eine einzelne Reihe von Kapazitäten. Eine solche Matrix könnte man als eindimensional bezeichnen, da lediglich in einer der Dimensionen eine Anordnung von Kapazitäten vorhanden ist. Eine zweidimensiona- le Matrix weist eine Mehrzahl von Reihen von Kapazitäten auf (demgegenüber weist die eindimensionale Matrix für jede die- ser Reihen nur eine Kapazität auf) , wobei jede der Kapazitäten einer Reihe zu einer anderen Reihe von Kapazitäten in der anderen Dimension gehört. Dementsprechend ist jede der Kapazitäten durch ihre eindeutige Zuordnung zu den Reihen der beiden Dimensionen definiert. Genauso verhält es sich bei drei- oder mehrdimensionalen Matrizen, bei denen allerdings mehr Gruppen von Reihen von Kapazitäten vorkommen. Jede Kapazität weist zwei Elektroden auf, die mit dem Rest einer Schaltung verbunden sind. Im Falle der Schaltungsanordnung zur Bewertung von Kapazitäten wird der Teil der Schaltung, welcher mit der einen Elektrode jeder der Kapazitäten verbun¬ den ist, als Prüfzweig bezeichnet, da er bei der Prüfung der Kapazitäten beteiligt ist und der mit der anderen Elektrode jeder der Kapazitäten verbundene Zweig wird als Meßzweig bezeichnet, der so genannt wird, da in ihm die eigentliche Mes¬ sung, das heißt Bewertung der Kapazitäten vorgenommen wird. Unter einem Pfad ist hier ein Punkte eindeutig verbindendes elektrisch Leitsystem zu verstehen, in das neben den eigentlichen Leitern weitere Elemente wie Schalter, Transistoren und Meßinstrumente eingegliedert sein können.
Diese erfindungsgemäße Schaltungsanordnung ermöglicht durch ihre Anlegbarkeit der verschiedenen Potentiale die Durchführung des erfindungsgemäßen Verfahrens zur Bewertung von Kapazitäten.
Das erfinderische Grundprinzip besteht darin, jeweils zumin- dest eine der zu bewertenden Kapazitäten zu aktivieren, d.h. die verwendeten Potentiale an sie anzulegen, um eine Bewertung der Kapazität vornehmen zu können, und dann eine mesε- fehlerfreie Bewertung der Kapazität mittels des Meßzweigs durchzuführen. Kapazitäten können bei geeigneter Ansteuerung auch gruppiert werden, so daß mehrere Kapazitäten gleichzeitig bewertet werden können. Auch ist es möglich, einer entsprechenden Matrix von Kapazitäten mehrere Bewerterschaltun- gen zuzuordnen, welche entweder jeweils für Teilbereiche der Matrix zuständig sind oder die alle mit beliebigen Kapazitä- ten der Matrix verschaltet werden können.
Vorzugsweise weisen die Ansteuerungsmittel für jede Dimension der Matrix einer Anordnung von Schaltpfaden auf, wobei jeder der Reihen mit Kapazitäten zumindest ein Schaltpfad zugewie- sen ist, der aufweist eine Ansteuerung und zuminαest ein von der Ansteuerung schaltbares, m den Prufzweig integriertes Steuerschaltelement, das zumindest eines der zwei verschie- denen Potentiale an die ersten Elektroden einer Reihe mit
Kapazitäten anlegbar macht.
Auf diese Weise bildet sich ein n-dimensionales Gitter von Schaltpfaden, mit dem durch Anwahl jeweils einer der Reihen pro Dimension eine bestimmte, im Schnittpunkt der Reihen liegende Kapazität angesteuert werden kann. Das Aktivieren geschieht einfach dadurch, daß das erste und das zweite Po¬ tential auf die Elektrode der Kapazität geschaltet werden, was mit den Schaltelementen geschieht, welche für jede der Dimensionen an eine Stelle des f r die jeweilige Kapazität zustandigen Teils des Prufpfads m den Prufpfad eingebaut werden .
Hierbei besteht die Möglichkeit, daß die Schaltpfade zumindest einer Dimension für jede der Kapazitäten einer Reihe zumindest ein m den zu der Kapazität f hrenden Teil des Prufzweigs integriertes Steuerschaltelement aufweisen. Für solche Dimensionen weist also jeder Teil des Prufzweigs, der eine Kapazität versorgt, ein eigenes Steuerschaltelement zu seiner Aktivierung auf. Die von einem Schaltpfad angesteuerten Steuerschaltelemente einer Reihe von Kapazitäten werden gleichzeitig geschaltet.
Alternativ können die Schaltpfade zumindest einer Dimension für jede der Reihen von Kapazitäten zumindest ein m den zu der Reihe f hrenden Teil des Prufzweigs integriertes Steuerschaltelement aufweisen. Bei dieser Variante wird also nicht jede Kapazität m der jeweiligen Dimension einzeln schaltbar, sondern es können nur ganze Reihen geschaltet werden. Dies stellt gegenüber der obigen Möglichkeit eine Vereinfachung dar, da für jeden der Schaltpfade nur noch ein Steuerschaltelement benotigt wird. Es versteht sich, daß die beiden Kon- zepte der Anschaltung miteinander kombiniert werden können, so daß beispielsweise für eine erste Dimension ede einzelne
Kapazität ein eigenes Schaltelement erhalt und für eine zweite Dimension alle Kapazitäten über ein gemeinsames Steu- erschaltele ent aktiviert werden.
Zu Realisierung der Steuerung der Schaltpfade können die Ansteuerungsmittel einen Adressdecoder mit einem individuell ansteuerbaren Ausgang für ede der Reihen von Kapazitäten und die Ansteuerungen eine Signalleitung zwischen jedem Ausgang und dem Steuerschaltelement aufweisen. Für jede der Dimensionen wird ein eigener Adresscecoder benotigt, wobei die Ad- ressdecoder der einzelnen Dimensionen zu einer gemeinsamen Einheit zusammengefasst werden können.
In einer einfachen bevorzugten Ausführungsform kann an den Prüfzweig einfach eine Wechselspannung angelegt werden, deren Amplitudenmaxima dann jeweils die zwei verschiedenen Potentiale darstellen. Die WechselSpannung kann vorzugsweise eine Rechteckspannung sein, um ein klares und schnelles Hin- und
Herschalten zwischen den beiden verschiedenen Potentialen zu ermöglichen.
Alternativ ist es auch möglich, daß der Prüfzweig für jede der Kapazitäten einen ersten Prüfpfad mit einem ersten Schaltelement und einen zweiten Prüfpfad mit einem zweiten Schaltelement aufweist, wobei am ersten Prüfpfad ein erstes Potential und am zweiten Prüfpfad ein zweites Potential anliegen und beide Prüfpfade über einen Knoten mit der ersten Elektro- de verbunden sind. Durch diese bevorzugte Anordnung ist vermittels der beiden Schaltelemente gewährleistet, daß die verschiedenen Potentiale an die Elektrode einer Kapazität anlegbar sind. In diesem Falle erfolgt die Verbindbarkeit über Schaltelemente, welche m die Prüfpfade integiert sind. Vorteilhafterweise sollten beide Prufpfade jeweils einschaltbar sein. Daher ist es bevorzugt, daß die Schaltpfade zu¬ mindest einer Dimension für ede der Kapazitäten einer Reihe ein m den ersten Prufpfad integriertes Steuerschaltelement und ein m den zweiten Prufpfad integriertes Steuerschaltelement aufweisen.
Auch diese Schaltungsanordnung lasst sich wie oben dadurch vereinfachen, daß die Schaltpfade zumindest einer Dimension für ede Reihe von Kapazitäten ein in den ersten Prufpfad integriertes Steuerschaltelement und ein in den zweiten Prufpfad integriertes Steuerschaltelement aufweisen. Bei dieser Ausfuhrungsform werden also wiederum alle Kapazitäten einer Reihe, die von einem gemeinsamen Schaltpfad gesteuert werden, von einem einzigen Steuerschaltelement geschaltet (sofern auch in den anderen Dimensionen die entsprechenden Steuer- schaltele ente eingeschaltet werden) .
Das bezüglich der Schaltelemente oben ausgeführte gilt auch im Meßzweig, der dadurch gekennzeichnet sein kann, daß die
Verbindung des ersten Meßpfads über ein drittes Schaltelement und die Verbindung des zweiten Meßpfads über ein viertes Schaltelement erfolgen. Vorzugsweise ist zumindest eines der Schaltelemente ein Transistor. In der Tat werden bei üblichen Schaltungen, speziell bei Halbleiterschaltungen, alle Schaltelemente Transistoren sein.
Vorzugsweise ist das Instrument zur Bewertung der Kapazitäten ein Strommeßgerat . Es ist jedoch auch vorstellbar, andere In- strumente zu verwenden, sofern sie geeignet sind, eine Bewertung der zu bewertenden Kapazitäten durchzufuhren. Insbesondere werden sogenannte integrierende Meßgerate verwendet, welche in der Lage sind, ein Stromflußintegral am Meßpfad zu bestimmen. Wie weiter unten im Einzelnen erläutert werden wird, erfolgt eine Bewertung der Kapazität mittels des Meßin¬ struments während des Ladens oder während des Entladens der Kapazität mit den Potentialen. Während des komplementären Vorgangs, also des Entladens oder des Ladens, erfolgt hingegen an diesem Meßinstrument keine Bewertung.
Es ist jedoch möglich, ein zweites Meßinstrument in den zweiten Meßpfad zu integrieren, welches eine von der ersten Be- wertung unabhängige, zweite Bewertung der Kapazität während des zur ersten Bewertung komplementären Vorgangs, also des Entladens oder des Ladens, vornimmt. Durch Abgleich der beiden so erhaltenen, voneinander unabhängigen Bewertungen kann die Genauigkeit des erfindungsgemäßen Verfahrens weiter ge- steigert werden.
Ein wichtiger Aspekt beim erfindungsgemäßen Verfahren ist das zeitlich koordinierte Anlegen der verschiedenen Potentiale an die verschiedenen Pfade, beziehungsweise Zweige, einer Schal- tungsanordnung. Daher werden vorzugsweise zur Ansteuerung der Schaltelemente Taktsignale vorgesehen, die direkt oder indirekt an die Schaltelemente geführt werden und die ermöglichen können, periodisch und synchronisiert die verschiedenen relevanten Potentiale an die Elektroden der zu bewertenden Kapa- zität anzulegen. Diese verschiedenen Taktsignale können voneinander unabhängig generiert werden oder einen gemeinsamen Ursprung aufweisen. Beispielsweise ist es möglich, daß am ersten Schaltelement und am zweiten Schaltelement eine gemeinsame Taktwechselspannung als Taktsignal anliegt und das erste oder zweite Schaltelement so ausgebildet sind, daß sie von der Wechselspannung alternierend geschaltet werden oder geschaltet werden können. Hierzu bietet sich beispielsweise bei Verwendung von Transistoren an, daß das erste und zweite Schaltelement einen pMOS- und einen nMOS-Transistor aufweisen, welche von der Taktwechselspannung alternierend geschal¬ tet werden oder geschaltet werden können.
Um die Synchronisierung der Taktsignale oder einer eventuell verwendeten Taktwechselspannung in einfacher Weise sicherzustellen, kann es außerdem bevorzugt sein, daß die Schaltungsanordnung weiterhin aufweist: ein Mittel zur Erzeugung der an den Schaltelementen anliegenden Taktsignale und gegebenen- falls einer verwendeten Taktwechselspannung aus einem Mastertaktsignal .
Somit wird nur ein Mastertaktsignal benotigt, um daraus alle anderen für die Ausfuhrung des erfmdungsgemaßen Verfahrens mit der Schaltungsanordnung notwendigen Taktsignale zu generieren.
Um die Ausführung der Schaltungsanordnung weiter zu vereinfachen, kann es weiterhin bevorzugt sein, daß das gemeinsame Potential gleich dem ersten oder dem zweiten Potential ist.
Wiederum kann es vorteilhaft sein, wenn das erste oder zweite Potential eine Betriebsspannung, die der Schaltungsanordnung ohnedies immanent ist, darstellt und das andere der zweiten oder ersten Potentials die Masse ist.
Die Erfindung ist weiter gerichtet auf ein Verfahren zum Bewerten von Kapazitäten, insbesondere unter Verwendung der oben beschriebenen erfindungsgemäßen Schaltungsanordnung mit folgenden Schritten:
-Aktivieren zumindest einer bestimmten, zu bewertenden Kapazität einer Matrix, die in zumindest einer Dimension eine Mehrzahl von Reihen mit zumindest einer Kapazität aufweist, -Laden und Entladen der zu bewertenden, aktivierten Kapazität durch alternierendes Anlegen eines ersten und eines zweiten, vom ersten unterschiedlichen Potentials an eine erste Elektrode der Kapazität über einen Prüfzweig und
Anlegen eines gemeinsamen Potentials an eine zweite
Elektrode der Kapazität über einen Meßzweig; und
Zumindest ein Bewerten der Kapazität während des Ladens oder des Entladens der Kapazität in dem Meßzweig.
Bezüglich der Vorteile und Details des erfindungsgemäßen Verfahrens wird auf das oben zur Schaltungsanordnung Gesagte verwiesen und vollinhaltlich Bezug genommen. Ebenso versteht sich, daß alles für das erfindungsgemäße Verfahren ausgeführ- te in gleicher Weise für die erfindungsgemäße Schaltungsan- ordnug gelten soll. Das Prinzip des erfindungsgemäßen Verfahrens beruht darauf, daß nach Aktivierung einer bestimmten Kapazität in einer Matrix von Kapazitäten eine der beiden Elektroden der zu bewertenden Kapazität (bei Verwendung einer er- findungsgemäßen Schaltanordnung, die mit dem Prüfzweig verbundene Elektrode) zwischen zwei Potentialen periodisch umgeladen wird, während die andere Elektrode auf einem gemeinsamen Potential verbleibt und die Bewertung der Kapazität nur anhand des Lade- beziehungsweise Entladevorgangs erfolgt.
Das Aktivieren erfolgt vorzugsweise dadurch, daß der zu einer bestimmten Kapazität fuhrende Teil des Prufzweigs eingeschaltet wird.
Das Einschalten des bestimmten Teils des Prufzweigs kann durch m diesen Teil des Prufzweigs integrierte Steuerschaltelemente erfolgen, wobei für jede der Dimensionen ein Steuerschaltelement vorgesehen ist.
Alternativ kann das Einschalten des bestimmten Teils des Prufzweigs durch in den Prufzweig integrierte Steuerschal- telemente erfolgen, wobei für zumindest eine der Dimensionen ein Steuerschaltelement in diesen bestimmten Teil des Prüfzweigs integriert ist und für zumindest eine der Dimen¬ sionen ein Steuerschaltelement in einen Teil des Prüfzweigs integriert ist, der zu einer Reihe von Kapazitäten führt und zu dem auch der bestimmte Teil gehört. Diese beiden Ausführungsformen lassen sich bei mehreren Dimension miteinander kombinieren.
Das zumindest eine Bewerten der Kapazität erfolgt vorzugsweise durch ein Instrument, welches in einen ersten Meßpfads des Meßzweigs integriert ist. Dieses Meßinstrument kann beispielsweise ein Strommeßgerät sein, so daß das Bewerten mittels Messen eines Stromflußintegrals durch den ersten Meßpfad des Meßzweigs während des Ladens oder des Entladens der Kapazität erfolgen kann.
Um den Fehler während der Meßbewertung der Kapazität zu minimieren, wird es insbesondere bevorzugt, daß im Falle der Be- wertung der Kapazität während des Ladens die zumindest eine Bewertung nicht während des Entladens erfolgt, und daß im Falle der Bewertung der Kapazität während des Entladens die zumindest eine Bewertung nicht während des Ladens erfolgt.
Das erfindungsgemäß angelegte gemeinsame Potential, welches während des Bewertens über das Meßinstrument geführt werden muß, wird vorzugsweise über einen zweiten Meßpfad des Meßzweigs direkt an die zweite Elektrode angelegt, während die zumindest eine Bewertung nicht erfolgt. Auf diese Weise ist es möglich, zuverlässig sicherzustellen, daß nur während des eigentlichen Meßvorgangε, also entweder während des Ladens oder während des Entladens, eine Messung über das Meßinstrument erfolgt und dennoch während der gesamten Zeit die zweite Elektrode am gemeinsamen Potential verbleibt, um ein Umladen zu gewährleisten. Die oben geschilderten zeitlichen Verläufe der Messung während des Ladens und Entladens bedeuten nicht, daß zu allen Zeiten eine Messung erfolgen muß oder ein be¬ stimmtes Potential an den Elektroden anliegen muß. Vielmehr ist es auch möglich, nur über bestimmte Zeitintervalle Potentiale anzulegen, beziehungsweise Messungen durchzuführen, während in anderen Zeitintervallen die für das erfindungsge- mäße Verfahren verwendete Anordnung völlig von allen äußeren Potentialen abgekoppelt ist und somit auch nicht gemessen wird.
Es ist allerdings bevorzugt, daß das Bewerten der Kapazität so erfolgt, daß der gesamte Ladevorgang oder der gesamte Entladevorgang erfaßt wird.
Wie bereits oben im Hinblick auf die Vorrichtung ausgeführt, kann eine weitere, unabhängige Bewertung während des komplementären Vorgangs zur zumindest einen Bewertung erfolgen. Die Erfindung weist daher vorzugsweise den weiteren Schritt auf: -Zweites Bewerten der Kapazität während des Vorgangs des Entladens oder Ladens, bei dem das zumindest eine Bewerten nicht durchgeführt wird.
Das zweite Bewerten der Kapazität wird vorzugsweise durch ein zweites Instrument erfolgen, welches in einen zweiten Meßpfad integriert ist, um zu gewährleisten, daß der vom ersten In- strument abgeleitete Stromfluß während des komplementären
Vorgangs des Entladens oder des Ladens durch das zweite Instrument fließen kann.
Das alternierende Anlegen des ersten und zweiten Potentials an die erste Elektrode kann beispielsweise in einem einfachen
Fall durch Anlegen einer Wechselspannung an den Prüfzweig erfolgen. Es ist allerdings auch möglich, daß das alternierende Anlegen des ersten und des zweiten Potentials durch alternierendes Aufschalten eines ersten Prüfpfads mit einem ersten Potential und eines zweiten Prüfpfads mit einem zweiten Potential auf die erste Elektrode erfolgen kann. Dieses Aufschalten kann beispielsweise mittels in die Prüfpfade integrierte Schaltelemente, beispielsweise Schalter oder Transistoren, erfolgen.
Um zu gewährleisten, daß eine Bewertung der Kapazität tatsächlich nur während des gewünschten Vorgangs, also beispielsweise des Ladens oder des Entladens, erfolgt, ist es möglich, daß der erste Meßpfad und der zweite Meßpfad alternierend auf die zweite Elektrode aufgeschaltet werden. Auch dieses Aufschalten kann mittels in die Meßpfade integrierter Schaltelemente erfolgen.
Eine besonders bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens führt zu einer weiteren Reduktion des Meß- fehlerε, da der Mismatch innerhalb des Meßzweigs eliminiert wird. Dieses Verfahren weist die weiteren Schritte auf:
-Vertauschen der zeitlichen Korrelation zwischen dem Anlegen des ersten und zweiten Potentials und dem zumindest einen Be- werten wahrend des Laden oder des Entladens;
-Erneutes Bewerten der Kapazität m dem Meßzweig; und
-Genaueres Bestimmen der Kapazität aus den beiden Bewertun- gen.
Das Vertauschen der zeitlichen Korrelation kann beispielsweise dadurch erfolgen, das die Phase der Wechselspannung um 180° gegenüber dem Zeitraum der zumindest einen Bewertung verschoben wird, oder dadurch, daß entweder die zeitliche Ansteuerung der beiden Meßpfade oder das Anlegen der beiden Potentiale am Prufzweig miteinander vertauscht werden.
Im folgenden soll die Erfindung anhand von bevorzugten Aus- fuhrungsbesipielen erläutert werden, wobei auf die beigefug- ten Zeichnungen Bezug genommen werden wird, in denen folgendes dargestellt ist:
Fig. 1 zeigt eine Schaltungsanordnung, welche die eigentliche Bewertung jeder einzelnen Kapazität durchfuhren kann;
Fig. 2 zeigt ein Ausfuhrungsbeispiel einer Schaltungsanordnung gemäß der vorliegenden Erfindung;
Fig. 3 zeigt ein weiteres Ausfuhrungsbeispiel einer vereinfachten Schaltungsanordnung gemäß der vorliegenden Erfindung;
Fig. 4 zeigt noch ein weiteres Ausfuhrungsbeispiel einer Schaltungsanordnung gemäß der vorliegenden Erfindung unter Verwendung von Wechselspannung.
Bevor die Erfindung im einzelnen erläutert wird, soll zunächst die für die Erfindung verwendete Schaltungsanordnung zur Bewertung einer einzelnen Kapazität dargestellt werden. Figur 1 zeigt eine schematische Darstellung einer Prinzipschaltung, welche m der Erfindung verwendet werden kann. Die in der Figur mit eingezeichneten Kapazitäten Cp,ι2 und Cp,34 stehen für die in realen technischen Anwendungen unvermeidbaren Parasitarkapazitaten an den Knoten Nι2 und N34. Ihre Auswirkung auf die Funktion der Schaltung, bzw. die Tatsache, daß diese Parasitarkapazitaten das Meßergebnis nicht verfalschen, wird weiter unten im Detail diskutiert.
Das m Figur 1 gezeigte Prinzip beruht darauf, daß eine erste Elektrode der Kapazität Cchar. die mit dem Knoten N12 des Prufzweigs 2 verbunden ist, periodisch umgeladen wird zwischen den Spannungswerten Vx und V2, welche an den beiden Prufpfa- den anliegen, wahrend die andere, zweite Elektrode, die mit dem Knoten N3-, des Meßzweigs 3 verbunden ist, auf dem gemeinsamen Potential V0 verbleibt und der Mittelwert des nur wäh¬ rend des Lade- (bzw. je nach Definition und Wahl von Vi, V2 und V34 ggf. auch des Entlade-) Vorgangs auftretenden Ver- schiebestromes gemessen wird, der zwischen der Elektrode der Kapazität, die auf konstantem Potential V0 liegt, und der Spannungsquelle, die dieses Potential liefert, auftritt. Dies geschieht dadurch,
• daß eine der beiden Elektroden der Kapazität (diejenige, die in der Abbildung mit dem Knoten Ni2 des Prüfzweigs verbunden ist) mittels der Schaltelemente (hier der Tranisto- ren Tl und T2) in periodischem Wechsel gemäß dem in der Abbildung gezeigten Timing-Diagramm mit den Potentialen Vi und V2 verbunden wird, so daß der Knoten Ni2 mit der glei- chen Periode zwischen diesen beiden Potentialen umgeladen wird,
• daß die andere der beiden Elektroden (diejenige, die in der Abbildung mit dem Knoten N34 des Meßzweigs verbunden ist) , auf ein festes Potential, beispielsweise V0 gelegt wird, wobei die Verbindung dieser Elektrode mit der Spannungsquelle, die das Potential V0 liefert, gemäß dem in der Figur la gezeigten Timing-Diagramm entweder über den Strom- Prüfpfad, der durch Schließen des Transistors T3 entsteht, oder aber über den Strom-Prüfpfad, der durch Schließen des Transistors T4 entsteht, hergestellt wird,
• und daß entweder der mit dem Lade- oder der mit dem Entladevorgang auftretende Verschiebestrom (in der Figur la ϊmeas,3) mittels eines geeigneten Instrumentes gemessen wird, welches träge gegenüber der gewählten Taktfrequenz ist und damit integrierend wirkt, und wobei dieses Strommeßinstrument 1 entweder (wie in der Figur gezeigt) in dem gleichen Strom-Meßpfad wie der Transistor T3 oder aber in dem gleichen Strom-Meßpfad wie der Transistor T4 liegt.
Hierbei können an allen Stellen statt der dargestellten Transistoren auch andere Formen von Schaltelementen verwendet werden.
Wie aus dem Timing-Diagramm in Figur la ersichtlich ist, haben alle zur Ansteuerung verwendeten Signale Φi, Φ2, Φ3, und Φ4 die gleiche Frequenz, jedoch unterschiedliche Phasenlage und ggf. auch unterschiedliche Duty-Cycle-Verhaltnisse .
Gemäß dem in Figur la gezeigten Timing-Diagramm für den "OPEN"- und "CLOSED" -Zustand der Transistoren Tx, T2, T3, und T4 welcher durch die Ansteuersignale Φl t Φ2, Φ3, und Φ4 definiert wird, wird die Einhaltung der beiden folgenden, für das Funktionieren der Methode vorteilhaften Bedingungen garantiert :
• der Knoten N34 wird jeweils vor Beginn und nach Beendigung eines Umladevorgangs der zu bewertenden Kapazität über genau einen der beiden möglichen Meßpfade mit dem Potential V0 verbunden, so daß das Strommeßinstrument 1 - je nachdem, ob es m dem gleichen Meßpfad wie der Transistor T3 oder aber m dem gleichen Meßpfad wie der Transistor TA liegt - entweder den Verschiebungsstrom, der dem gesamtem Ladevorgang entspricht oder aber den Verschiebungsstrom, der dem gesamtem Entladevorgang der Kapazität CChar entspricht, mißt .
• Frequenz und Dauer der " OPEN" -Phasen der Signale Φl r Φ2 , Φ3, und Φ4 werden so gewählt, daß das Potential am Knoten Nι2 wahrend der Umladevorgange jeweils sicher die vollen Werte Vx und V2 erreicht. Im Timing-Diagramm der Figur la sind ferner Zeltintervalle eingezeichnet (punktierte Bereiche) , in denen die eine oder die andere oder aber beide der beiden Elektroden der Kapazi¬ tät CC ar "floaten". Insbesondere ist auch eine exakt ko ple- mentare Ansteuerung der Transistoren T2 und T2 möglich, d.h. daß das Schließen von Ti (T2) jeweils zeitgleich mit dem Offnen von T2 (Ti) erfolgt bzw. daß das Ansteuersignal Φ_ exakt komplementär zum Ansteuersignal Φi ist.
Die Berechnung der Kapazität aus den Parametern Ni , V2 und f = 1/T erfolgt durch die oben angegebene Gleichung (1) . Die Wahl des Potentials V0 hat keinen Einfluß auf das Meßergebnis, sofern CChar spannungsunabhangig ist, es sich also um eine ideale Kapazität handelt.
Das Meßergebnis wird ferner nicht vom Wert und von den weiteren Eigenschaften, z. B. Linearitat oder Spannungsabhangig- keit, der Parasitarkapazitaten Cp,^2 und Cp,34 beeinflußt. Zwar wird die Parasitarkapazitat Cp,ι2 ebenfalls zwischen den Po- tentialen Vx und V2 umgeladen, der hierfür notige Strom fließt aber ausschließlich über die Transistoren Ti und T2 und durch die Quellen Vi und V , nicht aber über die Transistoren T3 und T-i, und somit auch nicht über das Strommeßinstrument 1 und die Quelle V0. Da als Meßgroße rmeaS/J hier der zwischen dem Knoten Ν34 und der Spannungsquelle V0 fließende Verschiebungsstrom herangezogen wird, und dieser exakt gleich ist mit dem zum Umladen der mit dem Knoten N^ verbundenen Elektrode von Cchar benotigten Strom ( ≠ Gesamtstrom zum Umladen des Knotens Ni , wird diese Meßgroße nicht von der Para- sitarkapazitat Cp,ι2 beeinträchtigt. Die Parasitarkapazitat Cp,34 geht ebenfalls nicht ins Meßergebnis ein, da sie als Folge des konstanten Potentials am Knoten N4 wahrend des gesamten Meßablaufs nicht umgeladen wird und somit auch nicht zum Auftreten eines dieser Kapazi- tat zuzuordnenden Lade-/Entladestromes fuhrt.
Es ist möglich, die Takte Φi und Φ2 bzw. Φ12 zu vertauschen und zu invertieren (sofern die Aufschaltung über n-MOS und p- MOS Transistoren Ti bzw. T2 erfolgt) oder die Takte Φ^ und Φ4 miteinander zu vertauschen, bzw. den Strom nicht in dem Pfad mit dem Transistor T3 sondern in dem mit dem Transistor T4 zu messen. Alle diese Maßnahmen wirken sich bei idealen Bauelementen und Meßinstrumenten nur auf das Vorzeichen des Mittelwertes der Meßgroße Fmeas aus, nicht jedoch auf deren Betrag.
Der zeitliche Mittelwert des gemessenen Stromes ergibt sich für diese ideale Anordnung gemäß
Ϊmeas 1 = Cchar X ( Vx - V2 ) X f ( 1 )
wobei f = 1 / T und T die Periodendauer ist. Daraus ergibt sich für die zu bewertende Kapazität
Cchar , mit f = 1/T = Taktfrequenz (2a)
Figure imgf000022_0001
' -| r+mT "\ /
J βas i(t)d /(f x -M - Vj)) , x bel iebig, m = 1 , 2 , 3 , ( 2b )
[ml τ J f - 1| rr++mmTT ^ /
- |lmβasi(dt /(V1-V2), τ beliebig, m = 1, 2, 3, (2c) m r )l easi steht dabei für den zeitlichen Mittelwert des gemessenen Stromes Imeas,ι(t) über eine ganze Periode T bzw. ein ganzzah- liges Vielfaches davon, wobei die Festlegung des Startpunktes x dieser Periode (n) beliebig ist. In der meßtechnischen Praxis erhalt man den Wert von Cchar. indem man den Mittelwert des Ladestromes Imeas,ι bei einer nicht zu geringen Frequenz f
(z. B. f > 10 kHz) mit Hilfe eines Meßinstrumentes, welches bei der gewählten Frequenz zu trage ist, um dem Zeitverlauf des Stromes zu folgen, z. B. alle Typen der von der Fa. Hewlett-Packard angebotenen Parameter-Analyzern, über eine
Zeitdauer mißt, welche groß gegen die Periodendauer T ist.
Das Meßinstrument wirkt in diesem Falle also integrierend.
Weiterhin spielen Parametervariationen der Transistoren T. und T2 keine Rolle. Mismatch der Transistoren T3 und T4 kann jedoch zu einer geringfügigen Verfälschung des Meßergebnisses führen, was jedoch durch wiederholte Messung eines Zweigstromes mit invertiertem Signal Φi2 (bezugnehmend auf Figur 1 b) ) vollständig kompensiert werden kann. Die Kapazität berechnet sich m diesem Falle gemäß
Cchar = ( I rmess,3 (Φ12 nicht invertiert) | + | ϊ" mess,3 (Φ12 invertiert) I ) / [ 2 x ( V: - V2 ) x f ] (2a)
bzw.
Ccnar = ( I ϊ mess, . ( Φ*i2 ni cht invertiert) | + I ϊ" meΞΞ,4 (Φ12 mver- tiert) I ) / [ 2 x ( V: - V, ) x f ] (2a)
Ebenso kann sich ein Mismatch in den Pegeln der Signale Φ3 und Φ ahnlich wie ein Schwellenspannungsmismatch der Transistoren T3 und T4 auswirken. Auch dieser Effekt wird durch die oben genannte Maßnahme kompensiert bzw. kann von vornherein dadurch unterbunden werden, daß die zur Ansteuerung der Gates von T3 und T4 bereitgestellten Signale On-Chip von Invertern gepuffert werden, die wiederum mit identischen Versorgungsspannungen betrieben werden. Gemäß dem Timing-Diagramm m Figur la ist es möglich, Φ, = Φ^ zu wählen. In Figur lb ist dieser für die Praxis sehr gunsti¬ ge Spezialfall dargestellt. Die Signale Φi und Φ2 aus Figur la werden hier zu einem Signal Φi2 zusammengefaßt, das den gemeinsamen Gateanschluß der Transistoren Ti und T2 ansteu¬ ert. Die Transistoren Ti und T2 bilden dabei einen einfachen CMOS-Inverter, der zur Ansteuerung nur ein Eingangssignal benotigt, was eine vorteilhafte Vereinfachung gegenüber der Schaltung aus Figur la darstellt.
Die Frequenz und Dauer der entsprechenden Zeitintervalle der Taktsignale Φi, Φ2. Φ3 und Φ4, bzw. Φi2, Φ3, und Φ4 muß in dieser konkretisierten, mit realen Bauelementen ausgeführten Umsetzung so gewählt werden, daß eine Aufladung der Kapazität CCnar auf den vollen Wert von Vi bzw. eine Entladung auf den vollen Wert von V2 möglich ist und daß die jeweiligen Verschiebungsstrome wahrend der Zeitintervalle, m denen T3 bzw. T4 leitet, vollständig wieder abklingen.
Figur 2 zeigt eine Ausfuhrungsform der erfindungsgemäßen
Schaltungsanordnung mit einer N x M Matrixschaltung auf Basis eines CMOS-Prozesses, m der das Prinzip gemäß Figur 1 erfin- dungsgemaß auf eine Matrixanordnung sngewendet wurde. Dabei sind Reihen von Kapazitäten in einer Dimension (12) und in der anderen Dimension (13) vorhanden. Jede "Zelle" 5 innerhalb dieser Matrix enthalt neben der zu bewertenden Kapazität CCha ,^,y, x = 1, 2, 3, ..., y = 1, 2, 3, ... Transistoren Tx,,^ und T_,>/V, deren Funktion der Funktion der Transistoren Ti und T_ in Figur 1 entspricht, ferner Transistoren T<=, ,y, T6,,,y, Tι,,,y, und T8,>,y als Steuerschaltelemente, mittels derer die
Auswahl genau einer Kapazität bzw. Zelle innerhalb der Matrix geschieht. Die Transistoren T5,y,y, T6r/,y, T7,y,y, und Te, ,y wer- den dabei über Schaltpfade 6, 7, 8, 9, angesprochen. Die
Funktion der Transistoren T9,Xfy und Tι0,x,y wird weiter unten besprochen.
Die Auswahl geschieht dadurch, daß zwei Ansteuerungsmittel, die x- und y-Decoder 10, 11 an genau einem ihrer Ausgange XOUTx, x = 1 ... N, bzw. YOUTy, y = 1 ... M, ein logisches H- Signal (H) und an allen anderen Ausgangen ein logisches L- Signal (L) an die Schaltpfade 6, 8 liefern. An den Komplemen- tarausgangen XOUTx und YOUTy für die Schaltpfade 7, 9 liegen die entsprechenden logischen Komplementarsignale an.
Dadurch sind genau in der Zelle 5 mit den Koordinaten x und y mit 1 < x < N und 1 < y < M, für die XOUTx = H und YOUTy = H gilt, die Transistoren T5,x,y, T6,x,y, T7,x,y, und T8/X,y in leitendem Zustand, so daß eine Umladung der in dieser Zelle befindlichen Kapazität über die über das Signal Φi2 angesteuerten Transistoren Tι,x,y und T2,x,y möglich ist. Die Transistoren Tq, ,y, und TιcrX,y in dieser Zelle sind ferner beide in ge- sperrtem Zustand, so daß sie den Umladevorgang nicht beeinflussen. In allen anderen (nicht ausgewählten * Zellen") sperrt mindestens einer der Transistoren T5,x,y und T6,x,y, und mindestens einer der Transistoren T^,},y und T8,x,y, so daß eine Umladung der Kapazitäten innerhalb dieser Zellen über die e- weiligen Transistoren TιrX,y und Tz,x,y nicht möglich ist. Ferner ist dort mindestens einer der Transistoren T9,x,y und Tιo,>,y innerhalb dieser Zellen in leitendem Zustand, so daß über allen nicht ausgewählten Kapazitäten ein definiertes Potential (hier V - V0) liegt. In Tabelle 1 ist das Ergebnis einer Simulation einer 2 x 2 Matrix gezeigt, die Kapazitäten enthalt, deren Werte um den Mittelwert 10 fF streuen. Dabei wurde ferner V: = VDD = 3.3 V, v2 = V0 = GND-Potential
= 0 V, und T = 1000 ns gewählt.
Die Technologieparameter für die Transistoren Ti - T4 entstammen einem 3.3 V CMOS-Prozeß mit einer Oxiddicke von 9 nm und einer minimalen Kanallänge von 0.5 um. Die Kanallänge aller Transistoren wurde zu L = 1 um gewählt. Für die Weite der Transistoren T3 und T4 gilt hier W = 10 μm, alle übrigen n- MOS-Transistoren besitzen die Weite W = 1 um, alle p-MOS- Transistoren die Weite W = 2 μm.
Figure imgf000026_0001
Tabelle 1: Simulation zu 2 x 2 Matrix gemäß Figur 2. V2 = VDD = 3.3 V, V2 = V0 = GND-Potential = 0 V, und T = 1000 ns .
Wie man sieht, ergibt sich hier eine exzellente Übereinstimmung zwischen den in der Simulation für Cchar,x,y angegebenen Werten und dem ermittelten Wert. Der Betrag des absoluten Be- wertungsfehlers liegt unterhalb von 0.002 fF, der Betrag des relativen Meßfehlers ist damit < 0.02 % . Bei der in der Simulation verwendeten Betriebsspannung von VDD = 3.3 V entspricht dies einem Fehler von etwa 40 Elementarladungen q (q = 1.602 10"1Q As). Es kann somit angenommen werden, daß diese Abweichungen durch numerische Ungenauigkeiten des Simulators und nicht durch Eigenschaften der Schaltung bedingt sind.
Folgende Anmerkungen sollen die Erläuterung dieser Ausfuh- rungsform erganzen:
• Sofern es zulassig ist, daß eine Elektrode der nicht ausge¬ wählten Kapazitäten "floated", können die Transistoren T9,x,y und Tιo,x,y entfallen.
• Die Reihenfolge der Transistoren Tl X,y, T5,x,y und T6, ,y bzw. Λ,y T7,x,y und T8,x,y kann vertauscht werden. Ferner ist es möglich, die Auswahltransistoren bzgl. einer Koordinate, d. h. entweder T5,x,y und T8,x,y oder T6,x,y und T ,x,y nicht individuell innerhalb jeder Zelle auszufuhren, sondern für gesamte Spalten (erste Dimension) oder aber für gesamte Zei- len (zweite Dimension) .
Figur 3 zeigt eine weitere Ausfuhrungsform der vorliegenden Erfindung, m welcher gemäß den zuvor gemachten Anmerkungen eine mögliche Vertauschung der Reihenfolge der Transistoren innerhalb einer Zelle vorgenommen wurde, die Transistoren zur x-Auswahl T5, ,y und T8,.,y aus Figur 2 durch Transistoren T3, und T8,x ersetzt wurden, die nun komplette Reihen 12 einer Dimension auswählen, und m denen die Transistoren T9,,,y und Tιo,x,y fortgelassen wurden. Ferner wurde Vl = VDD = 3.3 V, und V2 = V0 = GND-Potential = 0 V gewählt.
Fig. 4 zeigt eine weiter vereinfachte Ausfuhrungsform der vorliegenden Erfindung, bei welcher der Prufzweig 2 von einer Wechselspannung 4 gespeist wird. Hier wird einfach bei jeder Zelle 5 für jede Dimension je ein Steuerschaltelement SWι,,,y (für den Y-Decoder 11) und SW X,y (für den X-Decoder 10) vorgesehen, welches m den zu der Kapazität Char,y,y fuhrenden Prufzweig integriert ist. Anstelle der einzelnen Steuerschal- telemente, hier Transistoren, ist es auch möglich, Transfer¬ gates (n parallel p) zu verwenden, bei denen jeweils ein n- MOS und ein p-MOS Transistor dafür sorgen, daß die volle Spannung aufgebaut werden kann. Entsprechend der verwendeten Transistortechnologie werden hier wiederum die mverterten Ausgange zu Xout und Yout zur Ansteuerung mitbenotigt.
Wie bereits zuvor diskutiert, kann Mismatch der Transistoren T3 und T4 zu einer bestimmten Verfälschung des Meßergebnisses fuhren. Parametervariationen aller anderen in Figur 2 und 3 verwendeten Transistoren sind unkritisch. Ferner kann auch hier ein Mismatch m den Pegeln der Signale Φ3 und Φ4 wie ein Schwellenspannungsmis atch der Transistoren T3 und T4 aufgefaßt werden, welches sich dann ebenfalls als geringer Meßfeh- 1er äußert.
Wie auch bei der einfachen Schaltung gemäß Figur 1 können solche Fehler durch zweimalige Messung eines Zweigstromes mit nicht-invertiertem und invertiertem Signal Φι2 und Berechnung der Kapazität gemäß Gl . (2) vollständig kompensiert werden kann. Ferner können die Gatesignale von TΔ und T4 auch hier mit Invertern gepuffert werden, die zu vollkommen identischen Pegeln für beide Transistoren fuhren.
Für den Fall, daß Kapazitatsverhaltnisse (z. B. für Untersuchungen zum Kapazitatsmatchmg) bewertet werden sollen, können solche Kompensationsmaßnahmen jedoch auch für hochprazise Anforderungen häufig entfallen, wie m der folgenden Diskussion gezeigt wird.
Im folgenden soll der Fall untersucht werden, daß mit Hilfe einer der erfindungsgemäßen Schaltungen zwei Kapazitäten mit den Werten Cchar, ι = Cc a. + ^ δCchar und Cchar 2 = C^. - 1 δCChar ms
Verhältnis Cchar,ι / Cchar,2 gesetzt werden sollen.
Die reale relative Abweichung der Kapazitatswerte δr betragt dann also:
δr : 3 )
Figure imgf000029_0001
Bei der Berechnung des Meßfehlers für das Kapazitatsverhalt- nis muß berücksichtigt werden, daß der durch Parametervariationen von T3 und T4 bedingte Meßfehler ΔCchar sich gleicher Weise auf Cchar,ι und Cchar,2 auswirkt, da das Transistorpaar T3 und T4 nur einmal in der gesamten Matrix vorhanden ist und für die Bewertung aller Kapazitäten genutzt wird. Wir erhalten also für die Abweichung Δδr, die die Differenz zwischen meßtechnisch ermitteltem und tatsächlichem Wert für δr angibt :
Δδr
Figure imgf000029_0002
= ö -*char
( 4b )
Cchar + Δ <^c ar
Figure imgf000029_0003
Unter der (zutreffenden) Bedingung, daß der Meßfehler ΔCchar/Cchar klein gegen 1 is, kann Gl . (4) naherungsweise auch geschrieben werden als Δδr =
Figure imgf000030_0001
woraus Δ<Sr ΔC char
'char folgt .
Wenn z. B. das Kapazitätsverhältnis von Kapazitäten, deren Mittelwert 10 fF beträgt, ermittelt werden soll und wir für den Maximalfehler I (ΔCchar/ ^-,. ) max I etwa 1 % annehmen, bedeutet dieses für Kapazitäten mit Abweichungen von z. B. ± 0.1 % (10.01 fF und 9.99 fF) , ± 1 % (10.1 fF und 9.9 fF) , oder ± 10 % (11 fF und 9 fF) , daß anstelle der wahren Ergebnisse die Werte ± 0.099 %, ± 0.99 %, oder ± 9.9 % ermittelt werden.
Sofern also eine Anordnung gemäß Figur 2 oder 3 zur Bewertung von Kapazitätsverhältnissen eingesetzt wird (wobei häufig die relative Streubreite der Meßwerte σ(Cchar / Cchar), d. h. die absolute Streubreite σ(CChar) normiert auf den Mittelwert C^-,. von Interesse ist) , entspricht der Fehler dieser Streubreite genau dem Meßfehler (ΔCchar/ C^. ) .
Für die allermeisten Anwendungen dieser Art ist ein solcher Fehler vernachlässigbar.

Claims

Patentansprüche
1. Schaltungsanordnung zum Bewerten von Kapazitäten einer Matrix, die in zumindest einer Dimension eine Mehrzahl von Reihen (12, 13) mit zumindest einer Kapazität (CChar) auf¬ weist, mit
einem Prüfzweig (2), der mit ersten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und mit dem an die ersten Elektroden zwei verschiedene Potentiale (Ni , V2) anlegbar sind;
einem Meßzweig (3), der mit zweiten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und der aufweist einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential (V0) anliegen, wobei der erste Meßpfad ein Instrument (1) zur Bewertung der Kapazitäten (Cchar) aufweist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden verbindbar sind; gekennzeichnet durch
Ansteuerungsmittel, die jede der zu bewertenden Kapazitäten (Cchar) einzeln auf die zwei verschiedenen Potentiale schalten können.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ansteuerungsmittel aufweisen für jede Dimension der Matrix einer Anordnung von Schaltpfaden, wobei jeder der Reihen (12, 13) mit Kapazitäten (CChar) zumindest ein Schaltpfad zugewiesen ist, der aufweist eine Ansteuerung und zumindest ein von der Ansteuerung schaltbares, in den
Prüfzweig (2) integriertes Steuerschaltelement (T5, T6, T7, T8) , das zumindest eines der zwei verschiedenen Potentiale an die ersten Elektroden einer Reihe mit Kapazitäten (Ccrιar) an¬ legbar macht.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich- net, daß die Schaltpfade zumindest einer Dimension für jede der Kapazitäten (Cchar) einer Reihe zumindest ein den zu der Kapazität (Cchar) fuhrenden Teil des Prufzweigs (2) integriertes Steuerschaltelement (T5, T6, T , T8) aufweisen.
4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Schaltpfade zumindest einer Dimension für jede der Reihen von Kapazitäten (Cchar) zumindest ein in den zu der Reihe fuhrenden Teil des Prufzweigs (2) integriertes Steuerschaltelement (T5, T8) aufweisen.
5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Ansteuerungsmittel einen Adressdecoder (10, 11) mit einem individuell ansteuerbaren Ausgang (XOUT, YOUT) für jede der Reihen (12, 13) von Kapazitäten und die Ansteuerungen eine Signalleitung (6, 7, 8, 9) zwischen jedem Ausgang (XOUT, YOUT) und dem Steuerschaltelement aufweisen.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß am Prufzweig (2) eine Wechselspannung anliegt.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Wechselspannung eine Rechteckspannung ist.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Prufzweig (2) für ede der Kapazitäten (Ccnar) einen ersten Prufpfad mit einem ersten Schaltelement (T und einen zweiten Prufpfad mit einem zweiten Schaltelement (T2) aufweist, wobei am ersten Prufpfad em erstes Potential (Vi) und am zweiten Prufpfad e zweites
Potential (V2) anliegen und beide Prufpfade über einen Knoten mit der ersten Elektrode verbunden sind.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Schaltpfade zumindest einer Dimension für jede der Kapazitäten (Ccr,ar) einer Reihe (12, 13) em in den ersten Prufpfad integriertes Steuerschaltelement (T5, T6) und em m den zweiten Prufpfad integriertes Steuerschaltelement (T7, T8) aufweisen.
10. Schaltungsanordnung nach Anspruch 8 oder 9, dadurch gek- ennzeichnet, daß die Schaltpfade zumindest einer Dimension für jede Reihe von Kapazitäten (Ccnar) em m den ersten Prufpfad integriertes Steuerschaltelement (T6)und em m den zweiten Prufpfad integriertes Steuerschaltelement (T- aufweisen.
11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verbindung des ersten Meßpfads über em drittes Schaltelement (T3) und die Verbindung des zweiten Meßpfads über em viertes Schaltelement (T4) er- folgt.
12. Schaltungsanordnung nach einem der Ansprüche 2 bis 11, dadurch gekennzeichnet, daß zumindest eines der Schaltelemente oder/und Steuerschaltelemente em Transistor ist.
13. Schaltungsanordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß das Instrument (1) zur Bewertung em Strommeßgerat ist.
14. Schaltungsanordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der zweite Meßpfad em zweites Instrument für eine weitere, von der Bewertung unabhängige zweite Bewertung der Kapazität (Cchar) aufweist.
15. Schaltungsanordnung nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß zur Ansteuerung der Schaltelemente Taktsignale vorgesehen sind, die direkt und/oder mdi- rekt in die Schaltelemente gefuhrt werden.
16. Schaltungsanordnung nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, daß am ersten Schaltelement (Ti) und am zweiten Schaltelement (T2) eine gemeinsames Taktwechsel- Spannung anliegt und das erste und zweite Schaltelement so ausgebildet sind, daß sie von der Taktwechselspannung alternierend geschaltet werden oder geschaltet werden können.
17. Schaltungsanordnung nach Anspruch 16, dadurch gekenn- zeichnet, daß erstes und zweites Schaltelement einen p-MOS und einen n-MOS Transistor aufweisen, die von der Taktwechselspannung alternierend geschaltet werden oder geschaltet werden können.
18. Schaltungsanordnung nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß sie weiterhin aufweist em Mittel zur Erzeugung der an den Schaltelemente anliegenden Taktsignale und gegebenenfalls einer verwendeten Taktwechselspannung aus einem Mastertaktsignal .
19. Schaltungsanordnung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß das gemeinsame Potential gleich dem ersten oder dem zweiten Potential ist.
20. Schaltungsanordnung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß das erste oder das zweite Potential eine Betriebspannung ist und das zweite oder das erste Potential die Masse ist.
21. Verfahren zum Bewerten von Kapazitäten, insbesondere unter Verwendung einer Schaltungsanordnung nach einem der Ansprüche 1 bis 20, mit folgenden Schritten:
-Aktivieren zumindest einer bestimmten, zu bewertenden Kapazität (CChar) einer Matrix, die in zumindest einer Dimension eine Mehrzahl von Reihen (12, 13) mit zumindest einer Kapazität (CChar) aufweist,
-Laden und Entladen der zu bewertenden, aktivierten Kapazität (CCar) durch alternierendes Anlegen eines ersten und eines zweiten, vom ersten unterschiedlichen Potentials an eine erste Elektrode der Kapazität (CChar) über einen Prüfzweig (2) und Anlegen eines gemeinsamen Potentials an eine zweite Elektrode der Kapazität (CChar) über einen Meßzweig (3) ;
-Zumindest ein Bewerten der Kapazität (Ccnar) während des Ladens oder des Entladens der Kapazität (CChar) in dem Meßz- weig (3) .
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß das Aktivieren dadurch erfolgt, daß der zu einer bestimmten Kapazität (CChar) führende Teil des Prüfzweigs (2) eingeschal- tet wird.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß das Einschalten des bestimmten Teils des Prüfzweigs (2) durch in diesen Teil des Prufzweigs (2) integrierte Steuerschal¬ telemente (T5, T6, T7, T8) erfolgt, wobei für jede der Dimen¬ sionen zumindest em Steuerschaltelement vorgesehen ist.
24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, daß das Einschalten des bestimmten Teils des Prufzweigs durch m den Prufzweig integrierte Steuerschaltelemente er¬ folgt, wobei für zumindest eine der Dimensionen zumindest e Steuerschaltelement (T6, T7) m diesen bestimmten Teil des Prufzweigs integriert ist und für zumindest eine der Dimensionen zumindest em Steuerschaltelement (T5, T8) m einen Teil des Prufzweigs integriert ist, der zu einer Reihe von Kapazitäten (Ccnar) fuhrt und zu dem auch der bestimmte Teil gehört .
25. Verfahren nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, daß das Bewerten der Kapazität (Cchar) durch ein Instrument (1) erfolgt, welches in einen ersten Meßpfad des Meßzweigs (3) integriert ist.
26. Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, daß das Bewerten mittels Messen eines Strom- fluss tegrals durch den ersten Meßpfad des Meßzweigs (3) wahrend des Ladens oder des Entladens der Kapazität (C.har) erfolgt.
27. Verfahren nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, daß im Falle der Bewertung der Kapazität (CCa ) wahrend des Ladens die zumindest eine Bewertung nicht wahrend des Entladens erfolgt und daß im Falle der Bewertung der Kapazität (Cchar) wahrend des Entladens die zumindest eine Bewertung nicht wahrend des Ladens erfolgt.
28. Verfahren nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, daß das gemeinsame Potential über einen zweiten Meßpfad des Meßzweigs (3) an die zweite Elektrode angelegt wird, wahrend die zumindest eine Bewertung nicht er- folgt.
29. Verfahren nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, daß das Bewerten der Kapazität (Cchar) so erfolgt, daß der gesamte Ladevorgang oder der gesamte Entlade- Vorgang erfasst wird.
30 Verfahren nach einem der Ansprüche 21 bis 29, dadurch gekennzeichnet, daß es den weiteren Schritt aufweist:
-Zweites Bewerten der Kapazität (Cchar) während des Vorgangs des Entladens oder Ladens, bei dem das zumindest eine Bewerten nicht durchgeführt wird.
31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß das zweite Bewerten der Kapazität (CChcr) durch em zweites
Meßinstrument erfolgt, welches in einen/den zweiten Meßpfad des Meßzweigs (3) integriert ist.
32. Verfahren nach einem der Ansprüche 21 bis 31, dadurch gekennzeichnet, daß das alternierende Anlegen des ersten und zweiten Potentials durch Anlegen einer Wechselspannung an den Prufzweig (2) erfolgt
33. Verfahren nach einem der Ansprüche 21 bis 32, dadurch gekennzeichnet, daß das alternierende Anlegen des ersten und zweiten Potentials durch alternierendes Aufschalten eines ersten Prufpfads mit einem ersten Potential und eines zweiten Prufpfads mit einem zweiten Potential auf die erste Elektrode erfolgt.
34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß das Aufschalten mittels m die Prufpfade integrierter Schaltelemente erfolgt.
35. Verfahren nach einem der Ansprüche 21 bis 34, dadurch gekennzeichnet, daß der erste Meßpfad und der zweite Meßpfad alternierend auf die zweite Elektrode aufgeschaltet werden.
36. Verfahren nach Anspruch 35, dadurch gekennnzeichnet, daß das Aufschalten mittels in die Meßpfade integrierter Schaltelemente erfolgt.
37 Verfahren nach einem der Ansprüche 21 bis 36, dadurch gekennzeichnet, daß es die weiteren Schritte aufweist:
-Vertauschen der zeitlichen Korrelation zwischen dem Anlegen des ersten und zweiten Potentials und dem zumindest einen Bewerten wahrend des Laden oder des Entladens;
-Erneutes Bewerten der Kapazität (Cchar) m dem Meßzweig; und
-Genaueres Bestimmen der Kapazität (Cchar) aus den beiden Bewertungen.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019153343A1 (zh) * 2018-02-12 2019-08-15 深圳市汇顶科技股份有限公司 矩阵电容板及芯片测试方法
CN112582290A (zh) * 2019-09-30 2021-03-30 三菱电机株式会社 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342443A (en) * 1993-04-06 1994-08-30 Engelhard Corporation Method for bleaching kaolin clay
DE10325863A1 (de) * 2003-06-06 2005-01-05 Infineon Technologies Ag Verfahren zum Herstellen eines integrierten Fingerabdrucksensors sowie Sensorschaltungsanordnung und Einspritzanordnung
CN100396055C (zh) * 2005-02-04 2008-06-18 华为技术有限公司 组播源过滤的处理方法
DE102005028507B3 (de) * 2005-06-17 2006-11-30 Texas Instruments Deutschland Gmbh Verfahren zur Kapazitäts-Spannungs-Wandlung und Kapazitäts-Spannungs-Wandler
US8736000B1 (en) * 2006-10-19 2014-05-27 Sandia Corporation Capacitive chemical sensor
DE102007025947B4 (de) * 2007-06-04 2009-02-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter kapazitiver Sensor
WO2009047703A1 (en) 2007-10-12 2009-04-16 Nxp B.V. A sensor, a sensor array, and a method of operating a sensor
EP2490221A1 (de) * 2011-02-17 2012-08-22 Nanya Technology Corporation Speicherzelle und Speicheranordnung mit der Speicherzelle
DE102013102557B4 (de) * 2012-03-16 2014-07-10 Intel Mobile Communications GmbH Erfassung von Umgebungsbedingungen in einem Halbleiterchip
US9793220B2 (en) 2012-03-16 2017-10-17 Intel Deutschland Gmbh Detection of environmental conditions in a semiconductor chip
CN103376375B (zh) * 2012-04-27 2015-10-28 上海三菱电梯有限公司 电容组内部连接方式辨识与参数设置方法
CN105224153A (zh) * 2015-08-31 2016-01-06 京东方科技集团股份有限公司 触控电极的电学性能检测装置和检测方法
US11062763B2 (en) 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2529475A1 (de) * 1975-07-02 1977-01-13 Klaus Dr Nicol Vorrichtung zum zeitabhaengigen messen physikalischer groessen
US4728932A (en) * 1986-07-25 1988-03-01 Honeywell Inc. Detector for capacitive sensing devices
EP0889521A2 (de) * 1997-07-02 1999-01-07 STMicroelectronics, Inc. Gerät und Verfahren zur Verpackung von Festkörperfingerabdrucksensoren
DE19833210A1 (de) * 1998-07-23 2000-02-17 Siemens Ag Verstärkerschaltung zur Kapazitätsmessung

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4783796A (en) * 1982-09-28 1988-11-08 Opcom PBX telephone call control system
DE4237196C1 (de) * 1992-11-04 1994-02-10 Vega Grieshaber Gmbh & Co Verfahren und Anordnung zur Messung zumindest einer Kapazität

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2529475A1 (de) * 1975-07-02 1977-01-13 Klaus Dr Nicol Vorrichtung zum zeitabhaengigen messen physikalischer groessen
US4728932A (en) * 1986-07-25 1988-03-01 Honeywell Inc. Detector for capacitive sensing devices
EP0889521A2 (de) * 1997-07-02 1999-01-07 STMicroelectronics, Inc. Gerät und Verfahren zur Verpackung von Festkörperfingerabdrucksensoren
DE19833210A1 (de) * 1998-07-23 2000-02-17 Siemens Ag Verstärkerschaltung zur Kapazitätsmessung

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019153343A1 (zh) * 2018-02-12 2019-08-15 深圳市汇顶科技股份有限公司 矩阵电容板及芯片测试方法
CN112582290A (zh) * 2019-09-30 2021-03-30 三菱电机株式会社 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法
CN112582290B (zh) * 2019-09-30 2024-03-08 三菱电机株式会社 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法

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Publication number Publication date
US20030062905A1 (en) 2003-04-03
US6870373B2 (en) 2005-03-22
EP1264190A1 (de) 2002-12-11
DE10010888B4 (de) 2004-02-12
KR20030009381A (ko) 2003-01-29
DE10010888A1 (de) 2001-09-27

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