KR20030009381A - 매트릭스에서의 커패시터의 평가 회로 및 방법 - Google Patents

매트릭스에서의 커패시터의 평가 회로 및 방법 Download PDF

Info

Publication number
KR20030009381A
KR20030009381A KR1020027011686A KR20027011686A KR20030009381A KR 20030009381 A KR20030009381 A KR 20030009381A KR 1020027011686 A KR1020027011686 A KR 1020027011686A KR 20027011686 A KR20027011686 A KR 20027011686A KR 20030009381 A KR20030009381 A KR 20030009381A
Authority
KR
South Korea
Prior art keywords
capacitor
capacitors
matrix
char
evaluation
Prior art date
Application number
KR1020027011686A
Other languages
English (en)
Inventor
콜머우테
사우터슈테판
린넨방크카르슈텐
테베스롤란트
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20030009381A publication Critical patent/KR20030009381A/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 하나 이상의 커패시터(Cchar)가 마련된 다수의 로우(12, 13)를 하나 이상의 차원으로 구비하는 매트릭스에서 커패시터를 평가하는 회로에 관한 것으로, 그 회로는 평가하려는 각각의 커패시터(Cchar)의 제1 전극에 접속되어 제1 전극에 2개의 상이한 전위(V1, V2)를 인가할 수 있는 검사 브랜치(2)와, 평가하려는 각각의 커패시터(Cchar)의 제2 전극에 접속되고 공통의 전위(V0)가 걸리는 제1 측정 경로 및 제2 측정 경로를 구비하는 측정 브랜치(3)로 이뤄지고, 제1 측정 경로는 커패시터(Cchar)를 평가하는 기구(1)를 구비하며, 제1 측정 경로 및 제2 측정 경로는 제2 전극에 접속될 수 있다. 그러한 회로는 평가하려는 각각의 커패시터(Cchar)를 개별적으로 2개의 상이한 전위로 스위칭시킬 수 있는 트리거링 수단을 구비하는 것을 그 특징으로 한다.

Description

매트릭스에서의 커패시터의 평가 회로 및 방법{CIRCUIT AND METHOD FOR EVALUATING CAPACITORS IN MATRICES}
특히, 소용량 커패시터의 경우에 커패시터를 가능한 한 정확하게 평가하는 것, 즉 주어진 유닛에서 커패시터의 값을 수치적으로 결정하는 것은 다수의 기술을 적용함에 있어서 매우 중요한 역할을 한다. 커패시터의 크기를 가능한 한 정확하게 알아야 하는 것과 같은 일정한 측정 목적에서는 회로 내에 존재하는 커패시터를 정밀하게 결정하는 것이 원하는 결과를 얻는데 필수적이다.
특히, CMOS 공정 및 기타의 기술을 파라미터에 의해 표현하기 위해서는 예컨대 아날로그 용도로 의도된 온칩(on-chip) 커패시터의 절대치 및 예컨대 도선 피복, 여러 금속 평면에서의 도선 교점 등과 같이 의도되지는 않았지만 기술적으로 불가피한 기생 커패시터의 절대치를 특성화하는 것이 필요하다. 또한, 때때로 매우 임계적인 아날로그 용도에서는 원하는 온칩 커패시터의 정합 거동(매칭 특성 거동)을 인지하는 것이 필요하다. 즉, 커패시터 비가 특성화되어야 한다.
예컨대, 정합 평가 분석을 위한 검사를 행할 때에 칩 면적을 덜 소모하면서도 다수의 실시 변형을 평가할 수 있기 위해서는 및/또는 역시 그에 대체될 수 있을 정도의 칩 면적을 소모하면서도 양호한 정적 기준(static basis)을 얻기 위해서는 특성화된 커패시터를 매트릭스로 배열하는 것이 중요하다.
또한, 예컨대 용량형 센서(capacitive sensor)에서는 커패시터를 매트릭스형으로 배열해야 하는데, 그 목적은 용량적으로 검출될 수 있는 파라미터를 일정한 한도 내에서 위치의 함수로서 측정하려는 것이다(예컨대, 위치 해상 압력 센서, 핑거팁(fingertip) 센서).
또한, 그 경우에 특정의 용도에서는 매우 높은 정확도가 바람직하거나 필수적이다. 특성화하려는 커패시터를 전류, 전압, 또는 주파수로 변환하는 몇 가지 측정 방법 및 측정 회로가 선행 기술로 공지되어 있는데, 그와 같이 변환하는 것은 그들 파라미터가 비교적 별 문제가 없이 외부 측정 장치에 의해 높은 정확도로 측정될 수 있기 때문이다. 커패시터 값을 직접 측정하는 것은 외부 전원 라인, 급전 라인, 및 온칩 패드(pad on-chip)에 있는 기생 성분으로 인해 어차피 불가능하다.
또한, 온칩 커패시터/전압 변환용 회로, 온칩 커패시터/전류 변환용 회로, 또는 온칩 커패시터/주파수 변환용 회로는 용량형 센서로부터 유래된 센서 신호가 평가 및 후속 처리되어야 하는 제품에서 요구된다(예컨대, 용량형 압력 센서, 가속도 센서 등).
그러나, 전술된 모든 회로는 사용되는 소자의 내부 기생 커패시터 및 기타의 비이상성으로 인해 특성화하려는 커패시터의 용량이 작을수록 커지는 일정한 측정에러가 생긴다는 단점을 보인다.
커패시터의 값 또는 하나 이상의 커패시터의 비를 전류, 전압, 또는 주파수 내지 전류 비, 전압 비, 주파수 비와 같은 간단하게 취급될 수 있는 변량으로 변환하는 원리 및 회로가 선행 기술로 주어져 있다.
· 각각의 평가 회로에 사용되는 실 소자(real component)의 기생 커패시터 및 기타의 비이상적 특성은 측정 결과를 왜곡시키든지, 아니면 회로 기술적 수단에 의해 최대한으로 보상되어야 한다. 그러나, 지금까지 알려진 보상 방법은 완전하게 에러를 억제시키지 못한다.
· 전술된 다수의 개념은 측정치를 통합되기는 하였지만 역시 정량적으로 부정확하게 알려져 있는 참조 커패시터에 대해 정규화시킨다. 따라서, 그러한 방법은 정합 평가 분석에 요구되는 바와 같이 커패시터 비를 표현하는 것을 가능하게는 하지만, 한편으로 정밀 회로가 매우 복잡하고, 설계 기술적 비용을 아무리 들여도 사용되는 소자의 기생 효과 및 비이상성으로 인해 얻어지는 해상도가 한정된다. 공정 파라미터를 수립하는데 절대적으로 필요한 소용량 커패시터(예컨대, 도선 교점)의 절대치 결정은 어차피 그러한 회로로는 불가능하다.
즉, 예컨대 Chen 등은 "proceedings of the IEEE International Conference on Microelectronic Test Structures", 1997, 제77면 및 "IEEE Transactions on Semiconductor manufacturing", 제11권, 제2호, 1998, 제204면에서 하나의 평가 회로를 제안한 바 있다. 그러나, 그러한 방법으로는 실 소자에서 발생되는 기생 커패시터를 측정으로부터 완전히 배제시키는 것이 불가능하다.
요약하면, 평가 회로에 사용되는 소자의 기생 효과 및 비이상적 특성의 영향을 받음이 없이 커패시터, 특히 매트릭스로 배열된 커패시터에서의 온칩 커패시터를 간단하고도 정밀하게 결정하는 방법 내지 회로는 아직까지는 존재하지 않는다. 그것은 커패시터 비를 정밀하게 평가하기 위한 회로의 경우에도 마찬가지이다. 물론, 절대치 결정을 위한 고정밀 회로 또는 방법을 제공할 수 있는 경우에도 커패시터 비의 특성화에 따른 문제점을 해결하는 것이 필요하다.
본 발명은 매트릭스에서 커패시터를 평가하는 회로 및 방법에 관한 것이다.
이하, 본 발명을 첨부 도면을 참조하여 바람직한 실시예에 의해 더욱 상세히 설명하기로 한다. 첨부 도면 중에서,
도 1은 각각의 개별 커패시터에 대한 고유의 평가를 행할 수 있는 회로를 나타낸 도면이고,
도 2는 본 발명에 따른 회로의 실시예를 나타낸 도면이며,
도 3은 본 발명에 따른 회로의 단순화된 다른 실시예를 나타낸 도면이고,
도 4는 교류 전압을 사용하는 본 발명에 따른 회로의 또 다른 실시예를 나타낸 도면이다.
따라서, 본 발명의 목적은 매트릭스에서 커패시터를 정확하게 결정함에 있어서 기생 효과 및 기타의 편차를 측정 기술적으로 제거할 수 있도록 하는 회로 및 그 회로에 의해 적용될 수 있는 방법을 제공하는 것이다.
그러한 목적은 독립 청구항 1에 따른 매트릭스에서의 커패시터의 평가 회로 및 독립 청구항 21에 따른 매트릭스에서의 커패시터의 평가 방법에 의해 달성된다. 본 발명의 또 다른 바람직한 양태, 명세, 및 구성은 종속 청구항, 이후의 설명, 및 첨부 도면으로부터 명확히 파악될 것이다.
우선, 본 발명은 하나 이상의 커패시터가 마련된 다수의 로우(row)를 하나 이상의 차원으로 구비하는 매트릭스에서 커패시터를 평가하는 회로로서, 평가하려는 각각의 커패시터의 제1 전극에 접속되어 제1 전극에 2개의 상이한 전위를 인가할 수 있는 검사 브랜치와, 평가하려는 각각의 커패시터의 제2 전극에 접속되고 공통의 전위가 걸리는 제1 측정 경로 및 제2 측정 경로를 구비하는 측정 브랜치로 이뤄지고, 제1 측정 경로가 커패시터를 평가하는 기구를 구비하며, 제1 측정 경로 및 제2 측정 경로가 제2 전극에 접속될 수 있는 매트릭스에서의 커패시터의 평가 회로에 있어서, 평가하려는 각각의 커패시터를 개별적으로 2개의 상이한 전위로 스위칭시킬 수 있는 트리거링 수단을 구비하는 것을 특징으로 하는 매트릭스에서의 커패시터의 평가 회로를 지향하고 있다.
여기에서, 평가하려는 커패시터란 매트릭스에 존재하는 측정되어야 할 모든 커패시터, 예컨대 반도체 공정으로 제조될 수 있는 온칩 커패시터 또는 이산 회로(discrete circuit), 콘덴서 등에서의 커패시터를 말한다.
매트릭스는 커패시터의 어레이(array)를 구비한다. 가장 간단한 경우, 그것은 단일의 커패시터 로우(row)이다. 그러한 매트릭스는 커패시터의 어레이가 단지 하나의 차원으로 존재하기 때문에 1차원적이라고 지칭된다. 2차원 매트릭스는 다수의 커패시터 로우를 구비하는데(반면, 1차원 매트릭스는 그러한 각각의 로우에 대해 단 하나의 커패시터를 구비함), 로우의 각각의 커패시터는 다른 차원으로는 다른 커패시터 로우에 속한다. 그에 상응하게, 각각의 커패시터는 그것이 2개의 차원의 로우에 유일하게 배속되는 것으로써 정의된다. 3차원 또는 다차원 매트릭스에서도 그와 똑같은 상태로 되는데, 다만 그 경우에는 다수의 군의 커패시터 로우가 존재하게 된다. 각각의 커패시터는 회로의 잔여부에 접속되는 2개의 전극을 구비한다. 커패시터의 평가 회로에 있어서는 각각의 커패시터의 전극 중의 하나에 접속되는 회로 부분을 검사 브랜치로서 지칭하는데, 왜냐하면 그것이 커패시터를 검사하는데 관여하기 때문이고, 각각의 커패시터의 다른 전극에 접속되는 회로 부분을 측정 브랜치로서 지칭하는데, 그것은 거기에서 고유의 측정, 즉 커패시터의 평가가 행해지기 때문에 그와 같이 지칭되는 것이다. 여기에서, 경로란 점들간에 유일하게 접속된 전기 전도 시스템으로서, 거기에 고유의 도체 이외에 스위치, 트랜지스터, 및 측정 기구와 같은 추가의 소자가 편입될 수 있는 것을 말한다.
본 발명에 따른 회로는 그것이 상이한 전위를 인가할 수 있음으로써 본 발명에 따른 커패시터의 평가 방법을 행할 수 있게 된다.
본 발명의 기본 사상은 평가하려는 하나 이상의 커패시터를 각각 활성화시키고, 즉 사용되는 전위를 그에 인가하여 커패시터의 평가를 행할 수 있도록 하고, 이어서 측정 브랜치에 의해 측정 에러가 없이 커패시터의 평가를 행하는데 있다. 커패시터는 적절히 트리거링되었을 때에 그룹을 이루어 다수의 커패시터가 동시에 측정될 수 있게 된다. 또한, 해당 커패시터의 매트릭스를 매트릭스의 부분 영역을 담당하거나 아니면 그 모두가 매트릭스의 임의의 커패시터에 접속될 수 있는 다수의 평가 회로에 배속시키는 것도 가능하다.
트리거링 수단은 매트릭스의 각각의 차원에 대해 스위칭 경로의 어레이를 구비하는 것이 바람직한데, 각각의 커패시터 로우에는 하나 이상의 스위칭 경로가 배속되고, 그 스위칭 경로는 트리거링 장치 및 그 트리거링 장치에 의해 스위칭될 수 있고 검사 브랜치에 통합된 하나 이상의 제어 스위치 소자를 구비하며, 제어 스위치 소자는 2개의 상이한 전위 중의 하나 이상을 커패시터 로우의 제1 전극에 인가할 수 있도록 되어 있다.
그와 같이 하여, 차원마다 로우를 각각 선택함으로써 로우의 교점에 놓인 지정된 커패시터를 트리거링할 수 있는 스위칭 경로의 n차원 격자가 형성된다. 활성화는 제1 및 제2 전위를 커패시터의 전극에 스위칭시킴으로써 간단하게 행해질 수 있는데, 그것은 각각의 차원에 대해 검사 브랜치 내에서 각각의 커패시터를 담당하는 검사 브랜치 부분의 지점에 내장된 스위치 소자에 의해 행해진다.
그 경우, 하나 이상의 차원의 스위칭 경로는 로우의 각각의 커패시터에 대해 커패시터로 통하는 검사 브랜치 부분에 통합된 하나 이상의 제어 스위치 소자를 구비할 수 있다. 즉, 하나 이상의 차원에 대해, 커패시터를 급전하는 각각의 검사 브랜치 부분이 커패시터의 활성화를 위한 고유의 제어 스위치 소자를 구비한다. 스위칭 경로에 의해 트리거링되는 커패시터 로우의 제어 스위치 소자는 동시에 스위칭된다.
선택적으로, 하나 이상의 차원의 스위칭 경로는 각각의 커패시터 로우에 대해 로우로 통하는 검사 브랜치 부분에 통합된 하나 이상의 제어 스위치 소자를 구비할 수도 있다. 즉, 그러한 변형례에서는 각각의 차원에 있는 각각의 커패시터가 개별적으로 스위칭되는 것이 아니라, 오직 전체의 로우만이 스위칭될 수 있다. 그것은 전술된 방안에 비해 단순화된 것인데, 왜냐하면 각각의 스위칭 소자에 대해 단 하나의 제어 스위치 소자만이 필요하게 되기 때문이다. 양자의 스위칭 개념은 서로 조합되어 예컨대 제1 차원에 대해서는 각각의 개별 커패시터가 고유의 스위치 소자를 유지하면서 제2 차원에서는 모든 커패시터가 공통의 제어 스위치 소자에 의해 활성화되도록 할 수 있음을 알아야 한다.
스위칭 경로의 제어를 구현하기 위해, 트리거링 수단은 각각의 커패시터 로우에 대해 그 출력이 개별적으로 트리거링될 수 있는 주소 디코더(address decoder)를 구비하고, 트리거링 장치는 각각의 출력과 제어 스위치 소자 사이에 신호 라인을 구비한다. 각각의 차원에 대해 고유의 주소 디코더가 필요한데, 개별 차원의 주소 디코더는 공통의 유닛으로 통합된다.
간단하고 바람직한 실시 양태에서는 그 진폭의 최대치들이 2개의 상이한 전위에 각각 해당되는 간단한 교류 전압이 검사 브랜치에 인가될 수 있다. 그러한 교류 전압은 직사각형 전압으로 되어 2개의 상이한 전위간의 명확하고도 신속한 교대 스위칭이 가능하게 되도록 하는 것이 바람직할 수 있다.
선택적으로, 검사 브랜치는 각각의 커패시터에 대해 제1 스위치 소자가 마련된 제1 검사 경로 및 제2 스위치 소자가 마련된 제2 검사 경로를 구비하되, 제1 검사 경로에는 제1 전위가, 그리고 제2 검사 경로에는 제2 전위가 각각 걸리고, 양자의 검사 경로가 노드(node)를 경유하여 제1 전극에 접속되도록 할 수도 있다. 그와 같이 바람직하게 배열함으로써, 양자의 스위치 소자에 의해 커패시터의 전극에 상이한 전위가 인가될 수 있도록 하는 것이 보장된다. 그 경우, 접속은 검사 경로에 통합된 스위치 소자를 경유하여 이뤄질 수 있다.
바람직하게는, 양자의 검사 경로가 제각각 스위칭되어야 한다. 따라서, 하나 이상의 차원의 스위칭 경로는 로우의 각각의 커패시터에 대해 제1 검사 경로에 통합된 제어 스위치 소자 및 제2 검사 경로에 통합된 제어 스위치 소자를 구비하는 것이 바람직하다.
전술된 바와 같이 하나 이상의 차원의 스위칭 경로가 각각의 커패시터 로우에 대해 제1 검사 경로에 통합된 제어 스위치 소자 및 제2 검사 경로에 통합된 제어 스위치 소자를 구비하도록 함으로써, 그 회로도 역시 단순화된다. 즉, 그러한 실시 양태에서도 마찬가지로 공통의 스위칭 경로에 의해 제어되는 로우의 모든 커패시터가 단일의 스위칭 소자에 의해 스위칭되게 된다(다른 차원으로도 상응하는 제어 스위치 소자가 접속되는 한).
스위치 소자에 관해 전술된 사항은 측정 브랜치에서도 마찬가지로 적용되고, 그러한 측정 브랜치는 제1 측정 경로의 접속이 제3 스위치 소자를 경유하여 이뤄지고, 제2 측정 경로의 접속이 제4 스위치 소자를 경유하여 이뤄지는 것을 그 특징으로 한다. 스위치 소자 중의 하나 이상은 트랜지스터인 것이 바람직하다. 사실, 통상의 회로, 특히 반도체 회로에서는 모든 스위치 소자가 트랜지스터이다.
커패시터를 평가하는 기구는 전류 측정기인 것이 바람직하다. 그러나, 평가하려는 커패시터의 평가를 행하는데 적합한 한에는 다른 기구를 사용하는 것도 상정할 수 있다. 특히, 측정 경로에서의 전류 흐름의 적분을 결정할 수 있는 소위 적분 측정기가 사용된다. 상세하게 후술되는 바와 같이, 커패시터의 평가는 커패시터가 전위에 의해 충전 또는 방전되는 동안 측정 기구에 의해 행해진다. 반면에, 그에 대한 상보적 과정 동안, 즉 방전 또는 충전되는 동안에는 그 측정 기구에서 평가가 이뤄지지 않는다.
그러나, 제1 평가에 대한 상보적 과정 동안, 즉 방전 또는 충전되는 동안 제1 평가와는 별개로 커패시터의 제2 평가를 행하는 제2 측정 기구를 제2 측정 경로에 통합시킬 수도 있다. 그와 같이 얻어진 서로 별개의 2가지 평가를 검정함으로써, 본 발명에 따른 방법의 정확도가 더욱 향상될 수 있게 된다.
본 발명에 따른 방법이 중요한 특징은 상이한 전위를 회로의 상이한 경로 또는 브랜치에 시간에 따라 대등하게 인가한다는 것이다. 따라서, 직접 또는 간접적으로 스위치 소자에 전송되어 상이한 관련 전위를 평가하려는 커패시터의 전극에 주기적으로 동기로 인가할 수 있도록 하는 클록 신호가 스위치 소자의 트리거링에 제공된다. 그러한 상이한 클록 신호는 서로 별개로 발생되거나 공통의 기원으로부터 유래될 수 있다. 예컨대, 제1 스위치 소자 및 제2 스위치 소자에 공통의 클록 교류 전압을 클록 신호로서 인가하고, 제1 또는 제2 스위치 소자를 그것이 교류 전압에 의해 교호적으로 스위칭되거나 스위칭될 수 있도록 형성할 수 있다. 그를 위해, 예컨대 트랜지스터를 사용할 경우에 제1 및 제2 스위치 소자는 클록 교류 전압에 의해 교호적으로 스위칭되거나 스위칭될 수 있는 pMOS 트랜지스터 및 nMOS 트랜지스터를 구비하는 것이 적합하다.
또한, 클록 신호 또는 경우에 따라 사용되는 클록 교류 신호의 동기화를 간단하게 보장하기 위해, 회로는 스위치 소자에 걸리는 클록 신호를 및 경우에 따라 사용되는 클록 교류 신호를 주 클록 신호(master clock signal)로부터 생성하는 수단을 구비하는 것이 바람직할 수 있다.
즉, 본 발명에 따른 회로에 의해 본 발명에 따른 방법을 실시하는데 필요한 다른 모든 클록 신호를 그로부터 발생시키기 위한 주 클록 신호만이 요구된다.
또한, 회로의 구성을 더욱 단순화시키기 위해, 공통의 전위는 제1 또는 제2 전위와 동일하게 되는 것이 바람직할 수 있다. 다른 한편으로, 제1 또는 제2 전위는 어차피 회로에 내재되는 동작 전위이고, 나머지 제2 또는 제1 전위는 접지인 것이 바람직할 수 있다.
또한, 본 발명은 특히 전술된 본 발명에 따른 회로를 사용하여 커패시터를 평가하는 방법으로서,
- 하나 이상의 커패시터가 마련된 다수의 로우(row)를 하나 이상의 차원으로 구비하는 매트릭스에서 평가하려는 하나 이상의 지정된 커패시터를 활성화시키는 단계,
- 제1 전위 및 그 제1 전위와는 상이한 제2 전위를 검사 브랜치를 경유하여 커패시터의 제1 전극에 교호적으로 인가하고, 공통의 전위를 측정 브랜치를 경유하여 커패시터의 제2 전극에 인가함으로써 평가하려는 활성화된 커패시터를 충전 및 방전시키는 단계, 및
- 커패시터가 충전 또는 방전되는 동안 측정 브랜치에서 커패시터를 한번 이상 평가하는 단계를 포함하는 것을 특징으로 하는 매트릭스에서의 커패시터의 평가 방법을 지향하고 있다.
본 발명에 따른 방법의 장점 및 명세에 관해서는 회로에 대해 전술된 사항에 언급되어 있고, 그 내용 전체에 있어서 전술된 사항이 참조된다. 마찬가지로, 본 발명에 따른 방법에 관한 모든 것은 본 발명에 따른 회로에도 동일하게 구성되어 적용되는 것으로 이해되어야 한다. 본 발명에 따른 방법의 원리는 커패시터의 매트릭스에서 지정된 커패시터를 활성화시킨 후에 평가하려는 커패시터의 양자의 전극 중의 하나(본 발명에 따른 회로를 사용할 경우에 검사 브랜치에 접속된 전극)를2개의 전위 사이에서 주기적으로 충방전시키는 한편, 다른 전극을 공통의 전위로 유지시키고, 커패시터의 평가를 충전 과정 또는 방전 과정에 의거해서만 행하는 것을 그 기반으로 하고 있다.
활성화는 지정된 커패시터로 통하는 검사 브랜치 부분을 스위칭시킴으로써 이뤄지는 것이 바람직하다.
지정된 검사 브랜치 부분을 스위칭시키는 것은 그 검사 브랜치 부분에 통합된 제어 스위치 소자에 의해 행해지는데, 그 경우에 각각의 차원에 대해 제어 스위치 소자가 마련된다.
선택적으로, 지정된 검사 브랜치 부분을 스위칭시키는 것은 검사 브랜치에 통합된 제어 스위치 소자에 의해 행해질 수도 있는데, 그 경우에 하나 이상의 차원에 대해 제어 스위치 소자가 그 검사 브랜치 부분에 통합되고, 하나 이상의 차원에 대해 커패시터 로우로 통하고 지정된 부분에도 속하는 검사 브랜치 부분에 제어 스위치 소자가 통합된다. 그러한 양자의 실시 양태는 다수의 차원에서 서로 조합될 수 있다.
커패시터를 한번 이상 평가하는 것은 측정 브랜치의 제1 측정 경로에 통합된 기구에 의해 행해지는 것이 바람직하다. 그러한 측정 기구는 예컨대 전류 측정기일 수 있고, 그에 따라 커패시터의 평가는 커패시터가 충전 또는 방전되는 동안 측정 브랜치의 제1 측정 경로를 통한 전류 흐름의 적분을 측정함으로써 이뤄질 수 있다.
커패시터의 측정 평가하는 중에 에러를 최소화시키기 위해, 커패시터를 충전중에 평가할 경우, 방전되는 동안에는 한번 이상의 평가를 행하지 않고, 커패시터를 방전 중에 평가할 경우, 충전되는 동안에는 한번 이상의 평가를 행하지 않는 것이 특히 바람직하다.
측정 기구에 의한 평가 중에 유도되어야 하는 본 발명에 따라 인가되는 공통의 전위는 측정 브랜치의 제2 측정 경로를 경유하여 제2 전극에 직접 인가되고, 그 동안 한번 이상의 평가를 행하지 않는 것이 바람직하다. 그와 같이 하여, 고유의 측정 과정 동안, 즉 충전되는 동안 아니면 방전되는 동안에만 측정 기구에 의한 측정이 이뤄지면서도 전체의 시간 동안 제2 전극이 공통의 전위로 유지되어 충방전이 보장되도록 하는 것이 확실하게 확보될 수 있다. 전술된 바와 같이 충전 및 방전되는 동안 측정을 진행한다는 것은 언제나 측정이 행해져야 하고 정해진 전위가 전극에 인가되어야 한다는 것을 의미하지는 않는다. 오히려, 정해진 시간 간격에 걸쳐서만 전위를 인가하거나 측정을 행하는 한편, 나머지 시간 간격에서는 본 발명에 따른 방법에 사용되는 회로를 모든 외래 전위로부터 완전히 디커플링시켜 측정을 행하지 않을 수도 있다.
다만, 커패시터의 평가는 전체의 충전 과정 또는 전체의 방전 과정을 검출하도록 행해지는 것이 바람직하다.
장치와 관련하여 이미 전술된 바와 같이, 상보적 과정 동안 별개의 평가를 추가로 행하여 한번 이상의 평가를 할 수 있다. 따라서, 본 발명은 한번 이상의 평가가 행해지지 않는 방전 또는 충전 과정 동안 커패시터를 두 번째로 평가하는 단계를 추가로 포함하는 것이 바람직하다.
커패시터의 두 번째 평가는 제2 측정 경로에 통합된 제2 기구에 의해 행해져서 제1 기구로부터 나온 전류 흐름이 방전 또는 충전의 상보적 과정 동안 제2 기구를 통해 흐를 수 있도록 하는 것이 바람직하다.
제1 및 제2 전위를 제1 전극에 교호적으로 인가하는 것은 예컨대 가장 간단한 경우에 교류 전압을 검사 브랜치에 인가함으로써 이뤄질 수 있다. 물론, 제1 및 제2 전위를 제1 전극에 교호적으로 인가하는 것은 제1 전위가 걸린 제1 검사 경로 및 제2 전위가 걸린 제2 검사 경로를 교호적으로 제1 전극에 접속시킴으로써 행해질 수도 있다.
그러한 교호적 접속은 예컨대 검사 경로에 통합된 스위치 또는 트랜지스터와 같은 스위치 소자에 의해 행해질 수 있다.
커패시터의 평가가 실제로 원하는 과정, 예컨대 충전 또는 방전되는 동안에만 이뤄지도록 하는 것을 보장하기 위해, 제1 측정 경로 및 제2 측정 경로를 교호적으로 제2 전극에 접속시킬 수도 있다. 그와 같이 교호적으로 접속시키는 것도 역시 측정 경로에 통합된 스위치 소자에 의해 행해질 수 있다.
본 발명에 따른 방법의 특히 바람직한 실시 양태는 측정 브랜치 내에서의 미스매칭(mismatching)을 제거하기 때문에 측정 에러를 더욱 감소시키게 된다. 그러한 방법은
- 제1 및 제2 전위의 인가와 충전 또는 방전되는 동안의 한번 이상의 평가 사이에 시간에 따른 상관성을 바꾸는 단계,
- 측정 브랜치에서 새로이 평가를 하는 단계, 및
- 양자의 평가로부터 보다 더 정확하게 커패시터를 결정하는 단계를 추가로 포함한다.
시간에 따른 상관성을 바꾸는 것은 예컨대 교류 전압의 위상을 한번 이상의 평가를 하는 시간에 대해 180°시프팅시킴으로써 또는 양자의 측정 경로를 시간에 따라 트리거링하는 것 아니면 양자의 전위를 검사 브랜치에 인가하는 것을 서로 맞바꿈으로써 이뤄질 수 있다.
본 발명을 상세히 설명하기에 앞서, 우선 본 발명에 사용되는 개별 커패시터 평가 회로를 예시하기로 한다. 도 1은 본 발명에 사용될 수 있는 원리적 회로를개략적으로 나타낸 도면이다. 도면에 표시된 커패시터(Cp,12, Cp,34)는 실제의 기술적 적용 시에 불가피한 노드(N12, N34)에서의 기생 커패시터를 대변하는 것이다. 이하에서는, 그러한 기생 커패시터가 회로의 기능에 미치는 영향 및 그 기생 커패시터가 측정 결과를 왜곡시키지 않는다는 사실을 논의하기로 한다.
도 1에 도시된 원리는 검사 브랜치(2)의 노드(N12)에 접속된 커패시터(Cchar)의 제1 전극을 2개의 검사 경로에 걸리는 전압 값(V1, V2) 사이에서 주기적으로 충방전시키고, 그 동안 측정 브랜치(3)의 노드(N34)에 접속된 나머지 제2 전극을 공통의 전위(V0)로 유지시키며, 충전 과정(또는 V1, V2, 및 V34의 정의 및 선택에 따라 경우에 따라서는 방전 과정도 됨) 동안에만 발생되는 시프트 전류(shift current)의 평균치를 측정하는 것을 그 기반으로 하고 있는데, 그 경우에 시프트 전류는 일정한 전위(V0)가 걸려 있는 커패시터의 전극과 그러한 전위를 급전하는 전압 원 사이에 발생된다. 그것은
· 커패시터의 2개의 전극 중의 하나(도면에서 검사 브랜치의 노드(N12)에 접속된 것)를 스위치 소자(여기에서는 트랜지스터(T1및 T2))에 의해 도면에 도시된 타이밍 차트에 따라 주기적으로 교대로 전위(V1, V2)에 접속시켜 노드(N12)를 그러한 2개의 전위 사이에서 동일한 주기로 충방전시키고,
· 2개의 전극 중의 다른 하나(도면에서 측정 브랜치의 노드(N34)에 접속된것)를 고정 전위, 예컨대 V0로 두되, 그 전극을 도 1a에 도시된 타이밍 차트에 따라 트랜지스터(T3)를 닫음으로써 생성되는 검사 경로 아니면 트랜지스터(T4)를 닫음으로써 생성되는 검사 경로를 경유하여 그 전위(V0)를 공급하는 전압 원에 접속시키며,
· 충전 과정 또는 방전 과정에 의해 발생되는 시프트 전류(도 1a에서의)를 선택된 클록 주파수에 대해 동작이 지연되어 적분 작용을 하는 기구에 의해 측정하되, 그러한 전류 측정 기구(1)를 트랜지스터(T3)와 동일한 전류 측정 경로에 놓든지(도면에 도시된 바와 같이) 아니면 트랜지스터(T4)와 동일한 전류 측정 경로에 놓음으로써 행해지게 된다. 그 경우, 도시된 트랜지스터 대신에 그 지점에 다른 형태의 스위치 소자를 사용할 수도 있다.
도 1a의 타이밍 차트로부터 알 수 있는 바와 같이, 트리거링에 사용되는 모든 신호(Φ1, Φ2, Φ3, Φ4)는 주파수에 있어서는 동일하지만 위상 위치에 있어서는 상이하고, 경우에 따라서는 듀티 사이클 비에 있어서도 상이하다.
트리거링 신호(Φ1, Φ2, Φ3, Φ4)에 의해 정의되는 트랜지스터(T1, T2, T3, T4)의 "열림" 상태 및 "닫힘" 상태에 대한 도 1에 도시된 타이밍 차트에 따르면, 방법의 기능화에 바람직한 다음의 2가지 조건을 유지하는 것이 보장되게 된다:
· 노드(N34)는 평가하려는 커패시터의 충방전 과정의 개시 전과 종료 후에각각 가능한 개의 측정 경로 중의 딱 하나를 경유하여 전위(V0)에 접속되고, 그에 따라 전류 측정 기구(1)는 그것이 트랜지스터(T3)와 동일한 측정 경로에 놓여 있는지 트랜지스터(T4)와 동일한 측정 경로에 놓여 있는지의 여부에 따라 커패시터(Cchar)전체의 충전 과정에 해당되는 시프트 전류 아니면 전체의 방전 과정에 해당되는 시프트 전류를 측정하게 되고,
· 신호(Φ1, Φ2, Φ3, Φ4)의 "열림" 상태의 주파수 및 지속 시간은 노드(N12)에서의 전위가 충방전 과정 동안 각각 완전한 값(V1, V2)에 확실하게 도달되도록 선택되게 된다.
또한, 도 1a의 타이밍 차트에는 커패시터(Cchar)의 하나의 전극 또는 다른 하나의 전극 아니면 양자의 전극이 부동(floating)되는 시간 간격이 표시되어 있다(빗금 친 구역). 특히, 트랜지스터(T1, T2)를 정확히 상보적으로 트리거링하는 것도 가능하다. 즉, T1(T2)을 닫는 것이 T2(T1)를 여는 것과 동시에 이뤄지거나 트리거링 신호(Φ2)가 트리거링 신호(Φ1)에 대해 정확히 상보적으로 되게 된다.
파라미터(V1, V2, 및 f = 1/T)로부터 커패시터를 계산하는 것은 후술되는 수학식 1에 의해 행해진다. 전위(V0)의 선택은 Cchar이 전압에 종속하지 않는 한에는 측정 결과에 영향을 미치지 않는다. 즉, Cchar은 이상적인 커패시터이다.
또한, 측정 결과는 기생 커패시터(Cp,12, Cp,34)의 값 및 기타의 특성, 예컨대 선형성 또는 전압 의존성에 의해 영향을 받지 않는다. 특히, 기생 커패시터(Cp,12)도 역시 전위(V1, V2) 사이에서 충방전되고, 그에 필요한 전류는 전적으로 트랜지스터(T1, T2) 및 전압 원(V1, V2)만을 경유하여 흐르지, 트랜지스터(T3, T4)를 경유하여서는 흐르지 않고, 그에 따라 전류 측정 기구(1) 및 전압 원(V0)을 경유하여 흐르지도 않는다. 여기에서는 노드(N34)와 전압 원(V0) 사이에 흐르는 시프트 전류를 측정 변량()으로서 삼고, 그 시프트 전류가 노드(N12)에 접속된 Cchar의 전극을 충방전시키는데 필요한 전류( ≠ 노드(N12)의 충방전을 위한 전체의 전류)와 정확히 일치하기 때문에, 그 측정 변량은 기생 파라미터(Cp.12)에 의한 침해를 받지 않게 된다.
기생 파라미터(Cp,34)도 역시 측정 결과에 들지 않는데, 왜냐하면 그것이 전체의 측정 과정 동안 노드(N34)에서의 일정한 전위로 인해 충방전되지 못함으로써 그 커패시터에 배속된 충전 전류/방전 전류의 발생도 일어나지 않기 때문이다.
클록(Φ1및 Φ2또는 Φ12)을 바꾸어 반전시키거나(n-MOS 및 p-MOS 트랜지스터(T1또는 T2)에 의한 스위칭이 이뤄지는 한) 클록(Φ3, Φ4)을 서로 바꾼다든지, 전류를 트랜지스터(T3)가 마련된 경로가 아니라 트랜지스터(T4)가 마련된 경로에서측정하는 것도 가능하다. 그러한 모든 조치는 이상적인 소자 및 측정 기구에서는 측정 변량()의 평균치의 부호에만 영향을 미치지, 그 절대치에 영향을 미치지는 않는다.
그와 같이 이상적으로 배열된 경우에 측정된 전류의 시간에 따른 평균치는 다음과 같이 주어진다.
여기에서, f = 1/T이고, T는 주기이다. 수학식 1로부터, 평가하려는 커패시터에 대해 다음이 성립된다.
여기에서,은 측정된 전류 Imeas,1(t)를 전체의 주기(T) 또는 그 정수 배에 걸친 시간에 따라 평균한 값을 대변하는 것으로, 그 주기의 개시 점(τ)은 임의적이다. 측정 기술적 실무에서는, 지나치게 낮지 않은 주파수(f)(예컨대, f ≥ 10 ㎑)로 충전 전류 Imeas,1의 평균치를 선택적 주파수에서 동작이 매우 지연되어 전류의 시간적 변동을 따르는 측정 기구, 예컨대 휴렛-패커드 사에 의해 시판되고 있는 제반 유형의 파라미터 분석기에 의해 주기(T)보다 더 큰 지속 시간에 걸쳐 측정함으로써 Cchar의 값을 얻게 된다. 즉, 그 경우에는 측정 기구가 적분 작용을 한다.
또한, 트랜지스터(T1, T2)의 파라미터 변동은 아무런 역할도 하지 않는다. 그러나, 트랜지스터(T3, T4)의 미스매칭은 측정 결과의 약간의 왜곡을 가져올 수 있지만, 그것은 반전된 신호(Φ12)(도 1b를 참조)로 브랜치 전류를 반복 측정함으로써 완전히 보상될 수 있다. 그 경우, 커패시터는 다음에 따라 계산된다.
마찬가지로, 트랜지스터(T3, T4)의 임계 전압의 미스매칭과 유사한 신호(Φ3, Φ4) 레벨에서의 미스매칭이 작용할 수 있다. 그러한 효과도 역시 전술된 조치에 의해 보상되거나, T3및 T4의 게이트를 트리거링하는데 제공되는 온칩 신호(signal on-chip)를 역시 동일한 급전 전압으로 구동되는 인버터에 의해 버퍼링함으로써 애초부터 저지될 수 있다.
도 1a의 타이밍 차트에 따르면, Φ1= Φ2로 선택할 수 있다. 도 1b에는 실제로 매우 유용한 그러한 특정의 경우가 도시되어 있다. 도 1a로부터의 신호(Φ1, Φ2)는 여기에서는 트랜지스터(T1, T2)의 공통의 게이트 접속 단을 트리거링하는 하나의 신호(Φ12)로 합쳐진다. 그 경우, 트랜지스터(T1, T2)는 트리거링하는데 단지입력 신호만을 필요로 함으로써 바람직하게도 도 1a의 회로에 비해 단순화된 간단한 CMOS 인버터를 형성한다.
그와 같이 구현되어 실 소자에 의해 실시되는 변환에 있어서, 클록 신호(Φ1, Φ2, Φ3, Φ4또는 Φ12, Φ3, Φ4)의 해당 시간 간격의 주파수 및 지속 시간은 커패시터(Cchar)를 V1의 완전한 값으로 충전시킬 수 있거나 V2의 완전한 값으로 방전시킬 수 있고, T3또는 T4가 도전되는 시간 간격 동안 시프트 전류가 다시 완전히 소멸될 수 있도록 선택된다.
도 2는 CMOS 공정에 기반한 N x M 매트릭스 회로를 구비한 본 발명에 따른 회로의 실시예를 나타낸 것으로, 그러한 회로에서는 본 발명에 의해 도 1에 따른 원리가 매트릭스 배열에 적용되어 있다. 그 경우, 커패시터 로우는 하나의 차원(12) 및 또 다른 차원(13)으로 존재한다. 그러한 매트릭스 내에 있는 각각의 셀(5)은 평가하려는 커패시터(Cchar,x,y, x = 1, 2, 3, …, y = 1, 2, 3, …) 이외에 그 기능이 도 1의 트랜지스터(T1, T2)의 기능과 같은 트랜지스터(T1,x,y, T2,x,y) 및 매트릭스 내의 평가하려는 바로 그 커패시터 또는 셀의 선택을 행하는 제어 스위치 소자로서의 추가의 트랜지스터(T5,x,y, T6,x,y, T7,x,y, T8,x,y)를 포함한다. 그 경우, 트랜지스터(T5,x,y, T6,x,y, T7,x,y, T8,x,y)는 스위칭 경로(6, 7, 8, 9)를 경유하여 응답된다. 트랜지스터(T9,x,y, T10,x,y)의 기능에 관해서는 후술하기로 한다.
커패시터 또는 셀의 선택은 2개의 트리거링 수단, 즉 x 디코더 및 y디코더(10, 11)가 바로 그 관련 출력(XOUTx, x = 1 … N 또는 YOUTy, y = 1 … M)에서 논리 H 신호(H)를, 그리고 다른 모든 출력에서 논리 L 신호(L)를 각각 스위칭 경로(6, 8)에 공급함으로써 이뤄진다. 스위칭 회로(7, 9)에 대한 상보 출력()에는 대응된 논리 상보 신호가 인가된다.
그럼으로써, 좌표가 x, y(1 ≤ x ≤ N, 1 ≤ y ≤M)인 바로 그 셀(5)에서는 XOUTx= H 및 YOUTy= H에 대해 트랜지스터(T5,x,y, T6,x,y, T7,x,y, T8,x,y)가 도전 상태로 되고, 그에 따라 그 셀 내에 배치된 커패시터가 신호(Φ12)에 의해 트리거링된 트랜지스터(T1,x,y, T2,x,y)를 경유하여 충방전될 수 있게 된다. 또한, 그 셀 내에 있는 트랜지스터(T9,x,y, T10,x,y)는 모두 차단 상태로 되어 충방전 과정에 아무런 영향을 미치지 않는다. 다른 모든 셀(선택되지 않은 "셀")에서는 트랜지스터(T5,x,y, T6,x,y) 중의 하나 이상 및 트랜지스터(T7,x,y, T8,x,y) 중의 하나 이상이 차단되어 그 셀 내에 있는 커패시터가 트랜지스터(T1,x,y, T2,x,y)를 경유하여 충방전되는 것을 가능하게 하지 못한다. 또한, 거기에서는 그 셀 내에 있는 트랜지스터(T9,x,y, T10,x,y)가 도전 상태로 되고, 그에 따라 선택되지 않은 모든 커패시터를 경유하여 정해진 전위(여기에서는 V2- V0)가 인가되게 된다.
표 1에는 그 값이 평균치 10 fF를 중심으로 분산되어 있는 커패시터를 포함하는 2 x 2 매트릭스의 시뮬레이션 결과가 수록되어 있다. 또한, 그 표에서는 V1=VDD = 3.3 V, V2= V0= 접지 전위 = 0 V, 및 T = 1000 ns로 선택된다.
트랜지스터(T1내지 T4)에 대한 기술 파라미터는 산화물 두께가 9 ㎚이고 최소 채널 길이가 0.5 ㎛인 3.3 V CMOS 공정으로부터 유래된 것이다. 모든 트랜지스터의 채널 길이는 L = 1 ㎛로 선택되었다. 여기에서, 트랜지스터(T3, T4)의 폭에 대해서는 W = 10 ㎛가 적용되고, 나머지 모든 n-MOS 트랜지스터는 W = 1 ㎛로 되며, 모든 p-MOS 트랜지스터는 W = 2 ㎛로 된다.
시뮬레이션 x 위치 y 위치 Cchar,x,y실제치(fF) 시뮬레이션으로부터 산출된 Cchar,x,y에 대한 값(fF) 절대 에러(fF) 상대 에러(%)
3.1 1 1 9 8.9985 0.0015 0.0167
3.2 1 2 9.9 9.8985 0.0015 0.0152
3.3 2 1 10.1 10.0983 0.0017 0.0168
3.4 2 2 11 10.9980 0.0020 0.0182
도 2에 따른 2 x 2 매트릭스의 시뮬레이션. V1= VDD = 3.3 V, V2= V0= 접지 전위 = 0 V, 및 T = 1000 ns.
표 1로부터 보는 바와 같이, Cchar,x,y에 대한 시뮬레이션에서 주어진 값과 산출된 값간에 탁월한 일치성이 나타나고 있다. 절대 평가 에러의 크기는 0.002 fF 미만이고, 그에 따라 상대 측정 에러의 크기는 ≤ 0.02 %이다. 그러한 에러는 시뮬레이션에 사용된 3.3 V의 구동 전압에서는 대략 40의 기본 전하량(q)(q = 1.602 10-19As)의 에러에 해당된다. 즉, 그러한 편차는 시뮬레이터의 수치적 부정확성으로 인해 생긴 것이지, 회로의 특성으로 인해 생긴 것은 아니라고 간주할 수 있다.
다음이 주는 그러한 실시예에 관한 설명을 보충하는 것이다.
· 선택되지 않은 커패시터의 전극이 "부동"되는 한에는 트랜지스터(T9,x,y, T10,x,y)가 생략될 수 있다.
· 트랜지스터(T1,x,y, T5,x,y, T6,x,y내지 T2,x,y, T7,x,y, T8,x,y)의 순서는 바꿔질 수 있다. 또한, 좌표와 관련이 없는 선택 트랜지스터, 즉 T5,x,y및 T8,x,y또는 T6,x,y및 T7,x,y는 각각의 셀 내에 개별적으로 구성되는 것이 아니라, 전체의 칼럼(제1 차원) 및 전체의 로우(제2 차원)에 대해 구성되는 것이다.
도 3은 전술된 주에 따라 가능한 셀 내에서의 트랜지스터의 순서 바꿈이 행해진 본 발명의 다른 실시예를 나타낸 것인데, 본 실시예에서는 도 2의 x 선택용 트랜지스터(T5,x,y, T8,x,y)가 이제는 차원의 전체의 로우(12)를 선택하는 트랜지스터(T5,x,y, T8,x,y)로 대체되고, 트랜지스터(T9,x,y, T10,x,y)가 생략되어 있다. 또한, V1= VDD = 3.3 V 및 V2= V0= 접지 전위 = 0 V로 선택된다.
도 4는 검사 브랜치(2)에 교류 전압(4)이 급전되는 본 발명의 단순화된 또 다른 실시예를 나타낸 것이다. 본 실시예에서는 각각의 차원에 대해 단순히 하나씩의 제어 스위치 소자 SW1,x,y(Y 디코더(11)에 대한) 및 SW2,x,y(X 디코더(10)에 대한)가 각각의 셀(5)에 마련되는데, 그 제어 스위치 소자는 커패시터(Cchar,x,y)로 통하는 검사 브랜치에 통합된다. 여기에서는 트랜지스터인 개개의 제어 스위치 소자 대신에, n-MOS 트랜지스터 및 p-MOS 트랜지스터가 각각 완전한 전압을 형성할 수 있도록 배려되어 있는 트랜스퍼 게이트(n parallel p)를 사용하는 것도 가능하다. 사용되는 트랜지스터 기술에 상응하게, 여기에서도 역시 트리거링하는데는 XOUT 및 YOUT에 대해 반전된 출력이 함께 필요하다.
이미 전술된 바와 같이, 트랜지스터(T3, T4)의 미스매칭은 측정 결과를 일정 정도 왜곡시킨다. 도 2 및 도 3에서의 다른 모든 파라미터의 변동은 임계적인 것은 아니다. 또한, 트랜지스터(T3, T4)의 임계 전압의 미스매칭과 같은 신호(Φ3, Φ4) 레벨에서의 미스매칭도 역시 들어올 수 있는데, 그 경우에 그러한 미스매칭은 작은 측정 에러로서 나타난다.
도 1에 따른 간단한 회로에서도 그러한 바와 같이, 그러한 에러는 반전되지 않은 신호 및 반전된 신호(Φ12)로 브랜치 전류를 두 번 측정함으로써, 그리고 수학식 2에 따라 커패시터를 계산함으로써 완전히 보상될 수 있다. 또한, 여기에서도 역시 T3및 T4의 게이트 신호는 그 양자의 트랜지스터에 대한 완전히 일치된 레벨을 유도하는 인버터에 의해 버퍼링된다.
그러나, 커패시터 비(예컨대, 커패시터 정합을 위한 평가 분석용의)를 평가해야 할 경우에는 다음의 설명에서 알 수 있는 바와 같이 그러한 보상 조치를 고정밀 요건에서도 흔히 생략하게 된다.
이하에서는 값이 Cchar,1=+ ½δCchar및 Cchar,2=- ½δCchar인 2개의 커패시터를 본 발명에 따른 회로에 의해 Cchar,1/Cchar,2의 비로 설정하는 경우에 관해 고찰하기로 한다.
즉, 그 경우에 커패시터 값의 실제 편차 δr은 다음과 같다:
커패시터 비에 대한 측정 에러를 계산할 때에는 T3및 T4의 파라미터 변동으로 인해 생기는 측정 에러 ΔCchar이 Cchar,1및 Cchar,2에 동일하게 작용하도록 고려해야 하는데, 그것은 트랜지스터 짝(T3, T4)이 전체의 매트릭스 내에 단 한차례 존재하면서 모든 커패시터의 평가에 사용되기 때문이다. 즉, δr에 대해 측정 기술적으로 산출된 값과 실제의 값간의 차를 지시하는 편차 Δδr을 다음과 같이 얻게 된다:
측정 오차 ΔCchar/Cchar가 1에 비해 작다는 (당해) 조건 하에서는 수학식 4가 근사적으로 다음과 같이 표현될 수도 있다:
그로부터, 다음의 근사식이 나오게 된다.
예컨대, 그 평균치가 10 fF인 커패시터의 커패시터 비를 산출하고, 최대 에러 ｜(ΔCchar/)max｜를 약 1 %로 가정할 경우, 그것은 예컨대 ± 0.1 %(10.01 fF 및 9.99 fF), ± 1 % (10.1 fF 및 9.9 fF), 또는 ± 10 % (11 fF 및 9 fF)의 편차를 수반하는 커패시터에 대해 실제의 결과 대신에 값 ± 0.099 %, ± 0.99 %, 또는 ± 9.9 %가 산출된다는 것을 의미한다.
즉, 도 2 또는 도 3에 따른 커패시터 비의 평가 회로를 사용할 경우(흔히, 측정치의 상대 분산 σ(Cchar/), 즉 절대 분산 σ(Cchar)을 당해 평균치에 대해 정규화시킴), 그러한 분산의 에러는 측정 에러 (ΔCchar/)와 정확히 일치된다.
그러한 형식의 대부분의 용도에서는 그와 같은 에러가 무시될 수 있다.

Claims (37)

  1. 하나 이상의 커패시터(Cchar)가 마련된 다수의 로우(12, 13)를 하나 이상의 차원으로 구비하는 매트릭스에서 커패시터를 평가하는 회로에 있어서,
    평가하려는 각각의 커패시터(Cchar)의 제1 전극에 접속되어 제1 전극에 2개의 상이한 전위(V1, V2)를 인가할 수 있는 검사 브랜치(2)와, 평가하려는 각각의 커패시터(Cchar)의 제2 전극에 접속되고 공통의 전위(V0)가 걸리는 제1 측정 경로 및 제2 측정 경로를 구비하는 측정 브랜치(3)로 이뤄지고, 제1 측정 경로가 커패시터(Cchar)를 평가하는 기구(1)를 구비하며, 제1 측정 경로 및 제2 측정 경로가 제2 전극에 접속될 수 있는 커패시터의 평가 회로에 있어서,
    평가하려는 각각의 커패시터(Cchar)를 개별적으로 2개의 상이한 전위로 스위칭시킬 수 있는 트리거링 수단을 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  2. 제1항에 있어서,
    트리거링 수단은 매트릭스의 각각의 차원에 대해 스위칭 경로의 어레이를 구비하고, 각각의 커패시터(Cchar) 로우(12, 13)에는 하나 이상의 스위칭 경로가 배속되며, 그 스위칭 경로는 트리거링 장치 및 그 트리거링 장치에 의해 스위칭될 수 있고 검사 브랜치(2)에 통합된 하나 이상의 제어 스위치 소자(T5, T6, T7, T8)를 구비하며, 그 제어 스위치 소자는 2개의 상이한 전위 중의 하나 이상을 커패시터(Cchar) 로우의 제1 전극에 인가할 수 있도록 되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  3. 제2항에 있어서,
    하나 이상의 차원의 스위칭 경로는 로우의 각각의 커패시터(Cchar)에 대해 커패시터(Cchar)로 통하는 검사 브랜치(2) 부분에 통합된 하나 이상의 제어 스위치 소자(T5, T6, T7, T8)를 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  4. 제2항 또는 제3항에 있어서,
    하나 이상의 차원의 스위칭 경로는 각각의 커패시터(Cchar) 로우에 대해 로우로 통하는 검사 브랜치(2) 부분에 통합된 하나 이상의 제어 스위치 소자(T5, T8)를 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  5. 제2항 내지 제4항 중의 어느 한 항에 있어서,
    트리거링 수단은 각각의 커패시터 로우(12, 13)에 대해 그 출력(XOUT, YOUT)이 개별적으로 트리거링될 수 있는 주소 디코더(10, 11)를 구비하고, 트리거링 장치는 각각의 출력(XOUT, YOUT)과 제어 스위치 소자 사이에 신호 라인을 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서,
    검사 브랜치(2)에 교류 전압이 인가되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  7. 제6항에 있어서,
    교류 전압은 직사각형 전압인 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  8. 제1항 내지 제7항 중의 어느 한 항에 있어서,
    검사 브랜치(2)는 각각의 커패시터(Cchar)에 대해 제1 스위치 소자(T1)가 마련된 제1 검사 경로 및 제2 스위치 소자(T2)가 마련된 제2 검사 경로를 구비하고, 제1 검사 경로에는 제1 전위(V1)가, 그리고 제2 검사 경로에는 제2 전위(V2)가 각각 걸리며, 양자의 검사 경로는 노드를 경유하여 제1 전극에 접속되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  9. 제8항에 있어서,
    하나 이상의 차원의 스위칭 경로는 로우(12, 13)의 각각의 커패시터(Cchar)에 대해 제1 검사 경로에 통합된 제어 스위치 소자(T5, T6) 및 제2 검사 경로에 통합된 제어 스위치 소자(T7, T8)를 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  10. 제8항 또는 제9항에 있어서,
    하나 이상의 차원의 스위칭 경로는 각각의 커패시터(Cchar) 로우에 대해 제1 검사 경로에 통합된 제어 스위치 소자(T6) 및 제2 검사 경로에 통합된 제어 스위치 소자(T7)를 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  11. 제1항 내지 제10항 중의 어느 한 항에 있어서,
    제1 측정 경로는 제3 스위치 소자(T3)를 경유하여 접속되고, 제2 측정 경로는 제4 스위치 소자(T4)를 경유하여 접속되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  12. 제2항 내지 제11항 중의 어느 한 항에 있어서,
    하나 이상의 스위치 소자 및/또는 제어 스위치 소자는 트랜지스터인 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  13. 제1항 내지 제12항 중의 어느 한 항에 있어서,
    평가 기구(1)는 전류 측정기인 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  14. 제1항 내지 제13항 중의 어느 한 항에 있어서,
    제1 평가와는 별개로 커패시터(Cchar)의 제2 평가를 추가로 행하는 제2 측정 기구가 제2 측정 경로에 통합되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  15. 제8항 내지 제14항 중의 어느 한 항에 있어서,
    직접 또는 간접적으로 스위치 소자에 전송되는 클록 신호가 스위치 소자를 트리거링하는데 제공되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  16. 제8항 내지 제15항 중의 어느 한 항에 있어서,
    제1 스위치 소자(T1) 및 제2 스위치 소자(T2)에는 공통의 클록 교류 전압이 인가되고, 제1 및 제2 스위치 소자는 그것이 교류 전압에 의해 교호적으로 스위칭되거나 스위칭될 수 있도록 형성되는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  17. 제16항에 있어서,
    제1 및 제2 스위치 소자는 클록 교류 전압에 의해 교호적으로 스위칭되거나 스위칭될 수 있는 pMOS 트랜지스터 및 nMOS 트랜지스터를 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  18. 제15항 내지 제17항 중의 어느 한 항에 있어서,
    회로는 스위치 소자에 걸리는 클록 신호 및 경우에 따라 사용되는 클록 교류 신호를 주 클록 신호로부터 생성하는 수단을 추가로 구비하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 회로.
  19. 제1항 내지 제18항 중의 어느 한 항에 있어서,
    공통의 전위는 제1 또는 제2 전위와 동일한 것을 특징으로 하는
    평가 회로.
  20. 제1항 내지 제19항 중의 어느 한 항에 있어서,
    제1 또는 제2 전위는 동작 전위이고, 나머지 제2 또는 제1 전위는 접지인 것을 특징으로 하는
    평가 회로.
  21. 제1항 내지 제20항 중의 어느 한 항에 따른 회로를 사용하여 커패시터를 평가하는 방법에 있어서,
    - 하나 이상의 커패시터(Cchar)가 마련된 다수의 로우(12, 13)를 하나 이상의 차원으로 구비하는 매트릭스에서 평가하려는 하나 이상의 지정된 커패시터(Cchar)를 활성화시키는 단계,
    - 제1 전위 및 그 제1 전위와는 상이한 제2 전위를 검사 브랜치(2)를 경유하여 커패시터(Cchar)의 제1 전극에 교호적으로 인가하고, 공통의 전위를 측정브랜치(3)를 경유하여 커패시터(Cchar)의 제2 전극에 인가함으로써 평가하려는 활성화된 커패시터(Cchar)를 충전 및 방전시키는 단계, 및
    - 커패시터(Cchar)가 충전 또는 방전되는 동안 측정 브랜치(3)에서 커패시터(Cchar)를 한번 이상 평가하는 단계를 포함하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법
  22. 제21항에 있어서,
    지정된 커패시터(Cchar)로 통하는 검사 브랜치(2) 부분을 스위칭시킴으로써 활성화를 행하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  23. 제22항에 있어서,
    지정된 검사 브랜치(2) 부분에 통합된 제어 스위치 소자(T5, T6, T7, T8)에 의해 그 검사 브랜치(2) 부분을 스위칭시키되, 각각의 차원에 대해 하나 이상의 제어 스위치 소자를 마련하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  24. 제22항 또는 제23항에 있어서,
    검사 브랜치에 통합된 제어 스위치 소자에 의해 지정된 검사 브랜치 부분을 스위칭시키되, 하나 이상의 차원에 대해 제어 스위치 소자(T6, T7)를 그 검사 브랜치 부분에 통합시키고, 하나 이상의 차원에 대해 제어 스위치 소자(T5, T8)를 커패시터(Cchar) 로우로 통하고 지정된 부분에도 속하는 검사 브랜치 부분에 통합시키는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  25. 제21항 내지 제24항 중의 어느 한 항에 있어서,
    측정 브랜치(3)의 제1 측정 경로에 통합된 기구(1)에 의해 커패시터(Cchar)를 평가하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  26. 제21항 내지 제25항 중의 어느 한 항에 있어서,
    커패시터(Cchar)가 충전 또는 방전되는 동안 측정 브랜치(3)의 제1 측정 경로를 통한 전류 흐름의 적분을 측정함으로써 평가를 행하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  27. 제21항 내지 제26항 중의 어느 한 항에 있어서,
    커패시터(Cchar)를 충전 중에 평가할 경우, 방전되는 동안에는 한번 이상의 평가를 행하지 않고, 커패시터(Cchar)를 방전 중에 평가할 경우, 충전되는 동안에는 한번 이상의 평가를 행하지 않는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  28. 제21항 내지 제27항 중의 어느 한 항에 있어서,
    측정 브랜치(3)의 제2 측정 경로를 경유하여 공통의 전위를 제2 전극에 인가하고, 그 동안 한번 이상의 평가를 행하지 않는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  29. 제21항 내지 제28항 중의 어느 한 항에 있어서,
    전체의 충전 과정 또는 전체의 방전 과정을 검출하도록 커패시터(Cchar)를 평가하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  30. 제21항 내지 제29항 중의 어느 한 항에 있어서,
    한번 이상의 평가가 행해지지 않는 방전 또는 충전 과정 동안 커패시터(Cchar)를 두 번째로 평가하는 단계를 추가로 포함하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  31. 제30항에 있어서,
    측정 브랜치(3)의 제2 측정 경로에 통합된 제2 측정 기구에 의해 커패시터(Cchar)를 두 번째로 평가하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  32. 제21항 내지 제31항 중의 어느 한 항에 있어서,
    교류 전압을 검사 브랜치(2)에 인가함으로써 제1 및 제2 전위를 인가하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  33. 제21항 내지 제32항 중의 어느 한 항에 있어서,
    제1 전위가 걸린 제1 검사 경로 및 제2 전위가 걸린 제2 검사 경로를 교호적으로 제1 전극에 접속시킴으로써 제1 및 제2 전위를 인가하는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  34. 제33항에 있어서,
    검사 경로에 통합된 스위치 소자에 의해 제1 및 제2 검사 경로를 제1 전극에 교호적으로 접속시키는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  35. 제21항 내지 제34항 중의 어느 한 항에 있어서,
    제1 측정 경로 및 제2 측정 경로를 교호적으로 제2 전극에 접속시키는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  36. 제35항에 있어서,
    측정 경로에 통합된 스위치 소자에 의해 제1 및 제2 측정 경로를 제2 전극에 교호적으로 접속시키는 것을 특징으로 하는
    매트릭스에서의 커패시터의 평가 방법.
  37. 제21항 내지 제36항 중의 어느 한 항에 있어서,
    - 제1 및 제2 전위의 인가와 충전 또는 방전되는 동안의 한번 이상의 평가 사이에 시간에 따른 상관성을 바꾸는 단계,
    - 측정 브랜치에서 커패시터(Cchar)를 새로이 평가를 하는 단계, 및
    - 양자의 평가로부터 보다 더 정확하게 커패시터(Cchar)를 결정하는 단계를 추가로 포함하는 것을 특징으로 하는 평가 방법.
KR1020027011686A 2000-03-06 2001-02-16 매트릭스에서의 커패시터의 평가 회로 및 방법 KR20030009381A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10010888.1 2000-03-06
DE10010888A DE10010888B4 (de) 2000-03-06 2000-03-06 Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten in Matrizen

Publications (1)

Publication Number Publication Date
KR20030009381A true KR20030009381A (ko) 2003-01-29

Family

ID=7633706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027011686A KR20030009381A (ko) 2000-03-06 2001-02-16 매트릭스에서의 커패시터의 평가 회로 및 방법

Country Status (5)

Country Link
US (1) US6870373B2 (ko)
EP (1) EP1264190A1 (ko)
KR (1) KR20030009381A (ko)
DE (1) DE10010888B4 (ko)
WO (1) WO2001067119A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100396055C (zh) * 2005-02-04 2008-06-18 华为技术有限公司 组播源过滤的处理方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342443A (en) * 1993-04-06 1994-08-30 Engelhard Corporation Method for bleaching kaolin clay
DE10325863A1 (de) * 2003-06-06 2005-01-05 Infineon Technologies Ag Verfahren zum Herstellen eines integrierten Fingerabdrucksensors sowie Sensorschaltungsanordnung und Einspritzanordnung
DE102005028507B3 (de) * 2005-06-17 2006-11-30 Texas Instruments Deutschland Gmbh Verfahren zur Kapazitäts-Spannungs-Wandlung und Kapazitäts-Spannungs-Wandler
US8736000B1 (en) * 2006-10-19 2014-05-27 Sandia Corporation Capacitive chemical sensor
DE102007025947B4 (de) * 2007-06-04 2009-02-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter kapazitiver Sensor
EP2201368B1 (en) 2007-10-12 2015-07-22 Nxp B.V. A sensor, a sensor array, and a method of operating a sensor
EP2490221A1 (en) * 2011-02-17 2012-08-22 Nanya Technology Corporation Memory cell and memory array utilizing the memory cell
US9793220B2 (en) 2012-03-16 2017-10-17 Intel Deutschland Gmbh Detection of environmental conditions in a semiconductor chip
DE102013102557B4 (de) * 2012-03-16 2014-07-10 Intel Mobile Communications GmbH Erfassung von Umgebungsbedingungen in einem Halbleiterchip
CN104914325B (zh) * 2012-04-27 2017-07-11 上海三菱电梯有限公司 电容组内部连接方式辨识与参数设置方法
CN105224153A (zh) * 2015-08-31 2016-01-06 京东方科技集团股份有限公司 触控电极的电学性能检测装置和检测方法
CN110383089B (zh) * 2018-02-12 2021-11-05 深圳市汇顶科技股份有限公司 矩阵电容板及芯片测试方法
US11062763B2 (en) * 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
JP7294036B2 (ja) * 2019-09-30 2023-06-20 三菱電機株式会社 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2529475C3 (de) * 1975-07-02 1981-10-08 Ewald Max Christian Dipl.-Phys. 6000 Frankfurt Hennig Elektrische Schaltungsanordnung zum zeitabhängigen Messen von physikalischen Größen
US4783796A (en) * 1982-09-28 1988-11-08 Opcom PBX telephone call control system
US4728932A (en) * 1986-07-25 1988-03-01 Honeywell Inc. Detector for capacitive sensing devices
DE4237196C1 (de) * 1992-11-04 1994-02-10 Vega Grieshaber Gmbh & Co Verfahren und Anordnung zur Messung zumindest einer Kapazität
US6011859A (en) * 1997-07-02 2000-01-04 Stmicroelectronics, Inc. Solid state fingerprint sensor packaging apparatus and method
DE19833210C2 (de) * 1998-07-23 2000-06-21 Siemens Ag Verstärkerschaltung zur Kapazitätsmessung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100396055C (zh) * 2005-02-04 2008-06-18 华为技术有限公司 组播源过滤的处理方法

Also Published As

Publication number Publication date
EP1264190A1 (de) 2002-12-11
DE10010888A1 (de) 2001-09-27
US20030062905A1 (en) 2003-04-03
DE10010888B4 (de) 2004-02-12
WO2001067119A1 (de) 2001-09-13
US6870373B2 (en) 2005-03-22

Similar Documents

Publication Publication Date Title
KR20030009381A (ko) 매트릭스에서의 커패시터의 평가 회로 및 방법
US6262589B1 (en) TFT array inspection method and device
US6011403A (en) Circuit arrangement for measuring leakage current utilizing a differential integrating capacitor
US6556935B2 (en) Small shape recognizing capacitive sensor device
EP0811850B1 (en) High resolution supply current test system
US7859268B2 (en) Method of testing driving circuit and driving circuit for display device
US7818137B2 (en) Characterization circuit for fast determination of device capacitance variation
US7952343B2 (en) Current measurement circuit and method
US20030112028A1 (en) Test circuit arrangement and method for testing a multiplicity of transistors
US6766266B1 (en) Testing device and testing method for semiconductor integrated circuits
KR20010020388A (ko) 누설 전류 보상회로를 구비하는 집적회로 테스터
JPWO2005020324A1 (ja) 半導体集積回路の雑音検出及び測定回路
US6535011B1 (en) Testing device and testing method for a semiconductor integrated circuit and storage medium having the testing program stored therein
US11567121B2 (en) Integrated circuit with embedded testing circuitry
US20090108865A1 (en) Method and apparatus for array-based electrical device characterization
US6831474B2 (en) Apparatus and method for testing a plurality of electrical components that are coupled to one another
Hatzopoulos et al. Current conveyor based test structures for mixed-signal circuits
JP4909192B2 (ja) コンデンサ容量測定装置
JP3815982B2 (ja) 半導体記憶装置
CN117214544A (zh) 一种微小器件电容和电容电压特性测量电路及其测量方法
Narula et al. Integrated VLSI potentiostat for cyclic voltammetry in electrolytic reactions
JP2881825B2 (ja) テスト回路
JP4280915B2 (ja) 電流−電圧変換回路
JP3488182B2 (ja) 表面形状認識センサ装置
KR0147453B1 (ko) 반도체 집적회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application