DE10010946C2 - Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein eine Schaltungsanordnung sowie ein Verfahren zum Bewerten von Kapazitäten. Das möglichst exakte Bewerten von Kapazitäten, das heißt das numerische Bestimmen eines Werts der Kapazität in einer vorgesehenen Einheit, spielt in zahlreichen Anwendungen der Technik eine große Rolle, insbesondere bei kleinen Kapazitäten. Für bestimmte Zwecke wie beispielsweise Meßzwecke, wo die Größe der Kapazität möglichst exakt bekannt sein muß, ist eine präzise Bestimmung der in der Schaltung vorkommenden Kapazität(en) essentiell für das Erhalten des gewünschten Ergebnisses.

Aus der Druckschrift DE 42 37 196 sind ein Verfahren und eine Anordnung zur Messung zumindest einer Kapazität offenbart, bei welchen ein bezüglich seiner Kapazität zu messender Kondensator mit einem Anschluß konstant auf einem Bezugspotential gehalten wird, während der andere Anschluß des zu erfassenden Kondensators mit einem Null-Potential (Sensor-Massepotential) bzw. mit einem hiermit verknüpften Referenzpotential verbunden ist. Zur Aufladung und Entladung des Kondensators wird das Sensor-Massepotential umgeschaltet, so daß einerseits eine Aufladung während der Ladephase und andererseits eine Entladung während der Entladephase in Verbindung mit einer reduzierten Spannungsdifferenz erreicht wird. Zur Umschaltung des Sensor-Massepotentials ist eine Hilfsspannungsquelle vorgesehen, die wahlweise zuschaltbar ist und eine definierte Potentialverschiebung bewirkt.

Desweiteren sind aus der Druckschrift CHEN, James C. [u. a.]: An On-Chip, Attofarad Interconnect Charge-Based Capacitance Measurement (CBCM) Technique. In: IEDM, 1969, S. 69-72, und aus der Druckschrift McGAUGHY, Bruce W. [u. a.]: A Simple Method for On-Chip, Sub-Femto Farad Interconnect Capacitance Measurement. In: IEEE Electron Device Letters, 1997, Bd. 18, Nr. 1, S. 21-23, Kapazitätsmeßverfahren zur Messung von auf einem Chip vorhandenen parasitären Kapazitäten bekannt, wobei Signalgeneratoren auf dem Chip vorgesehen sein können, so daß lediglich eine Gleichstrom-Meßeinrichtung erforderlich ist. Mittels zweier Transistoren werden zwei sich nicht überlappende Signale aufgebracht und es erfolgt eine Aufladung und Entladung der zu erfassenden Kapazitäten, wobei der Ladestrom zur Bestimmung der Kapazität gemessen wird. Die durch die Messung erfaßten Teststrukturen sind derart aufgebaut, daß nur eine Teststruktur die zu messende Kapazität aufweist, während die andere Teststruktur keine derartige Kapazität enthält, und wobei ein Spannungspegel angelegt wird.

Ferner ist aus der Druckschrift US 4 860 232 eine digitale Schaltung zur präzisen Messung einer veränderlichen kleinen Kapazität vorgesehen, bei der ein Referenzkondensator und ein Sensor-Kondensator vorgesehen sind. Mittels einer Schalteinrichtung werden den Kondensatoren verschiedene Bezugsspannungen zugeführt. Die Kondensatoren sind ferner mit einem Komparator verbunden, der die Spannungen mit einer Bezugsspannung vergleicht, und es wird mittels einer Rückkopplungsschleife eine Offset-Spannung entsprechend einer ermittelten Kapazitätsdifferenz bestimmt.

Speziell für die parametrische Beschreibung von CMOS- Prozessen und anderen Technologien ist es nötig, den Absolutwert beabsichtigter On-Chip-Kapazitäten, beispielsweise für Analoganwendungen, und unbeabsichtigter, aber technisch unvermeidbarer Parasitärkapazitäten, z. B. Leitungsbeläge, Leitungskreuzungen in verschiedenen Metallebenen, etc. zu charakterisieren. Für die mitunter sehr kritischen Analoganwendungen ist es zudem erforderlich, das Matching-Verhalten (Paarigkeits-Verhalten) gewünschter On- Chip-Kapazitäten zu kennen, d. h. es müssen Kapazitätsverhältnisse charakterisiert werden.

Dabei ist für beide Fälle in bestimmten Anwendungen eine sehr hohe Genauigkeit wünschenswert oder erforderlich. Im Stand der Technik sind einige Meßmethoden bzw. -schaltungen bekannt, welche die zu charakterisierende Kapazität in einen Strom, eine Spannung oder eine Frequenz umsetzen, da diese Parameter mit externen Meßgeräten relativ problemlos mit hoher Genauigkeit gemessen werden können. Eine direkte Messung des Kapazitätswertes ist aufgrund der Parasiten in externen Zuleitungen, sowie Zuleitungen und Pads On-Chip ohnehin nicht möglich.

Schaltungen für die On-Chip-Kapazitäts-Spannungs-, On-Chip- Kapazitäts-Strom-, oder On-Chip-Kapazitäts-Frequenz-Umsetzung werden darüber hinaus in Produkten benötigt, in welchen Sensorsignale, die von kapazitiven Sensoren stammen, bewertet und weiterverarbeitet werden müssen (z. B. kapazitive Drucksensoren, Beschleunigungssensoren, . . .)

Alle vorbekannten Schaltungen weisen jedoch den Nachteil auf, daß interne Parasitärkapazitäten sowie andere Nicht- Idealitäten der verwendeten Bauelemente zu einem bestimmten Meßfehler führen, welcher um so größer ist, je geringer die zu charakterisierende Kapazität ist.

Im Stand der Technik werden Prinzipien und Schaltungen angegeben, die den Wert von Kapazitäten oder das Verhältnis zweier oder mehrerer Kapazitäten in eine einfacher handhabbare Größe wie Strom, Spannung oder Frequenz bzw. Strom-, Spannungs-, oder Frequenzverhältnisse umsetzen. Alle diese Schaltungen besitzen aber die im folgenden aufgeführten Nachteile:

• - Parasitärkapazitäten und andere nicht-ideale Eigenschaften der in der jeweiligen Bewerterschaltung eingesetzten realen Bauelemente verfälschen das Meßergebnis oder müssen mit schaltungstechnischen Mitteln so weit wie möglich kompensiert werden. Keine der bislang bekannten Kompensationsmethoden führt jedoch zu einer vollständigen Fehlerunterdrückung.
• - Viele der angegebenen Konzepte normieren die gemessenen Werte auf eine ebenfalls integrierte, quantitativ jedoch nicht exakt bekannte Referenzkapazität. Somit erlauben diese Verfahren zwar Aussagen über Kapazitätsverhältnisse, wie sie für Matching-Untersuchungen benötigt werden, präzise Schaltungen sind jedoch zum einen sehr aufwendig und die erzielte Auflösung bleibt trotz allen designtechnischen Aufwandes durch Parasitäreffekte und Nicht-Idealitäten der verwendeten Bauelemente beschränkt. Absolutwertbestimmungen kleiner Kapazitäten (z. B. Leitungskreuzungen), welche für die Prozeß-Parametrisierung unabdingbar sind, sind mit solchen Schaltungen ohnehin unmöglich.

So wurde beispielsweise von Chen et al. in "Proceedings of the IEEE International Conference on Microelectronic Test Structures", 1997, Seite 77 und in "IEEE Transactions on Semiconductor Manufacturing", Band 11, Nr. 2, 1998, Seite 204, eine Bewerterschaltung vorgeschlagen, deren Stärken und Grenzen im folgenden diskutiert werden.

Fig. 1a) zeigt das dieser bekannten Bewerterschaltung zugrundeliegende Prinzip mit idealisierten Bauelementen. Es beruht darauf, daß eine der beiden Elektroden der Kapazität auf ein festes Potential V₀ gelegt wird, daß die andere der beiden Elektroden mittels der Schaltelemente SW₁ und SW₂ in periodischem, alternierenden Wechsel mit den Potentialen V₁ und V₂ (mit V₁ ≠ V₂) verbunden wird, so daß die zu bewertende Kapazität C_char mit der gleichen Periode zwischen diesen beiden Potentialen umgeladen wird, und daß der Mittelwert des Lade-(oder Entlade-)stromes I_meas,1 mittels eines geeigneten Instrumentes gemessen wird, wobei dieses Strommeßinstrument 1 entweder (wie in der Abbildung gezeigt) zwischen dem Schaltelement SW₁ und der Quelle mit dem Potential V₁, oder aber alternativ zwischen dem Schaltelement SW₂ und der Quelle mit dem Potential V₂ liegt.

Gemäß dem in Fig. 1 gezeigten Timing-Diagramm sollen die Schaltelemente SW₁ und SW₂ während der "CLOSED"-Phasen geschlossen und während der "OPEN"-Phasen in nicht leitendem Zustand sein. Die zur Ansteuerung der Schaltelemente SW₁ und SW₂ verwendeten Pulse Φ₁ und Φ₂ bilden sogenannte nicht- überlappende Takte, was eine notwendige Bedingung für die Anwendung dieser Meßschaltung darstellt. Während der Intervalle, in denen beide Schaltelemente geöffnet sind, "floated" der Knoten N₁₂ und innerhalb der Schaltung fließt an keiner Stelle Strom. Unter Berücksichtigung des endlichen Leitwertes der Schalter SW₁ und SW₂ in geschlossenem Zustand muß die Bedingung eingehalten werden, daß die Dauer der "CLOSED"-Phasen mindestens jeweils so lang ist, daß die Kapazität praktisch vollkommen umgeladen werden kann, d. h. der Knoten N₁₂ bei Beginn der "OPEN"-Phasen jeweils volles V₁ bzw. V₂-Potential erreicht hat.

Der zeitliche Mittelwert des gemessenen Stromes ergibt sich für diese ideale Anordnung gemäß

I_meas,1 = C_char × (V₁ - V₂) × f (1)

wobei f = 1/T und T die Periodendauer ist. Daraus ergibt sich für die zu bewertende Kapazität

I_meas,1 steht dabei für den zeitlichen Mittelwert des gemessenen Stromes I_meas,1(t) über eine ganze Periode T bzw. ein ganzzahliges Vielfaches davon, wobei die Festlegung des Startpunktes τ dieser Periode(n) beliebig ist. In der meßtechnischen Praxis erhält man den Wert von C_char, indem man den Mittelwert des Ladestromes I_meas,1 bei einer nicht zu geringen Frequenz f (z. B. f ≧ 10 kHz) mit Hilfe eines Meßinstrumentes, welches bei der gewählten Frequenz zu träge ist, um dem Zeitverlauf des Stromes zu folgen, z. B. alle Typen der von der Fa. Hewlett-Packard angebotenen Parameter- Analyzern, über eine Zeitdauer mißt, welche groß gegen die Periodendauer T ist. Das Meßinstrument wirkt in diesem Falle also integrierend.

Wenn man die idealen Schalter SW₁ und SW₂ durch reale Bauelemente ersetzt, spielen die Parasitärkapazitäten dieser Bauelemente eine bedeutende Rolle. In der in Fig. 2 gezeigten Schaltung ist der Schalter SW₁ durch den p-MOS- Transistor T₁ und der Schalter SW₂ durch den n-MOS-Transistor T₂ ersetzt worden. Ferner wurde hier V₁ = VDD und V₂ = V₀ = GND-Potential = 0 V gewählt. Wie ersichtlich, treten am Knoten N₁₂ neben den beiden genannten Transistoren und der zu charakterisierenden Kapazität C_char Parasitärkapazitäten C_p,1 und C_p,2 auf. Diese Parasitärkapazitäten setzen sich im wesentlichen aus den Kapazitäten der jeweiligen Draingebiete der Transistoren gegen Substrat bzw. Wanne zusammen. Anstelle der idealisierten Gleichung (1) ergibt sich (mit V₁ - V₂ = VDD) für diesen Zweig

Simulationen auf Basis einen 0.5 µm CMOS-Prozesses mit Minimalabmessungen für beide Transistoren (d. h. in diesem Fall Weite W = 0.7 µm und Länge L = 0.5 µm) und mit C_char = 10 fF ergeben für die aus dem Strom ermittelte Gesamtkapazität einen Meßwert zwischen 25 und 30 fF, d. h. eine inakzeptabel große Abweichung von über 100% vom Istwert der zu bewertenden Kapazität.

Zur Lösung dieses Problems wurde vorgeschlagen, wie in Fig. 2 gezeigt, zwei identische Zweige [T₁, T₂] und [T₃, T₄] aufzubauen, in welchen jeweils die Transistoren T₁ und T₃ bzw. T₂ und T₄ gleiche Abmessungen und gleiches Layout haben und welche jeweils paarweise gleiche Ansteuersignale erhalten. Die zu bewertende Kapazität C_char wird wie gezeigt jedoch nur in einem Zweig realisiert. Ein Zweig der Schaltung wird genutzt, um die Summe aus zu bewertender Kapazität und Parasitärkapazitäten zu bestimmen, der andere Zweig wird genutzt, um ausschließlich die Summe der Parasitärkapazitäten (in diesem Zweig!) zu charakterisieren. Somit ergibt sich für die Ströme I_meas,1 und I_measI_meas,101

I_meas,1 = (C_char + C_p,1 + C_p,2) × VDD × f (4)

und

I_meas,101 = (C_p,101 + C_p,102) × VDD × f (5)

Differenzenbildung beider Gleichungen führt zu

I_meas,1 - I_meas,101 = (C_char + (C_p,1 + C_p,2) - (C_p,101 + C_p,102)) × VDD × f (6)

Unter der Annahme

C_p,1 + C_p,2 = C_p,101 + C_p,102 (7a)

bzw.

(C_p,1 + C_p,2)/(C_p,101 + C_p,102) = r = 1 (7b)

(mit "r" für "ratio")
liesse sich also aus Messung der beiden Ströme nach Differenzenbildung gemäß Gl. (6) theoretisch der exakte Wert von C_char bestimmen.

Es ist jedoch bekannt, daß auch Bauelemente mit gleichen Abmessungen, gleichem Layout, gleicher Orientierung, und gleicher Topologie in der Umgebung aufgrund von stochastischen Ursachen Parametervariationen aufweisen. Zwei benachbarte Bauelemente zeigen trotz gleichem Layout etc. Unterschiede, einen sogenannten Mismatch, in ihren elektrischen Parametern.

Ein solcher Mismatch der Transistoren in der Schaltung gemäß Fig. 2 führt dazu, daß der Wert r in Gleichung (7b) für mehrfache (identische) Realisierung der Schaltung unterschiedliche Werte (um 1 herum) annimmt. Somit bestimmen die Mismatch-Eigenschaften der Transistoren in Fig. 2 bzw. der mit diesen Transistoren assoziierten Parasitärkapazitäten die erreichbare Auflösung dieser Schaltung zur Charakterisierung kleiner Kapazitäten. Aus der Tatsache, daß ein Mismatch nicht vermieden werden kann, folgt, daß dieser Meßfehler eine inhärente und unvermeidbare Eigenschaft des Konzeptes ist, in einem ersten Zweig der Schaltung die Summe aus C_char und den Parasitärkapazitäten (dieses Zweiges) und in dem zweiten Zweig nur den Wert der Parasitärkapazitäten (des zweiten Zweiges) zu bestimmen.

Zusammenfassend kann gesagt werden, daß bis heute keine Methode bzw. Schaltung bekannt ist, die eine einfache und präzise, von Parasitäreffekten und dem Einfluß nicht-idealer Eigenschaften der in der Bewerterschaltung verwendeten Bauelemente freie Bestimmung der Absolutwerte von Kapazitäten, speziell von On-Chip-Kapazitäten erlaubt. Das gleiche gilt für Schaltungen zur präzisen Bewertung von Kapazitätsverhältnissen. Selbstverständlich gilt, daß für den Fall der Verfügbarkeit einer hochpräzisen Schaltung oder Methode für die Absolutwertbestimmung gleichzeitig das Problem der Charakterisierung von Kapazitätsverhältnissen gelöst ist.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltung und ein zugehöriges Verfahren zur Bewertung von Kapazitäten der eingangs genannten Art in der Weise auszugestalten, daß die meßtechnische Eliminierung von Parasitäreffekten und sonstige Abweichungen bei der korrekten Bestimmung von Kapazitäten gewährleistet ist.

Erfindungsgemäß wird diese Aufgabe mittels einer Schaltungsanordnung zum Bewerten von Kapazitäten mit den Merkmalen gemäß Patentanspruch 1 sowie mittels eines Verfahrens zum Bewerten von Kapazitäten mit den Merkmalen gemäß Patentanspruch 15 gelöst.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind in den jeweiligen Unteransprüchen angegeben.

Die erfindungsgemäße Schaltungsanordnung zum Bewerten von Kapazitäten umfaßt eine Prüfzweig, der mit einer ersten Elektrode einer zu bewertenden Kapazität verbunden ist und mittels dessen an die erste Elektrode zwei verschiedene Potentiale anlegbar sind und einem Meßzweig, der mit einer zweiten Elektrode der zu bewertenden Kapazität verbunden ist und der einen ersten Meßpfad und einen zweiten Meßpfad aufweist, die an einem gemeinsamen Potential anliegen, wobei der erste Meßpfad ein Instrument zur Bewertung der Kapazität aufweist und der erste und zweite Meßpfad mit der zweiten Elektrode verbindbar sind.

Bei dem erfindungsgemäßen Verfahren wird zum Bewerten einer Kapazität durch alternierendes Anlegen zweier unterschiedlicher Potentiale an eine erste Elektrode der Kapazität und durch Alegen eines gemeinsamen Potentials an eine zweite Elektrode der Kapazität über einen Meßzweig ein Laden oder Entladen bewirkt. Im einzelnen erfolgt zumindest ein Bewerten der Kapazität während des Ladens oder Entladens in dem Meßzweig, indem die zweite Elektrode der zu bewertenden Kapazität während des Ladens oder Entladens der Kapazität über ein Instrument in einem ersten Meßpfad des Meßzweigs mit dem gemeinsamen Potential verbunden wird. In dem jeweils umgekehrten Fall, in welchem die zumindest eine Bewertung nicht erfolgt, wird die zweite Elektrode der zu bewertenden Kapazität während des jeweiligen Entladens oder Ladens über einen zweiten Meßpfad des Meßzweigs mit dem gemeinsamen Potential verbunden.

Auf diese Weise ist erfindungsgemäß eine korrekte Bestimmung von Kapazitäten gewährleistet, wobei meßtechnisch Parasitäreffekte eliminiert werden.

Im einzelnen ist hierbei unter der zu bewertenden Kapazität jede in einer Schaltung vorkommende Kapazität zu verstehen, die gemessen werden soll, beispielsweise On-Chip-Kapazitäten, die mit Halbleiter-Prozessen hergestellt werden können oder Kapazitäten bei diskreten Schaltungsanordnungen, Kondensatoren etc. Jede Kapazität weist zwei symmetrische Elektroden auf, die mit dem Rest einer Schaltung verbunden sind. Im Falle der Schaltungsanordnung zur Bewertung von Kapazitäten wird der Teil der Schaltung, welcher mit der einen Elektrode verbunden ist, als Prüfzweig bezeichnet, da er bei der Prüfung der Kapazität beteiligt ist und der mit der anderen Elektrode verbundene Zweig wird als Meßzweig bezeichnet, der so genannt wird, da in ihm die eigentliche Messung, das heißt Bewertung der Kapazität vorgenommen wird. Unter einem Pfad ist hier ein zwei Punkte eindeutig verbindendes elektrisch Leitsystem zu verstehen, in das neben den eigentlichen Leitern weitere Elemente wie Schalter, Transistoren und Meßinstrumente eingegliedert sein können.

Diese erfindungsgemäße Schaltungsanordnung ermöglicht durch ihre Anlegbarkeit der verschiedenen Potentiale die Durchführung des erfindungsgemäßen Verfahrens zur Bewertung von Kapazitäten.

In einer einfachen bevorzugten Ausführungsform kann an den Prüfzweig einfach eine Wechselspannung angelegt werden, deren Amplitudenmaxima dann jeweils die zwei verschiedenen Potentiale darstellen. Die Wechselspannung kann vorzugsweise eine Rechteckspannung sein, um ein klares und schnelles Hin- und Herschalten zwischen den beiden verschiedenen Potentialen zu ermöglichen.

Alternativ ist es auch möglich, daß der Prüfpfad einen ersten Prüfpfad mit einem ersten Schaltelement und einen zweiten Prüfpfad mit einem zweiten Schaltelement aufweist, wobei am ersten Prüfpfad ein erstes Potential und am zweiten Prüfpfad ein zweites Potential anliegen und beide Prüfpfade über einen Knoten mit der ersten Elektrode verbunden sind. Durch diese bevorzugte Anordnung ist vermittels der beiden Schaltelemente gewährleistet, daß die verschiedenen Potentiale an die Elektrode anlegbar sind. In diesem Falle erfolgt die Verbindbarkeit über Schaltelemente.

Das gleiche gilt auch im Meßzweig, der dadurch gekennzeichnet sein kann, daß die Verbindung des ersten Meßpfads über ein drittes Schaltelement und die Verbindung des zweiten Meßpfads über ein viertes Schaltelement erfolgen. Vorzugsweise ist zumindest eines der Schaltelemente ein Transistor. In der Tat werden bei üblichen Schaltungen, speziell bei Halbleiterschaltungen, alle Schaltelemente Transistoren sein. Es ist jedoch auch möglich, beispielsweise falls der Prüfzweig eine Wechselspannung beinhaltet, nur im Bereich des Meßzweigs Transistoren zu verwenden, da im Bereich des Prüfzweigs keine Transistoren benötigt werden.

Vorzugsweise ist das Instrument zur Bewertung der Kapazität ein Strommeßgerät. Es ist jedoch auch vorstellbar, andere Instrumente zu verwenden, sofern sie geeignet sind, eine Bewertung der zu bewertenden Kapazität durchzuführen. Insbesondere werden sogenannte integrierende Meßgeräte verwendet, welche in der Lage sind, ein Stromflußintegral am Meßpfad zu bestimmen. Wie weiter unten im Einzelnen erläutert werden wird, erfolgt eine Bewertung der Kapazität mittels des Meßinstruments während des Ladens oder während des Entladens der Kapazität mit den Potentialen. Während des komplementären Vorgangs, also des Entladens oder des Ladens, erfolgt hingegen an diesem Meßinstrument keine Bewertung.

Es ist jedoch möglich, ein zweites Meßinstrument in den zweiten Meßpfad zu integrieren, welches eine von der ersten Bewertung unabhängige, zweite Bewertung der Kapazität während des zur ersten Bewertung komplementären Vorgangs, also des Entladens oder des Ladens, vornimmt. Durch Abgleich der beiden so erhaltenen, voneinander unabhängigen Bewertungen kann die Genauigkeit des erfindungsgemäßen Verfahrens weiter gesteigert werden.

Ein wichtiger Aspekt beim erfindungsgemäßen Verfahren ist das zeitlich koordinierte Anlegen der verschiedenen Potentiale an die verschiedenen Pfade, beziehungsweise Zweige, einer Schaltungsanordnung. Daher werden vorzugsweise zur Ansteuerung der Schaltelemente Taktsignale vorgesehen, die direkt oder indirekt an die Schaltelemente geführt werden und die ermöglichen können, periodisch und synchronisiert die verschiedenen relevanten Potentiale an die Elektroden der zu bewertenden Kapazität anzulegen. Diese verschiedenen Taktsignale können voneinander unabhängig generiert werden oder einen gemeinsamen Ursprung aufweisen. Beispielsweise ist es möglich, daß am ersten Schaltelement und am zweiten Schaltelement eine gemeinsame Taktwechselspannung als Taktsignal anliegt und das erste oder zweite Schaltelement so ausgebildet sind, daß sie von der Wechselspannung alternierend geschaltet werden oder geschaltet werden können. Hierzu bietet sich beispielsweise bei Verwendung von Transistoren an, daß das erste und zweite Schaltelement einen pMOS- und einen nMOS-Transistor aufweisen, welche von der Taktwechselspannung alternierend geschaltet werden oder geschaltet werden können.

Um die Synchronisierung der Taktsignale oder einer eventuell verwendeten Taktwechselspannung in einfacher Weise sicherzustellen, kann es außerdem bevorzugt sein, daß die Schaltungsanordnung weiterhin aufweist: ein Mittel zur Erzeugung der an den Schaltelementen anliegenden Taktsignale und gegebenenfalls einer verwendeten Taktwechselspannung aus einem Mastertaktsignal.

Somit wird nur ein Mastertaktsignal benötigt, um daraus alle anderen für die Ausführung des erfindungsgemäßen Verfahrens mit der Schaltungsanordnung notwendigen Taktsignale zu generieren.

Um die Ausführung der Schaltungsanordnung weiter zu vereinfachen, kann es weiterhin bevorzugt sein, daß das gemeinsame Potential gleich dem ersten oder dem zweiten Potential ist. Wiederum kann es vorteilhaft sein, wenn das erste oder zweite Potential eine Betriebsspannung, die der Schaltungsanordnung ohnedies immanent ist, darstellt und das andere der zweiten oder ersten Potentials die Masse ist.

Ferner beruht das Prinzip des erfindungsgemäßen Verfahrens darauf, daß eine der beiden Elektroden der zu bewertenden Kapazität (bei Verwendung einer erfindungsgemäßen Schaltanordnung, die mit dem Prüfzweig verbundene Elektrode) zwischen zwei Potentialen periodisch umgeladen wird, während die andere Elektrode auf einem gemeinsamen Potential verbleibt und eine Bewertung der Kapazität nur anhand des Lade- beziehungsweise Entladevorgangs erfolgt.

Das zumindest eine Bewerten der Kapazität erfolgt vorzugsweise durch ein Instrument, welches in einen ersten Meßpfad des Meßzweigs integriert ist. Dieses Meßinstrument kann beispielsweise ein Strommeßgerät sein, so daß das Bewerten mittels Messen eines Stromflußintegrals durch den ersten Meßpfad des Meßzweigs während des Ladens oder des Entladens der Kapazität erfolgen kann.

Um den Fehler während der Meßbewertung der Kapazität zu minimieren, wird es insbesondere bevorzugt, daß im Falle der Bewertung der Kapazität während des Ladens die Bewertung während des Entladens nicht durchgeführt wird, und daß im Falle der Bewertung der Kapazität während des Entladens die Bewertung während des Ladens nicht durchgeführt wird.

Das erfindungsgemäß angelegte gemeinsame Potential, welches während des zumindest einen Bewertens über das Meßinstrument geführt werden muß, wird vorzugsweise über einen zweiten Meßpfad des Meßzweigs an die zweite Elektrode angelegt (ohne über ein Meßinstrument geführt zu werden), während die zumindest eine Bewertung nicht erfolgt. Auf diese Weise ist es möglich, zuverlässig sicherzustellen, daß nur während des eigentlichen Meßvorgangs, also entweder während des Ladens oder während des Entladens, eine Messung über das Meßinstrument erfolgt und dennoch während der gesamten Zeit die zweite Elektrode am gemeinsamen Potential verbleibt, um ein Umladen zu gewährleisten.

Die oben geschilderten zeitlichen Verläufe der Messung während des Ladens und Entladens bedeuten nicht, daß zu allen Zeiten eine Messung erfolgen muß oder ein bestimmtes Potential an den Elektroden anliegen muß. Vielmehr ist es auch möglich, nur über bestimmte Zeitintervalle Potentiale anzulegen, beziehungsweise Messungen durchzuführen, während in anderen Zeitintervallen die für das erfindungsgemäße Verfahren verwendete Anordnung völlig von allen äußeren Potentialen abgekoppelt ist und somit auch nicht gemessen wird.

Es ist allerdings bevorzugt, daß das Bewerten der Kapazität so erfolgt, daß der gesamte Ladevorgang oder der gesamte Entladevorgang erfaßt wird.

Wie bereits oben im Hinblick auf die Vorrichtung ausgeführt, kann eine weitere, unabhängige Bewertung während des komplementären Vorgangs zur zumindest einen Bewertung erfolgen. Die Erfindung weist daher vorzugsweise den weiteren Schritt auf:

• - Zweites Bewerten der Kapazität während des Vorgangs des Entladens oder Ladens, bei dem das zumindest eine Bewerten nicht durchgeführt wird.

Das zweite Bewerten der Kapazität wird vorzugsweise durch ein zweites Instrument erfolgen, welches in einen zweiten Meßpfad integriert ist, um zu gewährleisten, daß der vom ersten Instrument abgeleitete Stromfluß während des komplementären Vorgangs des Entladens oder des Ladens durch das zweite Instrument fließen kann.

Das alternierende Anlegen des ersten und zweiten Potentials an die erste Elektrode kann beispielsweise in einem einfachen Fall durch Anlegen einer Wechselspannung an den Prüfzweig erfolgen. Es ist allerdings auch möglich, daß das alternierende Anlegen des ersten und des zweiten Potentials durch alternierendes Aufschalten eines ersten Prüfpfads mit einem ersten Potential und eines zweiten Prüfpfads mit einem zweiten Potential auf die erste Elektrode erfolgen kann.

Dieses Aufschalten kann beispielsweise mittels in die Prüfpfade integrierte Schaltelemente, beispielsweise Schalter oder Transistoren, erfolgen. Die Schaltelemente können hierbei von zwei oszillierenden Signalen angesteuert werden, welche bewirken, daß die Potentiale alternierend geschaltet werden. Auch die Verwendung einer Wechselspannung zum Hin- und Herschalten zwischen den beiden Potentialen ist möglich.

Um zu gewährleisten, daß eine Bewertung der Kapazität tatsächlich nur während des gewünschten Vorgangs, also beispielsweise des Ladens oder des Entladens, erfolgt, ist es möglich, daß der erste Meßpfad und der zweite Meßpfad alternierend auf die zweite Elektrode aufgeschaltet werden. Auch dieses Aufschalten kann mittels in die Meßpfade integrierter Schaltelemente erfolgen. Hierbei ist es wichtig, das Aufschalten der Potentiale mit dem Aufschalten der Meßpfade zu koppeln, so daß stets ein Potential mit dem zugehörigen Meßpfad gemeinsam aufgeschaltet werden.

Eine besonders bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens führt zu einer weiteren Reduktion des Meßfehlers, da der Mismatch innerhalb des Meßzweigs eliminiert wird. Dieses Verfahren weist die weiteren Schritte auf:

• - Vertauschen der zeitlichen Korrelation zwischen dem Anlegen des ersten und zweiten Potentials und dem zumindest einen Bewerten während des Laden oder des Entladens;
• - Erneutes Bewerten der Kapazität in dem Meßzweig; und
• - Genaueres Bestimmen der Kapazität aus den beiden Bewertungen.

Das Vertauschen der zeitlichen Korrelation kann beispielsweise dadurch erfolgen, das die Phase der Wechselspannung um 180° gegenüber dem Zeitraum der zumindest einen Bewertung verschoben wird, oder dadurch, daß entweder die zeitliche Ansteuerung der beiden Meßpfade oder das Anlegen der beiden Potentiale am Prüfzweig miteinander vertauscht werden.

Im folgenden soll die Erfindung und die ihr zugrundliegenden Prinzipien näher erläutert werden, wobei auf die beigefügten Abbildungen Bezug genommen werden wird, in denen folgendes dargestellt ist:

Fig. 1 zeigt, wie oben erläutert, eine im Stand der Technik bekannte Schaltungsanordnung zur Messung von Kapazitäten;

Fig. 2 zeigt eine weitere im Stand der Technik bekannte Schaltungsanordnung zur Messung von Kapazitäten;

Fig. 3 zeigt ein erstes Ausführungsbeispiel der vorliegenden Erfindung schematischer Darstellung;

Fig. 4 zeigt ein weiteres Ausführungsbeispiel der vorliegen­ den Erfindung in schematischer Darstellung, bei der die erste Elektrode mit einem Wechselstrom beschaltet ist;

Fig. 5 zeigt eine weitere Ausführungsform der vorliegenden Erfindung in schematischer Darstellung, bei der bestimmte Po­ tentiale verwendet werden;

Fig. 6 zeigt weitere Ausführungsformen der vorliegenden Er­ findung, bei der eine Realisierung durch eine CMOS-Schaltung gezeigt ist;

Fig. 7 zeigt eine weitere Ausführungsform der vorliegenden Erfindung als CMOS-Schaltung, bei der an der ersten Elektrode eine Wechselspannung angelegt ist;

Fig. 8 zeigt eine weitere Ausführungsform der vorliegenden Erfindung als CMOS-Schaltung, bei der die Schaltelemente Transistoren sind;

Fig. 9 zeigt ein Zeitablaufdiagramm der verschiedenen Poten­ tiale und der resultierenden Meßströme;

Fig. 10 zeigt eine schematische Darstellung des Meßzweigs gemäß der vorliegenden Erfindung zur Erläuterung der Elimi­ nierung eines Fehlers durch Mismatch;

Fig. 11 zeigt eine weitere Ausführungsform des vorliegenden Erfindung für eine weitere Fehlerminierung; und

Fig. 12 zeigt eine Schaltungsanordnung zur Generierung von benötigten Taktsignalen aus einem Mastertaktsignal.

Fig. 3 zeigt eine schematische Darstellung einer Prinzip­ schaltung gemäß der Erfindung. Die in der Figur mit einge­ zeichneten Kapazitäten C_p,12 und C_p,34 stehen für die in realen technischen Anwendungen unvermeidbaren Parasitärkapazitäten an den Knoten N₁₂ und N₃₄. Ihre Auswirkung auf die Funktion der Schaltung, bzw. die Tatsache, daß diese Parasitärkapazi­ täten das Meßergebnis nicht verfälschen, wird weiter unten im Detail diskutiert.

Das in Fig. 3 gezeigte erfinderische Prinzip beruht darauf, daß eine erste Elektrode der Kapazität C_char, die mit dem Kno­ ten N₁₂ des Prüfzweigs 2 verbunden ist, periodisch umgeladen wird zwischen den Spannungswerten V₁ und V₂, welche an den beiden Prüfpfaden anliegen, während die andere, zweite Elek­ trode, die mit dem Knoten N₃₄ des Meßzweigs 3 verbunden ist, auf dem gemeinsamen Potential V₀ verbleibt und der Mittelwert des nur während des Lade-(bzw. je nach Definition und Wahl von V₁, V₂ und V₃₄ ggf. auch des Entlade-)vorgangs auftreten­ den Verschiebestromes gemessen wird, der zwischen der Elek­ trode der Kapazität, die auf konstantem Potential V₀ liegt, und der Spannungsquelle, die dieses Potential liefert, auf­ tritt. Dies geschieht dadurch,

• - daß eine der beiden Elektroden der Kapazität (diejenige, die in der Abbildung mit dem Knoten N₁₂ des Prüfzweigs ver­ bunden ist) mittels der Schaltelemente SW₁ und SW₂ in peri­ odischem Wechsel gemäß dem in der Abbildung gezeigten Ti­ ming-Diagramm mit den Potentialen V₁ und V₂ verbunden wird, so daß der Knoten N₁₂ mit der gleichen Periode zwischen diesen beiden Potentialen umgeladen wird,
• - daß die andere der beiden Elektroden (diejenige, die in der Abbildung mit dem Knoten N₃₄ des Meßzweigs verbunden ist), auf ein festes Potential, beispielsweise V₀ gelegt wird, wobei die Verbindung dieser Elektrode mit der Spannungs­ quelle, die das Potential V₀ liefert, gemäß dem in der Fig. 3 gezeigten Timing-Diagramm entweder über den Strom- Prüfpfad, der durch Schließen des Schaltelementes SW₃ ent­ steht, oder aber über den Strom-Prüfpfad, der durch Schlie­ ßen des Schaltelementes SW₄ entsteht, hergestellt wird,
• - und daß entweder der mit dem Lade- oder der mit dem Entla­ devorgang auftretende Verschiebestrom (in der Fig. 3 I_meas,3) mittels eines geeigneten Instrumentes gemessen wird, welches träge gegenüber der gewählten Taktfrequenz ist und damit integrierend wirkt, und wobei dieses Strom­ meßinstrument 1 entweder (wie in der Figur gezeigt) in dem gleichen Strom-Meßpfad wie das Schaltelement SW₃ oder aber in dem gleichen Strom-Meßpfad wie das Schaltelement SW₄ liegt.

Wie aus dem Timing-Diagramm in Fig. 3 ersichtlich ist, haben alle zur Ansteuerung verwendeten Signale Φ₁, Φ₂, Φ₃, und Φ₄ die gleiche Frequenz, jedoch unterschiedliche Phasenlage und ggf. auch unterschiedliche Duty-Cycle-Verhältnisse.

Gemäß dem in Fig. 3 gezeigten Timing-Diagramm für den "OPEN"- und "CLOSED"-Zustand der Schaltelemente SW₁, SW₂, SW₃ und, SW₄, welcher durch die Ansteuersignale Φ₁, Φ₂, Φ₃, und Φ₄ definiert wird, wird die Einhaltung der beiden folgenden, für das Funktionieren der Methode vorteilhaften Bedingungen garantiert:

• - der Knoten N₃₄ wird jeweils vor Beginn und nach Beendigung eines Umladevorgangs der zu bewertenden Kapazität über ge­ nau einen der beiden möglichen Meßpfade mit dem Potential V₀ verbunden, so daß das Strommeßinstrument 1 - je nachdem, ob es in dem gleichen Meßpfad wie das Schaltelement SW₃ oder aber in dem gleichen Meßpfad wie das Schaltelement SW₄ liegt - entweder den Verschiebungsstrom, der dem gesamtem Ladevorgang entspricht oder aber den Verschiebungsstrom, der dem gesamtem Entladevorgang der Kapazität C_char ent­ spricht, mißt.
• - Frequenz und Dauer der "OPEN"-Phasen der Signale Φ₁, Φ₂, Φ₃, und Φ₄ werden so gewählt, daß das Potential am Knoten N₁₂ während der Umladevorgänge jeweils sicher die vollen Werte V₁ und V₂ erreicht.

Im Timing-Diagramm der Fig. 3 sind ferner Zeitintervalle eingezeichnet (punktierte Bereiche), in denen die eine oder die andere oder aber beide der beiden Elektroden der Kapazi­ tät C_char "floaten". Insbesondere ist auch eine exakt komple­ mentäre Ansteuerung der Schaltelemente SW₁ und SW₂ möglich, d. h. daß das Schließen von SW₁(SW₂) jeweils zeitgleich mit dem Öffnen von SW₂(SW₁) erfolgt bzw. daß das Ansteuersignal Φ₂ exakt komplementär zum Ansteuersignal Φ₁ ist.

Die Berechnung der Kapazität aus den Parametern V₁, V₂ und f = 1/T erfolgt durch die oben angegebene Gleichung (1). Die Wahl des Potentials V₀ hat keinen Einfluß auf das Meßergeb­ nis, sofern C_char spannungsunabhängig ist, es sich also um ei­ ne ideale Kapazität handelt.

Das Meßergebnis wird ferner nicht vom Wert und von den weite­ ren Eigenschaften, z. B. Linearität oder Spannungsabhängig­ keit, der Parasitärkapazitäten C_p,12 und C_p,34 beeinflußt. Zwar wird die Parasitärkapazität C_p,12 ebenfalls zwischen den Po­ tentialen V₁ und V₂ umgeladen, der hierfür nötige Strom fließt aber ausschließlich über die Schaltelemente SW₁ und SW₂ und durch die Quellen V₁ und V₂, nicht aber über die Schaltelemente SW₃ und SW₄, und somit auch nicht über das Strommeßinstrument 1 und die Quelle V₀. Da als Meßgröße I_meas,3 hier der zwischen dem Knoten N₃₄ und der Spannungsquelle V_o fließende Verschiebungsstrom herangezogen wird, und dieser exakt gleich ist mit dem zum Umladen der mit dem Knoten N₁₂ verbundenen Elektrode von C_char benötigten Strom (≠ Ge­ samtstrom zum Umladen des Knotens N₁₂), wird diese Meßgröße nicht von der Parasitärkapazität C_p,12 beeinträchtigt.

Die Parasitärkapazität C_p,34 geht ebenfalls nicht ins Meßer­ gebnis ein, da sie als Folge des konstanten Potentials am Knoten N₃₄ während des gesamten Meßablaufs nicht umgeladen wird und somit auch nicht zum Auftreten eines dieser Kapazi­ tät zuzuordnenden Lade-/Entladestromes führt.

Es ist möglich, die Takte Φ₁ und Φ₂ und/oder die Takte Φ₃ und Φ₄ miteinander zu vertauschen, bzw. den Strom nicht in dem Zweig mit dem Schaltelement SW₃ sondern mit dem Schaltelement SW₄ zu messen. Alle diese Maßnahmen wirken sich nur auf das Vorzeichen des Mittelwertes der Meßgröße I_meas aus, nicht je­ doch auf deren Betrag.

Wie in der in Fig. 4 dargestellten Ausführungsform der vor­ liegenden Erfindung gezeigt ist, kann das zum Betrieb der Schaltung notwendige Signal am Knoten N₁₂ des Prüfzweigs bzw. an der ersten Elektrode der zu bewertenden Kapazität auch da­ durch erzeugt werden, daß dieser Prüfzweig direkt von einer Wechselspannungsquelle 4 angesteuert wird, die ein trapez- oder rechteckförmiges Signal Φ₁₂ gemäß dem abgebildeten Puls­ diagramm oder in ähnlicher Weise liefert. In diesem Falle werden zwei unterschiedliche Potentiale V_H(Φ₁₂) und V_L(Φ₁₂) direkt über die den Prüzweig ansteuernde Quelle an diesen Knoten gelegt. Die Quellen V₁ und V₂ samt der zugehörigen Schaltelemente SW₁ und SW₂, die in Fig. 3 für den periodisch durchzuführenden Wechsels des Potentials am Knoten N₁₂ zu­ ständig sind, entfallen. Der Term (V₁ - V₂) zur Berechnung der Kapazität C_char in Gl. (2) muß in diesem Fall durch den Term

(V_H(Φ₁₂) - V_L(Φ₁₂))

ersetzt werden.

Fig. 5 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, welche eine für viele praktische Anwendungen gün­ stige Vereinfachung der Ausführungsform aus Fig. 3 bzgl. der Wahl der Spannungen V₀, V₁ und V₂ darstellt. Hier wurde V₀ = V₂ = GND-Potential (= 0 V) und V₁ = VDD-Potential gewählt. Der Term (V₁ - V₂) zur Berechnung der Kapazität C_char in Glei­ chung (2) wird in diesem Fall durch den Betrag von VDD er­ setzt.

Die in den Fig. 4 und 5 erläuterten Ausführungsformen der vorliegenden Erfindung sind beliebig unter- und miteinander kombinierbar.

Eine weitergehende Konkretisierung des Ausführungsbeispiels aus Fig. 3 auf der Basis einer CMOS-Technologie ist in Fig. 6a dargestellt, wobei die Schaltelemente SW₁ . . . SW₄ durch den p-MOS-Transistor T₁ und die n-MOS-Transistoren T₂, T₃ und T₄ ersetzt sind. Gegenüber Fig. 3 erscheint das Taktsignal Φ₁ hier invertiert. Der Grund dafür liegt darin, daß der p- MOS-Transistor T₁ durch einen L-Pegel in den leitenden und durch einen H-Pegel in den sperrenden Zustand versetzt wird, während in den Fig. 3-5 für die Ansteuerung der Schaltele­ mente SW₁ . . . SW₄ grundsätzlich davon ausgegangen wurde, daß der "CLOSED"-Zustand durch Ansteuerung mit H-Pegel und der "OPEN"-Zustand durch Ansteuerung mit L-Pegel erreicht wird.

Gemäß dem Timing-Diagramm in Fig. 6a ist es möglich, Φ₁ = Φ₂ zu wählen. In Fig. 6b ist dieser für die Praxis sehr günsti­ ge Spezialfall dargestellt. Die Signale Φ₁ und Φ₂ aus Fig. 3 werden hier zu einem Signal Φ₁₂ zusammengefaßt, das den ge­ meinsamen Gateanschluß der Transistoren T₁ und T₂ ansteuert. Die Transistoren T₁ und T₂ bilden dabei einen einfachen CMOS- Inverter, der zur Ansteuerung nur ein Eingangssignal benö­ tigt, was eine vorteilhafte Vereinfachung gegenüber der Schaltung aus Fig. 6a darstellt.

Die Frequenz und Dauer der entsprechenden Zeitintervalle der Taktsignale Φ₁, Φ₂, Φ₃ und Φ₄, bzw. Φ₁₂, Φ₃, und Φ₄ muß in dieser konkretisierten, mit realen Bauelementen ausgeführten Umsetzung der Erfindung so gewählt werden, daß eine Aufladung der Kapazität C_char auf den vollen Wert von V₁ bzw. eine Ent­ ladung auf den vollen Wert von V₂ möglich ist und daß die je­ weiligen Verschiebungsströme während der Zeitintervalle, in denen T₃ bzw. T₄ leitet, vollständig wieder abklingen.

Statt der Verwendung eines pMOS Transistors ist grundsätzlich auch die Verwendung eines nMOS Transistors T₁ möglich, sofern das ansteuernde Signal Φ₁ ein Potential aufweist, das über dem ersten Potential V₁ liegt, da dann auch der volle Si­ gnalpegel bei Verwendung eine nMOS Transistors erreicht wer­ den kann. In diesem Fall ist eine Invertierung des Signals Φ₁, wie in Fig. 6 dagestellt, nicht mehr notwendig, so daß das Timing-Diagramm demjenigen der Fig. 5 entsprechen kann.

Fig. 7 zeigt eine Konkretisierung der Ausführungsform aus Fig. 4 in einer CMOS-Schaltung. Dementsprechend entfallen bei diesem Ausführungsbeispiel die Transistoren T₁ und T₂ aus Fig. 6 und deren Taktansteuersignale Φ₁ und Φ₂. Wie bereits im Zusammenhang mit Fig. 4 erläutert, wird hier der Knoten N₁₂ direkt von einer Wechselspannungsquelle 4 angesteuert, die ein trapez- oder rechteckförmiges Signal Φ₁₂ gemäß dem in der Figur dargestellten Taktdiagramm liefert. Bzgl. der Wahl der Dauer der Pulse gilt auch hier das im Zusammenhang mit Fig. 6 gesagte.

Die in Fig. 8 gezeigte Ausführungsform der vorliegenden Er­ findung basiert auf der in Fig. 6 gezeigten, wobei hier bzgl. der Wahl der Spannungen V₀, V₁ und V₂ eine für die Pra­ xis günstige Variante mit V₀ = V₂ = GND-Potential (= 0 V) und V₁ = VDD-Potential gewählt wurde, so daß der Term (V₁ - V₂) zur Berechnung der Kapazität C_char in Gleichung (2) durch den Be­ trag von VDD ersetzt wird. Insbesondere Fig. 8b ist durch die Verwendung eines gemeinsamen Taktsignals zu Ansteuerung der beiden Prüfpfade und der damit verbundenen Vereinfachung der Schaltung auf nur noch drei Taksignale in der Praxis be­ sonders vorteilhaft.

Wie in den Fig. 3-8 gezeigt und in diesem Zusammenhang auch bereits diskutiert wurde, ist kein sehr starres Verhält­ nis des Timings der Signale Φ₁, Φ₂, Φ₃, und Φ₄ bzw. Φ₁₂, Φ₃ und Φ₄ erforderlich. Es muß lediglich die Einhaltung der zu­ vor erwähnten Bedingungen für die Abfolge der Zustandswechsel dieser Signale erfüllt sein, was jedoch eine sehr einfach zu erfüllende, unkritische Anforderung darstellt. Für die Mes­ sung einer zu bewertenden Kapazität gemäß Gleichung (1) muß nur die Frequenz genau bekannt sein. Frequenzen jedoch lassen sich mit verhältnismäßig geringem Aufwand sehr genau messen.

Im folgenden soll eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung erläutert werden, bei der die Taktsi­ gnalerzeugung durch zusätzliche Schaltung vereinfacht worden ist. In manchen Anwendungen kann es wünschenswert sein, statt vier oder drei Ansteuertaktsignale Φ₁, Φ₂, Φ₃, und Φ₄ bzw. Φ₁₂, Φ₃, und Φ₄ lediglich ein einziges sog. "Master-"signal Φ_M bereitzustellen und aus diesem die erforderlichen Signale zu generieren. Dieses kann mit Hilfe von On-Chip- Logigschaltungen erfolgen.

Fig. 12 zeigt eine von vielen Möglichkeiten für diese Aus­ führungsform der Erfindung. Die Schaltung besteht in ihrem Kern aus einem rückgekoppelten sechsstufigen Schieberegister aus Master-Slave-Flipflops (MSFF_i, i = 1 . . . 6). Jedes Flipflop hat je einen auf den Master wirkenden Setz- (S) und Rücksetz- (R) eingang, komplementäre Slave-Ausgänge Q und Q, einen auf Master und Slave wirkenden Triggereingang T, und einen auf den Zustand des Slave wirkenden übergeordneten In­ itialisierungs-Eingang INIT, wobei die Aktivierung dieses Eingangs die Zustände Q = L und Q = H bewirken möge. Die Flipflops seien hier so aufgebaut, daß sie mit der fallenden Flanke des Triggersignales am Eingang T das an den Eingängen S und R des Masters anstehende Datum in den Master übernehmen und mit der steigenden Flanke des Triggersignales dieses Da­ tum in den Slave übergeben, so daß es dann auch an dessen Ausgängen bereitsteht. Die Ausgänge Q der Flipflops MSFF₁- MSFF₅ liefern schaltungsinterne Signale A₁- A₅, ein weiteres internes Signal A₆ wird von dem Ausgang Q von MSFF₆ bereitge­ stellt.

Bei Betriebsbeginn wird die gesamte Schaltung zunächst in­ itialisiert über das Signal INIT_ALL. Dieses Signal kann ent­ weder extern bereitgestellt werden oder aber On-Chip über ei­ ne sogenannte Power-On-Reset-Schaltung erzeugt werden, welche bei Anlegen der Betriebsspannung ein einziges Initialisie­ rungs-Signal erzeugt und dann in einen inaktiven Zustand übergeht. Die Signale A₁-A₅ weisen jetzt einen L-Pegel auf, das Signal A₆ einen H-Pegel.

Wie in dem Timing-Diagramm gezeigt, bewirkt nun jeder Wechsel des Signals Φ_M, welches die Triggereingänge aller Master- Slave-Flipflops ansteuert, von L auf H, daß das Signal A_i, i = 1 . . . 6, welches zuvor einen H-Pegel aufwies, auf L-Pegel gesetzt wird, und das Signal A_(imod6)+1, i = 1 . . . 6, von L­ auf H-Pegel wechselt. Dabei ist immer exakt eines aller sechs Signale A_i, i = 1 . . . 6, auf H-Pegel, alle anderen weisen L- Pegel auf.

Wie in der Abbildung gezeigt, werden die Signale A_i zur An­ steuerung von drei RS-Flipflops (RSFF_k, k = 1 . . . 3) verwen­ det, die bei einem Zustand S = H(L) und R = L(H) an ihren Eingängen einen Zustand Q = H(L) und Q = L(H) an ihren Ausgängen aufweisen, und bei dem Eingangszustand S = R = L ihren Ausgangszustand beibehalten. Die Signale B_k, k = 1 . . . 3, an den Ausgängen der RS-Flipflops können gemäß dem resul­ tierenden Timing-Diagramm nun als Steuersignale und Φ₄ bzw. Φ₁₂, Φ₃, und Φ₄ für die Schaltungen gemäß Fig. 3-8 verwendet werden mit B₁ = Φ₁ = Φ₂ bzw. B₁ = Φ₁₂, B₂ = Φ₃ und B₃ = Φ₄. Diese Signale weisen in dieser Schaltungsreali­ sierung ein Drittel der Frequenz des Mastertaktes Φ_M auf.

Im folgenden sollen Ergebnisse und weitere Optimierungen der vorliegenden Erfindung besprochen werden. Fig. 9 zeigt das Ergebnis einer Simulation für eine Schaltung gemäß Fig. 8b mit C_char = 10 fF, VDD = 3.3 V und T = 1000 ns. Die Technolo­ gieparameter für die Transistoren T₁-T₄ entstammen einem 3.3 V n-Wannen-CMOS-Prozeß mit einer Oxiddicke von 9 nm und einer minimalen Kanallänge von 0.5 µm. Die Weite W und Länge L der Transistoren wurde hier zu W = 10 µm und L = 0.5 µm ge­ wählt. An den Inverter, bestehend aus den Transistoren T, und T₂ und an die Transistoren T₃ und T₄ werden Taktsignale gemäß dem in Fig. 9 gezeigten Taktdiagramm angelegt. Neben den An­ steuertaktsignalen Φ₁₂, Φ₃ und Φ₄, zeigt die Figur die Ströme I_meas,3(t) und I_meas,4(t) sowie deren Integral über die Zeit. Für die Bestimmung der Kapazität gemäß Anmerkung im Zusammenhang mit Gleichung (2) ist jeweils die Differenz beider Integrale über drei Perioden eingezeichnet.

In der nachstehenden Tabelle 1 ist das Ergebnis dieser Simu­ lation (Simulation 1.1) zusammen mit weiteren Ergebnissen für verschiedene Werte von C_char, VDD, und T dargestellt.

Tabelle 1

Simulationsergebnisse für das in Fig. 8b gezeigte Ausführungsbeispiel mit verschiedenen Werten für C_char, VDD und T

Es zeigen sich exzellente Übereinstimmungen zwischen dem in der Simulation für C_char angegebenen Wert und dem ermittelten Wert. Der absolute und der relative Meßfehler liegt in allen Fällen zwischen 0 und 0.002 fF bzw. 0 und 0.004%. Diese Ab­ weichungen liegen im Rahmen der Ungenauigkeiten bei den wäh­ rend der Simulation vorgenommenen numerischen Rechnungen. Ei­ ne Umrechnung des "Fehlers" von 0.002 fF bei VDD = 3.3 V (siehe Simulation 1.2 in Tabelle 1) in eine Ladungsmenge er­ gibt beispielsweise den Wert von 6.6 × 10^-18 C. Dieser Wert entspricht in etwa dem Wert von 41 Elementarladungen (Elemen­ tarladung q = 1.602 × 10^-19 C). Im Falle des in Fig. 9 ge­ zeigten Simulationsergebnisses bzw. des Ergebnisses gemäß Si­ mulation 1.1 in Tabelle 1 entspricht der "Fehler" von 0.0003 fF bei VDD = 3.3 V einer Ladungsmenge von etwa 6 Elementarla­ dungen.

Zur in der Praxis erreichbaren Auflösung des erfindungsgemä­ ßen Verfahrens wird im folgenden ein Beispiel unter Bezug auf die Nomenklatur in Fig. 6 gegeben. Für Potentialdifferenzen (V₁ - V₂) in der Größenordnung von 1 V, Frequenzen f in der Größenordnung von 1 MHz und zu bewertende Kapazitäten in der Größenordnung von 10 fF ergibt sich ein Meßsignal (Meßstrom I_meas,3) in der Größenordnung von 10 nA. Derartige Ströme kön­ nen von modernen Meßgeräten problemlos sehr genau gemessen werden oder in On-Chip integrierten Schaltungen verarbeitet werden.

Das erfindungsgemäße Verfahren und die erfindungsgemäße Schaltungsanordnung lassen die Charakterisierung von Kapazi­ täten als Funktion der (DC-) Spannung über der Kapazität (sog. C-V-Messungen) zu. Dazu kann, wieder bezugnehmend auf die Nomenklatur in Fig. 6, das Intervall (V₁ - V₂) relativ klein gewählt werden, z. B. (V₁ - V₂) = 100 mV und die Charak­ terisierung für verschiedenen Werte von V₀ vorgenommen. Es ergeben sich somit Werte für C_char in den Arbeitspunkten (V₂ + (V₁ - V₂)/2) - V₀ = (V₂ + V₁)/2 - V₀.

Im folgenden soll der durch einen sogenannten Transistor- Mismatch in der erfindungsgemäßen Schaltungsanordnung auftre­ tende Meßfehler diskutiert werden, da in den in Tabelle 1 gezeigten Simulationsergebnissen Parametervariationen der Tran­ sistoren (= Mismatch) nicht berücksichtigt wurden.

Parametervariationen der Transistoren T₁ und T₂ in den Fig. 6 und 8 sind vollkommen unkritisch. Alle nicht-idealen Eigenschaften realer Schaltungen bzw. realer Bauelemente, die sich am Knoten N₁₂ des Prüfzweigs 2 auswirken, beeinflussen das Bewertungsergebnis aufgrund des erfindungsgemäßen Prin­ zips nicht.

Parametervariationen (Mismatch) der Transistoren T₃ und T₄ in den Fig. 6, 7 und 8 können zu gewissen Meßfehlern für die zu bewertenden Kapazitäten führen. Die Ursache dieser Fehler liegt darin, daß auch die Transistoren T₃ und T₄ bei Poten­ tialänderungen an ihren Gates, d. h. während der transienten Umschaltvorgänge von L- nach H-Pegel bzw. von H- nach L-Pegel an den Gates bei Betrieb der Schaltung, gewisse Netto- Ladungsbeiträge auf den Knoten N₃₄ des Meßzweigs 3 liefern, welche sich als Strombeiträge äußern, die durch die Meßquelle fließen. Für in ihren elektrischen Eigenschaften exakt glei­ che Transistoren T₃ und T₄ spielt der Einfluß dieser Ladungs­ beiträge auf das Meßergebnis keine Rolle. Diese Beiträge sind auch im Falle voneinander abweichender elektrischer Eigen­ schaften der Transistoren T₃ und T₄ in der Summe gering, da der durch die Gatepulse erzeugte Beitrag pro Transistor sich während einer ganzen Periode im wesentlichen schon selbst kompensiert. Es ergibt sich jedoch ein geringer Restfehler. Eine genaue analytische Diskussion bzgl. des Zustandekommens dieses Fehlers ist äußerst kompliziert und setzt komplexe de­ vicephysikalische Betrachtungen voraus: So müssen dabei die Kapazitäten zwischen Gate und den Junctions und zwischen Gate und Kanalbereich betrachtet werden, wobei alle diese Größen eine Spannungsabhängigkeit aufweisen. Von entscheidender Be­ deutung bei dieser Betrachtung ist ferner die Frage nach dem (gatespannungsabhängigen!) Anteil der Gate-Kanal-Kapazität im Falle schwacher und starker Inversion, der den jeweiligen Junctions zuzuschlagen ist. Aus diesem Grunde unterbleibt ei­ ne solche analytische Fehlerbetrachtung an dieser Stelle.

Es soll jedoch im folgenden die in der Praxis bedeutende Fra­ ge nach Ausmaß und Bedeutung des Mismatches von T₃ und T₄ diskutiert werden. Als Beispiel dazu sind in Tabelle 2 einige Simulationen (Simulation 2.1, 2.4, und 2.7) zu der Schaltung gemäß Fig. 8b gezeigt, wobei jeweils unterschiedliche Werte für die Parameter Schwellenspannung V_th, Weite W, und Länge L der Transistoren verwendet wurden. Ferner wurde C_char = 10 fF, V₁ = VDD = 3.3 V, V₂ = V₀ = GND = 0 V, und T = 1000 ns ge­ wählt. Die Technologieparameter für die Transistoren T₁-T₄ entstammen einem 3.3 V CMOS-Prozeß mit einer Oxiddicke von 9 nm und einer minimalen Kanallänge von 0.5 µm. Die Weite W und die Länge L der Transistoren T₁ und T₂ beträgt - sofern nicht als fehlerbehaftet angenommen und dann in den entsprechenden Zeilen der Tabelle vermerkt - wie in den zuvor diskutierten. Simulationen W = 0.7 µm, L = 0.5 µm (= Minimalabmessungen).

Tabelle 2

Die durch Mismatch bedingten Parametervariationen der Transistoren T₂ und T₄ sind jeweils fett gedruckt

Aus Matching-Untersuchungen an Transistoren ist bekannt, daß die Parametervariationen in elektrischen Parametern der Tran­ sistoren im wesentlichen durch Variationen der Schwellenspan­ nung bedingt sind. So entspricht der Wert für die Differenz der Schwellenspannungen in Tabelle 2 etwa dem 3σ-Wert, welcher bei Messungen an Transistoren dieser Prozeßgeneration gefunden wird. Die Werte für die Weiten- und Längen-Differenz sind ebenfalls als worst-case-Parameter aufzufassen.

Wie man sieht, ist der Fehler in allen Fällen relativ gering. Im Detail ergibt sich aus den angenommenen Fehlerwerten in den Transistorparametern für die absoluten und relativen Feh­ ler ΔC_char und ΔC_char/C_char:

|ΔC_char(ΔV_th ≦ 10 mV)| < 8 aF bzw. |(ΔC_char/C_char)(ΔV_th ≦ 10 mV)| < 0.08%,

|ΔC_char(ΔW ≦ 50 nm)| < 4 aF bzw. |(ΔC_char/C_char)(ΔW ≦ 50 nm)| < 0.04%,

und |ΔC_char(ΔL ≦ 50 nm)| < 0.13 fF bzw. |(ΔC_char/C_char)(ΔL ≦ 50 nm)| < 1.3%.

Der mit Abstand betragsmäßig größte Effekt ergibt sich somit im Falle von Unterschieden in der Kanallänge. Unter der An­ nahme, daß alle 3 Fehlerursachen mit maximaler Amplitude ge­ mäß Tabelle 2 auftreten, ergibt sich als Maximalfehler

|ΔC_char,max| < 0.14 fF bzw. |(ΔC_char/C_char)_max| < 1.4%.

Weitere Simulationen mit den Transistorparametern und Be­ triebsbedingungen gemäß Tabelle 2, jedoch anderen Werten für C_char ergeben, daß der absolute Fehler in sehr guter Näherung nicht vom Wert der zu bewertenden Kapazität abhängt. Somit verringert sich der relative Fehler von C_char für größere Wer­ te von C_char in dem Maße, wie C_char bezogen auf den Wert von, im vorliegenden Beispiel 10 fF zunimmt. Somit ergibt sich beispielsweise für C_char = 50 fF anstelle des Ergebnisses zu den Simulationen 2.7 bzw. 2.8 |ΔC_char/C_char(C_char = 50 fF, ΔL = 50 nm)| ≈ 0.26% = (10 fF/50 fF) × 1.3%. Zum Vergleich sei genannt, daß das Ergebnis aus den Simulationen 2.7 bzw. 2.8 bei C_char = 10 fF gemäß Simulator einen relativen Fehler von ≈ 1.3% er­ gibt.

Ein möglicherweise noch auftretender Fehler kann durch Lay­ out- und Dimensionierungsmaßnahmen bzgl. T₃ und T₄ weiter vermindert werden, um die Genausigkeit der erfindungsgemäßen Schaltung und des erfindungsgemäßen Verfahrens weiter zu ver­ bessern. Aus Untersuchungen zum Transistormatching ist be­ kannt, daß durch Layoutmaßnahmen sowie durch Vergrößerung der Transistorfläche das Mismatch zweier Transistoren eines Tran­ sistorpaares vermindert werden kann. Geeignete Layouts, z. B. mit ineinander verschachtelten Transistoren, und die Wahl größerer Transistorflächen können auch hier als wirkungsvol­ les Mittel zur Verringerung des Fehlers eingesetzt werden. Die Vergrößerung der Fläche hat ansonsten keine Auswirkungen auf die Genauigkeit der Auflösung des Verfahrens.

Die Reduktion des oben beschriebenen Fehlers kann ebenfalls durch eine andere Wahl der Betriebsbedingungen von T₃ und T₄ erreicht werden. Wie bereits oben erwähnt, ist der hier dis­ kutierte Bewertungsfehler durch über die Gates der Transisto­ ren T₃ und T₄ eingekoppelte Ladungsbeiträge auf den Knoten N₃₄ bedingt. Die Größe dieser Ladungsbeiträge hängt von der Grö­ ße der Pegel ab, mit denen die Gates dieser Transistoren an­ gesteuert werden (Taktsignale Φ₃ und Φ₄). Das Verhältnis der insgesamt auf den Knoten N₃₄ eingekoppelten Ladungsbeiträge zum Betrag der über die Kapazität C_char verschobenen Ladung wiederum richtet sich nach dem Verhältnis des Spannungshubes (V₁ - V₂), mit dem die Kapazität C_char umgeladen wird, und dem Spannungshub der Signale Φ₃ und Φ₄ V_H(Φ₃, Φ_4.) - V_L(Φ₃, Φ₄). Dementsprechend sinkt der absolute und relative Fehler bei der Bewertung von C_char mit steigendem Verhältnis von (V₁ - V₂) zu (V_H(Φ₃, Φ₄) - V_L(Φ₃, Φ₄)), wie Simulationen bestätigen.

In einer besonders bevorzugten Ausführungsform der vorliegen­ den Erfindung erlaubt eine einfache Erweiterung der Schaltun­ gen bzw. des Betriebes der Schaltungen gemäß Fig. 6-8 eine vollständige Kompensation des durch Mismatch von T₃ und T₄ bedingten Bewertungsfehlers. Diese Ausführungsform wird im folgenden unter Bezugnahme auf Fig. 10 erläutert werden.

Wie in Fig. 10a schematisch dargestellt, bewirkt Mismatch der Transistoren T₃ und T₄ einen Fehlerstrom I_f, dessen zeit­ licher Mittelwert I_f eine in Fig. 10a eingezeichete Richtung aufweist und damit ungleich 0 ist. Dieser Fehlerstrom ist un­ abhängig davon, ob in den Knoten N₃₄ über eine angeschlossene Kapazität weitere Ladungsmengen eingespeist werden oder nicht. Wenn der mit dem Ladevorgang von C_char assoziierten Verschiebestrom mit I_c, der mit dem Entladevorgang von C_char assoziierten Verschiebestrom mit I_d, deren zeitliche Mittel­ werte mit I_c und I_d, und die an der nicht mit dem Knoten N₃₄ verbundene Elektrode der Kapazität C_char anliegende Pulsspan­ nung mit Φ_char bezeichnet werden, so können diese Parameter, wie in Fig. 10b gezeigt, in eine den Fig. 6-8 gemeinsame Ausschnittszeichnung mit den Transistoren T₃ und T₄ eingetra­ gen werden. Wie ersichtlich, fließen in jedem der drei am Knoten N₃₄ angeschlossenen Zweige jeweils paarweise verschie­ dene Kombinationen aus jeweils zwei der drei genannten Strö­ me. Unter Berücksichtigung der Identität I_c = -I_d,, d. h. der Tatsache, daß die zeitlichen Mittelwerte der mit dem Lade- bzw. mit dem Entladestrom assoziierten Verschiebeströme bis auf das Vorzeichen gleich sind, ergeben sich in Fig. 10b für die zeitlichen Mittelwerte der Zweigströme I₃ und I₄ die Beziehungen

I₃(Fall b) = I_c + I_f (8a)

I₄(Fall b) = -I_d - I_f (8b)

Werden nun das Taktsignal Φ₁₂ in den Timing-Diagrammen zu den Fig. 3-8 invertiert, die Signale Φ₃, und Φ₄ jedoch unver­ ändert beibehalten, so fließt der mit dem Ladevorgang (Entla­ devorgang) assoziierte Verschiebestrom I_c(I_d) nicht mehr über T₃(T₄), sondern über T₄(T₃), so daß er jetzt zum Zweig­ strom I₄(I₃) und nicht mehr zum Zweigstrom I₃(I₄) beiträgt. Diese Situation ist in Fig. 10c dargestellt. Anstelle von Gleichung (8) gilt nun

I₃ = -I_d + I_f (9a)

I₄ = I_c - I_f (9b)

Da I_c und I_d unterschiedliche Vorzeichen haben und da |I_f| << |I_c| = |I_d| gilt, wechseln die jeweiligen Zweigströme I₃ und I₄ beim Übergang der Bedingungen von Gleichung (8) zu den Be­ dingungen von Gleichung (9) ihr Vorzeichen. Da der durch Mis­ match von T₃ und T₄ bedingte Strom I_f hingegen nur von den Eigenschaften der Transistoren T₃ und T₄ und den Taktsignalen Φ₃, und Φ₄, nicht jedoch von Φ₁₂ abhängt, ändert sich sein Betrag und sein Vorzeichen zwischen Gleichung (8) und Glei­ chung (9) nicht. Eine Subtraktion der Gleichungen (8a) und (9a) ergibt unter Berücksichtigung der Identität I_c = -I_d

I₃(Fall b) - I₃(Fall c) = (I_c + I_f) - (-I_d + I_f) = I_c + I_d = 2 × I_c(10)

Somit erhält man durch Einsetzen von 1/2 × (I₃(Fig. 10b) - I₃(Fig. 10c)) in Gleichungen (1) oder (2a) anstelle des Parameters I_meas,1 ein von Parametervariationen der Transistoren T₃ und T₄ unbeeinflußtes Meßergebnis. Anstelle der Subtraktion gemäß Gleichungen (10) können auch die Beträge von |I₃(Fall b)| und |I₃(Fall c))|,

|I₃(Fall b)| = |I_c| + |I_f| (11a)

|I₃(Fall c)| = |-I_d| - |I_f| = |I_c| - |I_f|, (11b)

addiert werden, so daß man den zweifachen Wert des Betrages von |I_c| erhält.

Sofern die Ansteuertaktsignale Φ₁, Φ₂, Φ₃, und Φ₄ bzw. Φ₁₂, Φ₃, und Φ₄ von externen Vorrichtungen, wie Geräten, geliefert werden, ist es möglich, daß deren jeweilige L- und H-Pegel nicht exakt identisch oder nicht exakt bekannt sind. Im fol­ genden soll der Einfluß der dieser Ungenauigkeiten bei den Ansteuertaktsignalen auf einen möglichen Meßfehler diskutiert werden.

Falls eine Schaltung gemäß Fig. 7 bzw. gemäß Fig. 4 verwen­ det wird, bei welcher der Knoten N₁₂ direkt über das Signal Φ₁₂ angesteuert wird, geht die Differenz V_H(Φ₁₂) - VL(Φ₁₂) di­ rekt in das Meßergebnis ein. Mit der modifizierten Form der Gleichung (2a) (vgl. Diskussion der Fig. 4 und 7) bedeutet dies, daß der relative Meßfehler bei der Bewertung der Kapa­ zität in etwa gleich dem relativen Fehler der Potentialdiffe­ renz V_H(Φ₁₂) - VL(Φ₁₂) ist.

Sofern jedoch Schaltungen gemäß den Fig. 6 und 8 bzw. 3 und 5 verwendet werden, sind L- und H-Pegel der jeweiligen Taktsignale Φ₁ und Φ₂ bzw. Φ₁₂ unkritisch, da sie hier nur zur Ansteuerung der Transistoren T₁ und T₂ bzw. der Schalte­ lemente SW₁ und SW₂ dienen und die Potentialdifferenz am Knoten N₁₂ während des Schaltungsbetriebes über Gleichspannungen V₁ und V₂ bzw. VDD- und GND-Potential definiert ist. Diese Gleichspannungen sind wesentlich besser kontrollierbar als die Potentialdifferenz V_H(Φ₁₂) - VL(Φ₁₂) in Fig. 7 bzw. Fig. 4. Es muß in den Schaltungen gemäß Fig. 6 und 8 lediglich sichergestellt sein, daß die Transistoren T₁ und T₂ sicher geöffnet und geschlossen werden. Dieses ist leicht möglich, da L- und H-Pegel in der meßtechnischen Praxis um maximal ei­ nige 10 mV von ihren Sollwerten abweichen.

Unterschiede in den jeweiligen H- und L-Pegeln der Signale Φ₃ und Φ₄ in den Schaltungen gemäß den Fig. 6-8 hingegen wir­ ken sich auf das Meßergebnis ähnlich wie eine zuvor disku­ tierte Abweichung in der Schwellenspannung der Transistoren T₃ und T₄ aus (vgl. Kapitel 4.2). In einer weiteren, bevor­ zugten Ausführungsform der Erfindung kann diese mögliche Feh­ lerquelle jedoch auch leicht umgangen werden, indem die von einem (externen Gerät) gelieferten Signale Φ_3,ext und Φ_4,ext in der Schaltung bzw. auf dem integrierten Schaltkreis mit Hilfe von Invertern gepuffert werden, wie in Fig. 11 dargestellt ist. Beide Transistoren T₃ und T₄ erhalten nun als H-Pegel (L-Pegel) identische Werte, nämlich den Wert der Spannung V_H,34(V_L,34), mit der die Inverter in Fig. 11b betrieben wer­ den. Die Ansteuersignale der Transistoren T₃ und T₄ werden hier durch eine Reihenschaltung von jeweils zwei Invertern angesteuert, damit keine Inversion der (externen) Taktsignale Φ_3,ext und Φ_4,ext gegenüber Fig. 11a erfolgen muß. Falls je­ doch zur Ansteuerung von T₃ und T₄ jeweils nur ein Inverter verwendet wird, was bzgl. der Höhe von H- und L-Pegel an den Gates der Transistoren T₃ und T₄ auch bereits zum gewünschten Effekt führt, müssen die in den Timing-Diagrammen in den Fig. 6-8 für Φ₃ und Φ₄ eingezeichneten Signale invertiert werden.

Claims (27)

1. Schaltungsanordnung zum Bewerten von Kapazitäten mit
einem Prüfzweig (2), der mit einer ersten Elektrode einer zu bewertenden Kapazität (C_char) verbunden ist und mittels dessen an die erste Elektrode zwei verschiedene Potentiale (V₁, V₂) anlegbar sind, und
einem Meßzweig (3), der mit einer zweiten Elektrode der zu bewertenden Kapazität verbunden ist und der einen ersten Meßpfad und einen zweiten Meßpfad aufweist, die an einem ge­ meinsamen Potential (V₀) anliegen, wobei der erste Meßpfad ein Instrument (1) zur Bewertung der Kapazität aufweist und der erste und zweite Meßpfad mit der zweiten Elektrode ver­ bindbar sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß am Prüfzweig (2) eine Wechselspannung anliegt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich­ net, daß die Wechselspannung eine Rechteckspannung ist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß der Prüfzweig (2) einen ersten Prüfpfad mit einem ersten Schaltelement (SW₁) und einen zweiten Prüfpfad mit ei­ nem zweiten Schaltelement (SW₂) aufweist, wobei am ersten Prüfpfad ein erstes Potential (V₁) und am zweiten Prüfpfad ein zweites Potential (V₂) anliegen und beide Prüfpfade über einen Knoten (N₁₂) mit der ersten Elektrode verbunden sind.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die Verbindung des ersten Meßpfads über ein drittes Schaltelement (SW₃) und die Verbindung des zweiten Meßpfads über ein viertes Schaltelement (SW₄) er­ folgt.

6. Schaltungsanordnung nach einem der Ansprüche 4 oder 5, da­ durch gekennzeichnet, daß zumindest eines der Schaltelemente ein Transistor (T₁, T₂, T₃, T₄) ist.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß das Instrument zur Bewertung ein Strommeßgerät (1) ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, da­ durch gekennzeichnet, daß der zweite Meßpfad ein zweites In­ strument für eine weitere, von der Bewertung unabhängige zweite Bewertung der Kapazität aufweist.

9. Schaltungsanordnung nach einem der Ansprüche 4 bis 8, da­ durch gekennzeichnet, daß zur Ansteuerung der Schaltelemente Taktsignale vorgesehen sind, die direkt und/oder indirekt in die Schaltelemente geführt werden.

10. Schaltungsanordnung nach einem der Ansprüche 4 bis 9, da­ durch gekennzeichnet, daß am ersten Schaltelement (SW₁) und am zweiten Schaltelement (SW₂) eine gemeinsames Taktwech­ selspannung anliegt und das erste und zweite Schaltelement so ausgebildet sind, daß sie von der Taktwechselspannung alter­ nierend geschaltet werden oder geschaltet werden können.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekenn­ zeichnet, daß erstes und zweites Schaltelement einen pMOS (T₁) und einen nMOS Transistor (T₂) aufweisen, die von der Taktwechselspannung alternierend geschaltet werden oder ge­ schaltet werden können.

12. Schaltungsanordnung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß sie weiterhin aufweist ein Mittel zur Erzeugung der an den Schaltelementen anliegenden Taktsi­ gnale und gegebenenfalls einer verwendeten Taktwechselspan­ nung aus einem Mastertaktsignal.

13. Schaltungsanordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß das gemeinsame Potential gleich dem ersten oder dem zweiten Potential ist.

14. Schaltungsanordnung einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß das erste oder das zweite Potential eine Betriebsspannung ist und das zweite oder das erste Potential die Masse ist.

15. Verfahren zum Bewerten von Kapazitäten, unter Verwendung einer Schaltungsanordnung nach einem der Ansprüche 1 bis 14, mit folgenden Schritten:

• - Laden und Entladen der zu bewertenden Kapazität (C_char) durch alternierendes Anlegen eines ersten und eines zweiten, vom ersten unterschiedlichen Potentials an eine erste Elektrode der Kapazität (C_char) über einen Prüfzweig (2) und Anlegen ei­ nes gemeinsamen Potentials an eine zweite Elektrode der Kapa­ zität (C_char) über einen Meßzweig (3), und
• - Zumindest ein Bewerten der Kapazität (C_char) während des La­ dens oder des Entladens der Kapazität (C_char) in dem Meßzweig (3) durch
• - Verbinden der zweiten Elektrode der Kapazität (C_char) zum zumindest einen Bewerten während des Ladens oder Entla­ dens der Kapazität (C_char) über ein Instrument (1) in einem ersten Meßpfad des Meßzweigs (3) mit dem gemeinsamen Potenti­ al. und
• - Verbinden der zweiten Elektrode der Kapazität (C_char) jeweils während des Entladens oder Ladens der Kapazität (C_char) über einen zweiten Meßpfad des Meßzweigs (3) mit dem gemeinsamen Potential, wenn das zumindest eine Bewerten nicht erfolgt.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das zumindest eine Bewerten mittels Messen eines Stromfluss­ integrals durch den ersten Meßpfad des Meßzweigs (3) während des Ladens oder des Entladens der Kapazität (C_char) erfolgt.

17. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeich­ net, daß im Falle der Bewertung der Kapazität (C_char) während des Ladens die zumindest eine Bewertung nicht während des Entladens erfolgt und daß im Falle der Bewertung der Kapazi­ tät (C_char) während des Entladens die zumindest eine Bewertung nicht während des Ladens erfolgt.

18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch ge­ kennzeichnet, daß das gemeinsame Potential über einen zweiten Meßpfad des Meßzweigs (3) an die zweite Elektrode angelegt wird, während die zumindest eine Bewertung nicht erfolgt.

19. Verfahren nach einem der Ansprüche 15 bis 18, dadurch ge­ kennzeichnet, daß das Bewerten der Kapazität (C_char) so erfolgt, daß der gesamte Ladevorgang oder der gesamte Entlade­ vorgang erfasst wird.

20. Verfahren nach einem der Ansprüche 15 bis 19, dadurch ge­ kennzeichnet, daß es den weiteren Schritt aufweist:

• - Zweites Bewerten der Kapazität während des Vorgangs des Ent­ ladens oder Ladens, bei dem das zumindest eine Bewerten nicht durchgeführt wird.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß das zweite Bewerten der Kapazität durch ein zweites Me­ ßinstrument erfolgt, welches in einen/den zweiten Meßpfad des Meßzweigs integriert ist.

22. Verfahren nach einem der Ansprüche 15 bis 21, dadurch ge­ kennzeichnet, daß das alternierende Anlegen des ersten und zweiten Potentials durch Anlegen einer Wechselspannung an den Prüfzweig (2) erfolgt.

23. Verfahren nach einem der Ansprüche 15 bis 21, dadurch ge­ kennzeichnet, daß das alternierende Anlegen des ersten und zweiten Potentials durch alternierendes Aufschalten eines ersten Prüfpfads des Prüfzweigs (2) mit einem ersten Potenti­ al und eines zweiten Prüfpfads des Prüfzweigs (2) mit einem zweiten Potential auf die erste Elektrode erfolgt.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß das Aufschalten mittels in die Prüfpfade integrierter Schalt­ elemente erfolgt.

25. Verfahren nach einem der Ansprüche 15 bis 24, dadurch ge­ kennzeichnet, daß der erste Meßpfad und der zweite Meßpfad alternierend auf die zweite Elektrode aufgeschaltet werden.

26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß das Aufschalten mittels in die Meßpfade integrierter Schalt­ elemente erfolgt.

27. Verfahren nach einem der Ansprüche 15 bis 26, dadurch ge­ kennzeichnet, daß es die weiteren Schritte aufweist:

• - Vertauschen der zeitlichen Korrelation zwischen dem Anlegen des ersten und zweiten Potentials und dem zumindest einen Be­ werten während des Laden oder des Entladens;
• - Erneutes Bewerten der Kapazität (C_char) in dem Meßzweig; und
• - Genaueres Bestimmen der Kapazität aus den beiden Bewertun­ gen.