CN103308095A - 对在半导体芯片中的环境状况的检测 - Google Patents

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Abstract

描述了一种可以能够可再生地测量极小电容及其变化的电容传感器和测量电路。该电容可以根据本地环境状况，比如机械应力（例如翘曲或剪应力）、机械压力、温度和/或湿度，而变化。可能所期望的是，提供集成到半导体芯片中的电容器，该电容器足够小且对精确测量预期半导体芯片所经历的状况敏感。

Description

对在半导体芯片中的环境状况的检测
对有关申请的交叉引用 
本申请要求了2012年3月16日提交的美国临时申请No.61/611,755的优先权的权益，为所有目的通过引用而在此将其内容整体并入。
技术领域
组装在先进封装中的半导体芯片可能在制造和测试期间以及在最终用户环境中经受重大的机械压力、机械应力、湿度和/或温度循环。这可导致例如由连接级、器件/晶体管级和/或芯片衬底本身中的裂缝以及层离所引起的芯片故障。使用先进技术节点（比如包括Cu/低k互连的节点）的芯片由于密集且多孔的低k材料的固有机械缺点而甚至更易于故障。 
诸如低k电介质的一些材料对诸如水的湿气的侵入和扩散尤其敏感。这样的湿气侵入可由于水分子的高的极性而增加k值（电介质常数），并且可导致RC延迟增加、信号降级、互连电容负载增加、寄生功率损失、和/或互连腐蚀。 
对于诸如功率芯片的一些芯片，温度变化可导致芯片封装内侧的芯片的重大翘曲，比如通过以达到大约2μm的中心边缘差从-55℃处的凸起变形变化到+150℃处的凹入变形。该翘曲可在芯片内引起大的固有应力和张力，其转而可导致芯片的早期故障或降级。 
已经提出的是，压电电阻器可被嵌入在芯片衬底中以测量应力级。然而，这些很可能将仅具有对互连或后段制程（BEOL）栈中（比如更弱的Cu/低k级之一中）的本地化芯片/封装相互作用应力的边际敏感度。而且，这样的电阻器很可能将不检测诸如机械压力或湿度的其他因素。 
发明内容
这里描述了革新的电容传感器和测量电路，其可以能够再生地测量极小电容及其变化。该电容可以根据本地环境状况，比如机械应力（例如翘曲或剪应力）、机械压力、温度和/或湿度，而变化。已经周知的是，一般而言，电容可具有根据这样的变量而变化的电容。因此，可能所期望的是，提供集成到半导体芯片中的电容器，该电容器足够小且对精确测量预期半导体芯片所经历的状况敏感。 
电容器可以是个别电容器，或其可以是穿过半导体芯片的一个或多个部分的以二维或三维分布的较大量电容器（例如阵列）的一部分。通过以分布式的方式提供多个电容，也可以确定芯片的各种位置内的本地状况。该一个或多个电容可以被放置在相对于芯片的其他元件的特定战略位置中，比如邻近芯片的密封环（湿气屏障）。电容的这样的战略定位可增加其提供早期检测特定状况的能力，比如早期检测穿过密封环的湿度渗透。 
由于电容器可提供极小的电容及其变化，这里描述了可能能够更加精确且可靠地测量这种极小电容和变化的专门电路。标准电容测量电路可能是不足够的。 
测量的电容和/或环境状况可由芯片用于触发一个或多个动作，比如给芯片用户或周围器件提供迫近芯片故障警告信号，当芯片将很可能故障时提供数据预测，和/或修改芯片的功能。在并入芯片的周围器件接收这样的信号的情况下，该器件可能能够通过进行诸如增加芯片的冷却和/或给器件的用户提供指示的对策而应答。所测量的电容和/或环境状况可以进一步被存储在芯片内的存储器中，以提供那些电容和/或环境状况的历史。所存储的历史数据和/或在所存储的历史数据中检测的趋势可附加地或可替换地用于触发一个或多个动作。 
尽管对迫近芯片故障的早期监控和警告可能在任何芯片应用中有用，但是其可能尤其在要求可靠性增加和最小停工期的特定芯片应用中有用。这样的芯片应用可包括但不限于服务器、汽车、安全性、和医疗应用。然而，这里描述的概念可用于任何芯片应用中的任何芯片，比如不限于微处理器、微控制器、通信芯片、存储器等。 
在考虑随后的详细描述时这些和其他方面将是清楚的。 
附图说明
通过参考考虑了附图的附后的说明书来获取对本公开和这里描述的各种方面的潜在优点的更完整的理解，在附图中，类似的参考标记指明类似的特征，并且其中： 
图1是具有分布在整个芯片上的传感电容器的半导体芯片的例子的平面图；
图2是图1的半导体芯片的侧剖视图；
图3是用于检测和利用来自传感电容器的电容测量的示例系统的框图；
图4是可用于测量电容器的电容的示例传感电路的示意图；
图5是比较用于测量电容的各种技术的示例近似模拟性能的曲线图；
图6是比较传统技术和这里描述的技术之间的进一步的示例近似模拟性能的另一曲线图；
图7-13是半导体芯片内的传感电容器和有关电路的示例布局布置的平面图；
图14-17是传感电容器的示例构造的侧剖视图；和
图18A-18H以及18J-18L是传感电容器的示例构造的平面图。 
所注意的是，附图中的一个或多个可以是必须按比例绘制。 
具体实施方式
图1是具有分布在整个芯片101上的一个或多个传感电容器102的半导体芯片101的例子的平面图。芯片101还可包含其他电路，比如晶体管、电容器、电阻器、电感器、存储单元、时钟发生器等。芯片101可以是任何类型的包含电路的芯片101，诸如但不限于微处理器芯片、存储器芯片、通信芯片、数字信号处理（DSP）芯片、功率芯片、放大器芯片、现场可编程门阵列（FPGA）、逻辑芯片等。 
传感电容器102可用于检测一个或多个环境状况，比如温度、湿度、压力和/或剪应力。每个传感电容器102的位置可基于所期望感测的环境状况的类型而在策略上被布置。例如，传感电容器102中的一个或多个可被布置在芯片101的外围附近以提供对从芯片的边缘进入芯片的湿气（湿度）的早期检测。如周知的，到低k电介质中的湿气扩散改变了电介质的k值。 
如图2所示，芯片101可例如具有衬底201，衬底201具有形成芯片102的电路和结构的一个或多个层202、203、204、205。这些层202-205可以由各种材料制成，比如导体（例如金属或多晶硅）和绝缘体/电介质（例如氧化硅）。如所期望的，传感电容器102可以被布置在层202-205的任意一个或多个中和/或衬底201中。因此，例如，传感电容器102中的给定一个可以被完全布置在层201-205中的单个层或衬底201内，而传感电容器102中的另一个可跨过层202-205中的两个或更多个层和/或衬底201而延伸。因此，如所期望的，传感电容器102可不仅在芯片10内的不同横向位置处被不同地布置，还在芯片10内的不同垂直位置处被不同地布置。传感电容器102中的给定一个的垂直定位还可以基于所期望感测的环境状况的类型而在策略上被计划。例如，可能所期望的是测量芯片101的上层中的剪应力，并且因此传感电容器102中的一个或多个可被布置在上层（比如层205和/或204）中的一个或多个中。注意到，图2提供了相对简单的芯片101的分层，并且因此芯片101可以包含比衬底上所示的四个层更少或更多的层。芯片101还可以包含另外的层，该另外的层可以至少部分地延伸到（嵌入在）衬底201中，和/或衬底201本身可以由不同材料的多个层构成，比如硅衬底或绝缘体上硅衬底。 
图3是用于检测和利用来自一个或多个传感电容器102的电容测量的示例预警电路301的框图。在该例子中，两个传感电容器102-1和102-2被讨论。然而，如所期望的，可以存在许多更多的传感电容器，或者可以仅存在耦合到预警电路301的单个传感电容器。在该例子中，预警电路301可以包括传感电路302的一个或多个块（例如302-1,302-2，一个用于两个传感电容器102-1和102-2中的每一个）、诸如微处理器和/或其他控制电路的控制器303、存储器304、周期信号发生器305、和/或直流（DC）电压排列发生器306。控制器303可以是专用于预警电路301的控制器，或者其可以是与芯片101的其他功能共享的控制器。在这样的情况下，控制器303可能被当作是功能上在预警电路301外侧的单元。预警电路301和/或控制器303还可以提供接口功能，该接口功能可以生成信号和/或存储的数据，该信号和/或存储的数据是基于由一个或多个传感电容器102进行的测量。 
在操作中，传感电路302-1可以测量传感电容器102-1的电容，并且传感电路302-2可以测量传感电容器102-2的电容。如将在以下结合图4所描述的，传感电路302-1和302-2可以由（由周期信号发生器305生成的）周期信号S1和S2和（由DC电压排列发生器306生成的）各种DC电压DeltaU1和DeltaU2的时间变化排列所驱动。可以在连续或间歇（例如采样）的基础上进行测量。传感电路302-1和302-2可以均提供信号给所测量的电容的控制器303.可以在连续或间隙的基础上将这些信号提供给控制器303。控制器303转而可以分析该信号和/或在存储器304中存储表示所测量的电容（或以其它方式基于所测量的电容）的数据，以收集测量数据的历史集合。如果控制器303基于测量数据（基于当前测量数据和/或存储的历史测量数据）来确定预警信号应当被指明，则控制器303可以经由接口提供预警信号。预警信号可以被提供给例如芯片101的导电引脚中的一个或多个和/或被存储在存储器中，诸如在芯片101的状态寄存器中。因此，芯片101的用户和/或并入芯片101的器件可以利用预警信号来确定是否替换芯片101和/或是否改变环境状况（例如通过向芯片101提供额外的冷却）。在进行这样的确定中，控制器302可以例如将历史和/或当前测量数据与一个或多个预定阈值进行比较。 
在该情况下的传感电容器102可以具有极小的电容。例如，传感电容器102中的每个的电容可以被期望小于1 飞法（fF），或者小于50 阿法（aF）。而且，可能所期望的是，能够测量传感电容器102中小于例如5 aF或更小或者0.1%或更小的变化。尽管更大的变化也可以被测量，但是可能的是，这样的更小的变化可以提供与环境状况中的变化有关的更有用的信息。电容器越小，电容器可能对更小的环境改变更敏感。 
然而，使用这种极小电容的问题在于，精确测量其电容是困难的。存在若干已知的方法来测量电容。称为电容电压（CV）剖析（profiling）的一个方法具有相对低的分辨率。另一个已知的方法是射频（RF）方法，其将RF信号施加到电容器并使用例如网络分析器来测量电容器对信号的效应。该方法在高RF频率处且在50欧姆阻抗环境中工作。如果器件阻抗（1(j*w*C)）严重地偏离50欧姆环境并且接触电容附加地限制了小电容器的精确度，则精确度降级。另一个方法是通过在平行阵列中复制电容器来使用要测量的电容器的平行阵列。然而，该阵列要求大量的芯片有效面积，并且该方法会经受阵列中的各种电容的平均，使得其对单个器件的值和变化不敏感。又一种已知的方法是测量包含电容器和电感器的电路的谐振频率（LC谐振频率方法）。尽管这可能是精确的方法，但是该电路本身将需要是非常大的，以实现电感器。另一种已知的方法是浮动栅方法，其提供精确的相对测量，而非绝对测量。又一种已知的方法是基于电荷的电容方法（CBCM）。然而，CBCM的精确度受到器件匹配问题和受到电荷注入效应的限制，电荷注入效应引起电容的过高估计。尤其，由于CBCM测量电路的NMOS和PMOS晶体管的电荷注入的相反极性，误差合计。该误差随转换速率而增加。而且，对于更小的所测量的电容，相对误差更大。这个以及其他方法还经常使用参考结构来用作为参考点。测量的精确度仅如参考结构那么精确且其与测量电路的其余部分相匹配。并且，参考结构本身占据了宝贵的芯片有效面积。 
尽管这些和许多其他方法可用于测量电容，但是它们的每一个存在消极面。更理想的用于测量电容器的方法可以例如具有以下特性中的一个或多个。第一，可能所期望的是，用于测量的电路在整个电路中利用相同类型的开关器件（例如都是n型或都是p型晶体管）以便充电和放电，因为这可以至少部分地补偿电荷注入误差。第二，可能所期望的是，任何栅极开关驱动信号在给定的频率具有低的转换速率，以降低误差。第三，可能所期望的是，避免与参考结构的去嵌入。第四，不仅可能所期望的是，使用相同类型的开关器件来进行充电和放电，而且事实上可能所期望的是，使用自身相同的开关器件来进行充电和放电两者。这可以进一步减少误差源，比如通过消除任何剩余的电荷注入匹配误差。 
图4是传感电路302可以如何测量电容器（比如传感电容器102之一）而不需要参考结构的例子的示意图。图4的例子可以具有至少一些以上提到的所期望的特性。例如，该例子使用在原处的去嵌入，并且提供几乎完美的消除传感器件非理想性、传感器件变化和匹配、寄生电容、泄露电流、和仪器偏移。而且，该例子提供对芯片有效面积的相对高效的使用。 
在图4的例子中，测量的电容被称为Csence。在该例子中的传感电路302包括两个电阻器R1和R2，四个n型金属氧化物半导体（NMOS）晶体管Q1，Q2，Q3和Q4，以及四个电容器C1，C2，C3和C4。然而，传感电路302可以在其他变型中体现，比如通过使用不同类型的晶体管（例如，其中晶体管Q1，Q2，Q3和Q4都是p型晶体管或晶体管Q1，Q2是n型晶体管而晶体管Q3和Q4相反，即例如在两侧上的不同DC电压的情况下，相同类型的器件（例如NMOS或PMOS）被用于晶体管对，即用于晶体管Q1和Q2和用于晶体管Q3和Q4），其中在合适的情况下对互连和其他部件进行较小的调整。在所示的例子中，在所示的节点处，两个栅极驱动信号S1和S2被馈送到电路中。信号S1驱动晶体管Q1和Q3的栅极，并且信号S2驱动晶体管Q2和Q4的栅极。信号S1和S2可以是相同波形但相反相位（180度异相），比如180度异相正弦波。可替换地，可以使用其他类型的周期性相反信号。如之前所提到的，信号S1和S2可以由周期信号发生器305所生成。用于生成诸如信号S1和S2的信号的电路是周知的且不需要在这里详细描述。传感电路302还包括四个直流（DC）输入，在图4中被标记为DC1、DC2、DC3和DC4，以及如所示配置的接地节点（G）。 
在本例中，NMOS晶体管Q1-Q4均具有长度250纳米且宽度60纳米的栅极，电阻器R1和R2均提供50欧姆的电阻，电容器C1-C4均提供10pF的电容，且信号S1和S2均具有10mV的幅度。已经发现的是，这些值在Csence大约50aF时对于精确测量Csence工作良好。然而，可使用用于传感电路302的任何部件和/或信号的其他值。如果信号发生器和控制电路可以达到合适的（例如正弦）波形S1和S2以及常数DC电压DC1-DC4，还可能省略电阻器R1和R2以及电容器C1-C4。 
在操作中，信号S1和S2不断驱动晶体管Q1-Q4的栅极，并且DC电压以各种排列被施加在DC输入DC1-DC4的两端。通过DC输入DC1-DC4在各种DC电压排列期间测量的电流被接着组合以计算Csence。在本例中，DeltaU1是DC1和DC2之间的电压差，并且DeltaU2是DC4和DC3之间的电压差。在信号S1和S2正驱动晶体管栅极时可被施加的DC电压排列PA,PB,PC和PD的集合是：[P = Delta U1, Delta U1] = [PA = +X,+X; PB = +X,-X; PC = -X,+X; PD = -X,-X]，其中X是预定的正电压值。在本例中，X=100mV，然而X可以是所期望的另一个值。以下的表1示出了X=100mV的例子。DeltaU1和DeltaU2的排列可以按任何期望的时间顺序被应用，且不必按如表1或者在本说明书的任何别的地方所示的顺序。如之前提到的，电压DeltaU1和DeltaU2可以由DC电压排列发生器306所生成。用于如所期望地生成DC电压的各种模式的电路是周知的，且不需要在这里详细描述。 
表1 
  DeltaU1 DeltaU2
PA 100 mV 100 mV
PB 100 mV -100 mV
PC -100 mV -100 mV
PD -100 mV 100 mV
为了确定Csence，为每个排列对经过DC节点DC1-DC4的电流进行求和，而不管电流方向（即，它们的绝对值被求和）。因此，如果在DC电压排列P之一期间，经过DC1的电流是I1，经过DC2的电流是I2，经过DC3的电流是I3，并且经过DC4的电流是I4，那么对DC电压排列P的总电流是(I1+I2+I3+I4)。每个排列PA,PB,PC和PD的总电流分别称为IA,IB,IC和ID。一旦这些被确定，Csence可以按如下被计算： 
Csense与 (IB – IA) + (ID – IC)成比例。
因此，在该例子中，确定Csence（或与Csence的实际值成比例的值）涉及施加信号S1和S2，同时四个排列PA,PB,PC,PD被施加到DC输入DC1-4，从而为每个排列确定总电流并接着将四个排列的总电流按之上所指明地进行组合。当Csence中的变化可以比实际值更引起关注时，测量Csence的实际值可能不是必须的，相反可能必须测量与Csence成比例的值，比如等于(IB – IA) + (ID – IC)的值。 
以上计算可例如由控制器303来执行。而且，存储在存储器304中的历史数据可以是表示在时间上采样的Csence的值的数据。为了确定传感电容器102的弹性的（可逆的）和塑性的（不可逆的）变形之间的差，控制器可以比较在压力负载之前和之后的测量，并且使用滞后现象原理来确定压力负载引起的是弹性还是塑性的传感电容器102变形。 
图5是比较用于测量电容的各种技术的示例近似模拟性能的曲线图。尤其地，该曲线图将传统的基于电荷的电容测量（CBCM）和电压注入引发的无误差（CIEF）CBCM技术与结合图4所描述的技术进行比较。如可以在曲线图中所看到的并且如在模拟期间所发现的，CBCM和CIEF CBCM技术似乎在被测量的电容变得更小时引入了快速增加的误差。在被测量的电容大约为1E-18法的情况下，使用CBCM和CIEF CBCM的误差相当大。相比之下，使用图4的本技术可引入实质上更小的误差，尤其在更低的测试电容下。 
如图6中进一步示出，与传统电容电压（CV）剖析技术相比，如所模拟的第一和第二测量之间的偏移可以显著地被降低。 
图7-13是芯片101内的传感电容器和相关电路的平面视图布置的非限制性例子。在图7的例子中，最新的半导体芯片101通常包括由双密封环组成的湿气屏障，该双密封环由环705和706构成。环705,706可完全围绕芯片101靠近芯片101的外围而延伸，包括延伸经过芯片101的一个或多个禁用（keep-out）区。禁用区是这样的区域，这些区域由于各种设计原因而通常不用于电路。例如，禁用区可以是半导体芯片的不那么可靠的区域。因为这里讨论的传感电容器102可用于提供芯片故障的预警，这样的禁用区可以是用于放置传感电容器102中的至少一些的极佳位置。实际上，对禁用区的损害可导致传感电容器102的电容变化，由此提供了禁用区（典型地在芯片外围附近）已经被降级的预警。而且，由于禁用区通常不用于其他电路，将传感电容器102添加到禁用区将很可能几乎不对到根本不对对于剩余电路可用的芯片101有效面积量有影响。并且，在本例中，传感电容器102中的至少一些可位于芯片101的边缘附近，并且因此与如果传感电容器102向着芯片101的中间离得更远（比如在芯片101的有效区中）则将发生的相比，可以提供与湿气侵入有关的更早预警。 
在图7的例子中，接着通过举例将传感电容器102-1示出为位于芯片的禁用区中。禁用区可以是任何尺寸和形状，然而它们典型地为三角形，包括芯片的每个转角，并从转角在每个芯片边缘上延伸大约50到100微米。在该例子中，传感电容器102-1位于由内环706的内侧限定的外围内且也在防裂结构707的内部（例如不在防裂结构707和芯片101的边缘之间）。预警电路301还可以位于禁用区中，尽管在该例子中，在该有效芯片区域中（不在禁用区内），预警电路301向着芯片101的内部离得更远。预警电路301可通过一个或多个导线704耦合到传感电容器102，并且可根据结合图3和图4的这里的描述来操作。 
其他变型是可能的。例如，在这里描述的任何例子中，传感电容器102可附加地或可替换地检测在温度变化或温度循环期间的临时（弹性）或永久（塑性）机械变形或由于芯片封装中的固有应力引起的机械变形。而且，衬底中或互连级中的裂缝或分层可被检测，尤其如果裂缝延伸经过传感电容器或在传感电容器的附近被创建的话。这些裂缝可以通过划切、晶片薄化，钻探、结合、焊接、或在组装过程期间被创建。这种类型的检测可被提供而与传感电容器102在芯片101中的位置无关。 
作为另一个例子，图8示出了在防裂结构707和环705,706之间并且也在防裂结构707和芯片101的边缘之间的传感电容器102-1。图9示出了传感电容器102-1在环705,706外侧、在环705的外侧和半导体芯片的边缘之间的例子。在传感电容器102中的一个或多个和传感电路在环705,706中的一个或多个环的相对侧上的情况下，环705和/或706可包括开口901-1,901-2，比如仅位于铝层级处，一个或多个导线704可穿过开口901-1,901-2。该铝层可被例如布置在机械上更弱的和湿气能透过的Cu/低k金属化级上。典型地，该铝层被在机械上更稳定的电介质（比如氧化硅、氮化硅、氮氧化硅）围绕或嵌入，该电介质对于湿气是不能透过的。因此，在最靠上的允许导线704布线的铝层中的密封环705和/或706的任何中断或开口可被提供，而不必使密封环705和/或706的边缘密封性能降级。 
图10示出了一个或多个传感电容器102-1，102-2,102-3被布置在一对环705，706之间的例子。在该情况下，环705,706可分开一个分开距离W1，该分开距离W1可大于双环之间的典型分开距离。图11示出了一个或多个传感电容器102-1,102-2,102-3被布置在一对环705,706之间的例子，并且其中按需要在传感电容器102周围为环705,706规划路线，以便与图10的例子相比，降低双环之间的平均分开距离。在图11例子中，环705,706可随W1和W2(其中W2可以是更典型的分开距离)之间的分开距离而变化。 
图12示出了另一个例子，其中多个传感电容器102-1,102-2,102-3被布置在禁用区内，并且其中仅利用了单个环705（或706）。因为传感电容器102可以用于湿气侵入的早期检测，因此对内环706存在较少的期望或需要。在该情况下，用传感电容器102代替内环706可导致回收沿芯片101圆周的条带（例如3-15微米宽）的有效芯片区的更大百分比（例如百分之80到90）。 
图13说明了传感电容器102-1，102-2位于芯片101的有效区中（而不是在禁用区中）的例子。尽管传感电容器102可位于任何地方，但在该例子中，传感电容器102被布置在丝焊探针垫片1301之下和倒装芯片隆起垫片1302之下。这尤其对制造步骤期间（比如在芯片101的焊接或钻探期间）的过量压力和/或温度进行监控有用。 
传感电容器102和预警电路130的其他布局是可能的。例如，这里所公开的任何实施例可具有更少或更大数量的传感电容器102。而且，尽管只有单个单元的预警电路301被明确地在图中示出，但给定的芯片101可具有分布在芯片101的不同位置处的两个或更多的预警电路301单元。 
图14-17是传感电容器102的示例构造的侧剖视图，并且图18A-18H以及18J-18L是示例传感电容器102构造的平面图。电容器典型地包括在物理上彼此分离的至少两个电节点，其中在这些节点之间通常布置有电介质。为了方便，在图14-18的例子中，电节点之一由断面线（例如图14的元素1402）来描绘并且电节点中的另一个由网纹点图案（例如图14的元素1403）来描绘。如将看到的，在多个物理元件被用于节点中给定的一个的情况下，这些元件可在电学上被绑在一起（导致具有多个分布式元件的单个电节点）或它们可在电学上彼此隔离。在后一种情况下，创建两个以上节点的这样的电学隔离可能对于提供与变化的环境状况相对于传感电容器102的位置和/或行进方向有关的信息是有用的。 
在图14的例子中，传感电容器102可包括第一电节点的多个互连的导电层1402-1,1402-2,1402-3,1402-4，其与第二电节点的多个互连的导电层1403-1,1403-2,1403-3交错。层1402,1403可被配置为细长的指状物、矩形板、圆形板、或以所期望的任何其他形状。电容器可还包括上压力板1401，用于将向下和向上的压力或其他的力传递到传感电容器102。当压力被施加到板1401时，传感电容器102的多个部分，比如交错层1402,1403之间的电介质区域，可稍微压缩或扩展，由此改变了传感电容器102的总电容。传感电容器的这个特殊的实施例可以对向下和向上的压力、温度、和湿度敏感，并且也许对剪切力和横向力不那么敏感。在该例子中和在其他例子中，传感电容器102的各种元件可例如在各种层级M1-M7中的一个或多个处与芯片101的其他特征共存。如果期望，该例子的压力板1401可具有丝焊探针垫片或倒装芯片隆起垫片的功能。在这种情况中，放置在该压力板或垫片1401之下的传感电容器102可以能够在钻探和焊接过程期间检测机械应力和相关联的变形。 
图15示出了传感电容器102的另一个例子，在该情况下其包括横向交错的电节点元件的多个级。因此，对于给定的水平级，可存在多个分离的导电元件，每个导电的元件改变传感电容器102的两个电节点之一。而且，一个或多个级可具有与一个或多个其他级不同的尺寸的元件。这个特殊的电容器配置可以对向下和向上压力、温度、湿度、剪切力（例如弯曲/翘曲）以及横向力敏感。 
图16示出了传感电容器102的另一个例子，除了每个级可包含相同尺寸的元件外与图15的类似。 
图17示出了传感电容器102的一个例子，其中电节点之一由单个导电板1701（或指状物）构成并且电节点中的另一个由多个导电指状物1702-1到1702-8构成。尽管八个指状物1702被示出，但是可按所期望的那样存在少于八个或多于八个的指状物。在该例子中，每个指状物可在电学上被绑在一起或者它们可在电学上彼此隔离。在电学上隔离的情况下，每个指状物1702之间的各个电容Cx1-Cx8可被测量，并且因此诸如湿气侵入的来自特定方向和/或以特定速率的变化环境状况可被隔离。例如，在湿气从图17的左侧侵入的情况下，那么电容Cx1受到的影响可能大于（比如说）Cx8。各种Cx1-Cx8之间的相对变化和/或差可因此提供与湿度侵入和/或湿度扩散有关的方向和/或时间信息。同样，在向下或向上压力被施加到板1701上的情况下，可以基于由于传感电容器102内的一个或多个电容区域的诱导本地变形所引起的电容Cx1-Cx8的相对变化来确定向下或向上压力的横向位置。因此，在各个电极在电学上如图17中那样被隔离的情况下，传感电容器102可允许对环境状况的本地化和/或空间解析的检测。图17的例子还可被看作为示出了八个传感电容器，每一个将公共板1701共享为传感电容器的电节点之一。 
图18A示出了示例传感电容器102的平面图，该示例传感电容器102使用单个双板或双指状物配置。在该例子中，两个相对的板或指状物1801、1802由电介质材料分离。 
图18B示出了传感电容器102的另一个例子的平面图，其中该元件包括多个指状物，并且其中元件1802是板。在该例子中，元件1801的所有指状物都是在电学上被绑在一起。 
图18C示出了传感电容器102的另一个例子的平面图，与图18B的类似。在该例子中，相应元件1801的指状物不在电学上被绑在一起。因此，该例子可以允许以与针对图17描述的相似的方式对环境因素进行位置和/方向确定。 
图18D示出了传感电容器102的另一个例子的平面图，其中两个元件1801和1802都包含多个指状物。在该例子中，元件1801的所有指状物都是在电学上被绑在一起，如元件1802的所有指状物那样。 
图18E示出了传感电容器102的另一个例子的平面图，其中两个元件1801和1802都包含多个指状物，该多个指状物在仍然位于它们的相应垂直级处时，在横向上被交错。在该例子中，元件1801的所有指状物都是在电学上被绑在一起，如元件1802的所有指状物那样。 
图18F示出了传感电容器102的另一个例子的平面图，与图18E的类似。然而，在该情况下，元件1801和1802被提供在多个金属化级中，尤其如元件1801-1,1801-2,1802-1和1802-2。在该例子中，这些级可以如此交错，使得这些层如1801-1,1801-2,1802-1和1802-2那样垂直交替。 
图18G示出了传感电容器102的另一个例子的平面图，与图18F的类似。然而，在该情况下，这些级可以如此交错，使得交替的电节点的指状物还在它们的方向上交替。 
图18H示出了传感电容器102的另一个例子的平面图，与图18D的类似。在该情况下，元件1801的指状物在电学上彼此隔离，并且元件1802的指状物在电学上也彼此隔离。因此，该例子可允许以与针对图17描述的相似的方式对环境因素进行位置和/方向确定。 
图18J示出了传感电容器102的另一个例子的平面图，与图18H的类似。然而，在该情况下，在给定级处的指状物交替。例如，在如图18H所示的上面的级处，指状物将会按照1801，1802，1801，1802等等。并且，在该例子中，元件1801和1802的指状物都在电学上彼此隔离。因此，该例子还允许以与针对图17描述的相似的方式对环境因素进行位置和/方向确定。 
图18K示出了传感电容器102的另一个例子的平面图。在该例子中，元件1801和1802被布置为同心圆环。对于元件1801和1802中的每一个，这些环在电学上被绑在一起。 
图18L示出了传感电容器102的另一个例子的平面图，与图18K的类似。然而，在该例子中，这些环中的每一个在电学上彼此隔离。因此，该例子还可允许以与针对图17描述的相似的方式对环境因素进行位置和/方向确定。 
先前描述的传感电容器102的配置仅仅是例子——存在更多的可能的配置。例如，可以提供任何形状（例如任何多边形、任何规则形状、任何不规则形状）的和具有任何配置和形状的电子元件的传感电容器102。而且，元件之间的电介质材料可以是任何所期望的电介质材料。电介质材料可以由任何电介质材料构成，比如氧化硅、氮化硅、任何低k电介质、任何高k电介质材料、任何密集电介质、任何多孔电介质、或任何其组合。此外，尽管传感电容器102可以被放置在芯片内的各种描述已被提供，但是这些也仅仅是例子。如所期望的，任何配置的一个或多个传感电容器102可被放置在芯片内的任何地方。此外，尽管已经在图中示出了芯片101的特殊形状，但芯片101可以是任何形状，比如正方形、矩形、或任何其他形状。芯片101还可以是任何类型的半导体芯片封装的一部分并且可以以所期望的方式在电学上和/或物理上是可连接的，以成为更大器件的一部分。而且，尽管传感电容器102的特定电容已经被描述，但这些也仅仅是例子。如所期望的，传感电容器102可以具有任何值的电容，并且如所期望的，可具有任何尺寸。 
因此，至少已经公开了以下特征： 
1. 一种电路，包括：
第一晶体管，具有栅极且还具有电流通路（例如源极/漏极电流通路，即源极和漏极之间的电流通路），该电流通路由第一晶体管的栅极控制且耦合在第一输入节点和电容器的第一节点之间；
第二晶体管，具有栅极且还具有电流通路（例如源极/漏极电流通路），该电流通路由第二晶体管的栅极控制且耦合在第二输入节点和电容器的第一节点之间；
第三晶体管，具有栅极且还具有电流通路（例如源极/漏极电流通路），该电流通路由第三晶体管的栅极控制且耦合在第三输入节点和电容器的第二节点之间；和
第四晶体管，具有栅极且还具有电流通路（例如源极/漏极电流通路），该电流通路由第四晶体管的栅极控制且耦合在第四输入节点和电容器的第二节点之间，
其中，第一和第二晶体管要么都是n型晶体管，要么都是p型晶体管，且第三和第四晶体管要么都是n型晶体管，要么都是p型晶体管。
2. 如“1”中描述的电路，其中第一、第二、第三和第四晶体管中的每个均包括NMOS晶体管。 
3. 如“1”或“2”中描述的电路，还包括：信号发生器，被配置为生成第一周期信号和第二周期信号，且向第一和第三晶体管的栅极提供第一周期信号并向第二和第四晶体管提供第二周期信号，其中第一和第二周期信号彼此异相180度。 
4. 如“3”中描述的电路，其中第一和第二周期信号是正弦信号。 
5. 如“1”、“2”或“3”中描述的电路，还包括：直流（DC）电压发生器，被配置为施加第一和第二输入节点两端的第一DC电压以及第三和第四节点两端的第二DC电压。 
6. 如“5”中描述，其中DC电压发生器还被配置成随时间不按特定的顺序施加第一和第二DC电压的以下四个排列： 
第一排列，其中第一DC电压是+X伏特而第二DC电压是+X伏特；
第二排列，其中第一DC电压是+X伏特而第二DC电压是-X伏特；
第三排列，其中第一DC电压是-X伏特而第二DC电压是-X伏特；和
第四排列，其中第一DC电压是-X伏特而第二DC电压是+X伏特，
其中X是正值。
7. 如“6”中描述的电路，还包括： 
至少一个电流测量设备，被配置为测量经过第一、第二、第三和第四DC输入节点的电流，而第一和第二DC电压的四个排列被施加；和
控制器，被配置为基于所测量的电流的组合来确定值。
8. 如“1”到“7”中的任意一个描述的电路，其中第一、第二、第三和第四晶体管都是n型晶体管。 
9. 如“1”到“7”中的任意一个中描述的电路，其中第一、第二、第三和第四晶体管都是p型晶体管。 
10. 一种方法，包括： 
向电路的第一节点施加第一周期信号且向该电路的第二节点施加第二周期信号，其中第一和第二周期信号彼此异相180度，并且其中电容器耦合到该电路；
在正在施加第一和第二周期信号的同时，施加该电路的第三和第四节点两端的第一DC电压和该电路的第五和第六节点两端的第二DC电压；
在正在施加第一和第二DC电压的同时，测量经过第三、第四、第五和第六节点的电流；和
基于测量的电流，确定与电容器的电容成比例的值。
11. 如“10”中描述的方法，其中所述施加第一和第二DC电压包括随时间不按特定的顺序施加第一和第二DC电压的以下四个排列： 
第一排列，其中第一DC电压是+X伏特而第二DC电压是+X伏特；
第二排列，其中第一DC电压是+X伏特而第二DC电压是-X伏特；
第三排列，其中第一DC电压是-X伏特而第二DC电压是-X伏特；和
第四排列，其中第一DC电压是-X伏特而第二DC电压是+X伏特，
其中X是正值。
12. 如“11”中描述的方法，其中所述测量包括在四个排列中的每个期间测量电流，并且其中所述确定包括： 
对于四个排列中的每个，对在相应排列期间测量的电流求和，以得到第一排列的第一总电流、第二排列的第二总电流、第三排列的第三总电流和第四排列的第四总电流；和
基于第一、第二、第三和第四总电流来确定与电容器的电容成比例的值。
13. 如“12”中描述的方法，其中所述组合包括第一总电流减第二总电流加第三总电流减第三总电流。 
14. 如“10”到“13”中的任意一个中描述的方法，其中电路包括第一、第二、第三和第四晶体管，第一节点耦合到第一晶体管的栅极和第三晶体管的栅极，第二节点耦合到第二晶体管的栅极和第四晶体管的栅极，且电容器具有与第一和第二晶体管的电流通路之间的节点相耦合的第一电极和与第三和第四晶体管的电流通路之间的节点相耦合的第二电极。 
15. 如“14”中描述的方法，其中第一、第二、第三和第四晶体管要么都是n型晶体管，要么都是p型晶体管。 
16. 一种半导体芯片，包括： 
衬底；
布置在衬底上的多个材料层；
半导体芯片的有效区，在该有效区内，多个电路元件被布置在所述多个层中的至少一些层中；和
电容器，布置在半导体芯片的禁用区且与所述多个电路元件中的至少一个电路元件电耦合。
17. 如“16”中描述的半导体芯片，其中电容器具有小于50阿法的电容。 
18. 如“16”或“17”中描述的半导体芯片，其中电容器被布置在所述多个层中的一个或多个层中。 
19. 如“16”到“18”中的任意一个中描述的半导体芯片，其中电路元件包括被配置为基于电容器的电容来确定值的控制器。 
20. 如“19”中描述的半导体芯片，其中电路元件还包括与控制器相耦合的存储器，其中控制器被配置为在存储器中存储所确定的值的值历史。 
21. 如“19”或“20”中描述的半导体芯片，其中控制器还被配置为基于所确定的值来生成预警信号。 
22. 如“16”到“20”中的任意一个中描述的半导体芯片，还包括防裂结构，其中电容器被布置在半导体晶体管的边缘和该防裂结构之间。 
23. 如“16”到“21”中的任意一个中描述的半导体芯片，还包括防裂结构和布置在有效区周围的密封环，其中电容器被布置在密封环的内侧和防裂结构之间。 
24. 如“16”到“22”中的任意一个中描述的半导体芯片，还包括布置在有效区周围的一对密封环，其中电容器被布置在该一对密封环之间。 
25. 如“16”到“22”中的任意一个中描述的半导体芯片，还包括布置在有效区周围的密封环，其中电容器被布置在密封环的外侧和该芯片的边缘之间。 
26. 如“16”到“25”中的任意一个中描述的半导体芯片，其中电容器包括多个电极，该多个电极在空间上如此分布使得电容器在电容器的不同位置处具有多个电容，并且其中所述多个电路元件中的至少一个电路元件被配置成为多个电容中的每个电容基于相应的电容来确定值。 
27. 一种半导体芯片，包括： 
衬底；
布置在衬底上的多个材料层；
半导体芯片的有效区，在该有效区内，多个电路元件被布置在所述多个层中的至少一些层中；
第一密封环，被布置在所述多个层中的至少一些层中且围绕该有效区；和
电容器，布置在该密封环的外侧和该半导体芯片的边缘之间，其中电容器电耦合到所述多个电路元件中的至少一个电路元件。
28. 如“27”中描述的半导体芯片，还包括第二密封环，被布置在所述多个层中的至少一些层中且围绕第一密封环，其中电容器被布置在第一和第二密封环之间。 
29. 一种半导体芯片，包括： 
衬底；
布置在衬底上的多个材料层；
电容器，被布置在所述多个层中的一个或多个层中且具有小于50阿法（aF）的电容；
电路，电耦合到电容器且配置为以5 af或更小的精确度基于电容器的电容来确定值，且基于所确定的值来生成信号。
30. 如“29”中描述的半导体芯片，其中电容器被布置在半导体芯片的禁用区中，且该电路被布置在芯片的有效区中。 
31. 如“29”或“30”中描述的半导体芯片，还包括防裂结构，其中电容器被布置在该防裂结构和半导体晶体管的边缘之间。 
32. 如“29”或“30”中描述的半导体芯片，还包括防裂结构和密封环，其中电容器被布置在防裂结构和密封环之间。 
尽管已经说明和描述了各种实施例，但是其仅仅是例子。在本说明书中使用的词语是描述性而非限制性的词语，并且所理解的是，在不偏离本公开的精神和范围的情况下可进行各种变化。 

Claims (32)

1. 一种电路，包括：
第一晶体管，具有栅极且还具有电流通路，该电流通路由第一晶体管的栅极控制且耦合在第一输入节点和电容器的第一节点之间；
第二晶体管，具有栅极且还具有电流通路，该电流通路由第二晶体管的栅极控制且耦合在第二输入节点和电容器的第一节点之间；
第三晶体管，具有栅极且还具有电流通路，该电流通路由第三晶体管的栅极控制且耦合在第三输入节点和电容器的第二节点之间；和
第四晶体管，具有栅极且还具有电流通路，该电流通路由第四晶体管的栅极控制且耦合在第四输入节点和电容器的第二节点之间，
其中，第一和第二晶体管要么都是n型晶体管，要么都是p型晶体管，且第三和第四晶体管要么都是n型晶体管，要么都是p型晶体管。
2. 权利要求1的电路，其中第一、第二、第三和第四晶体管中的每个均包括NMOS晶体管。
3. 权利要求1的电路，还包括：信号发生器，被配置为生成第一周期信号和第二周期信号，且向第一和第三晶体管的栅极提供第一周期信号并向第二和第四晶体管提供第二周期信号，其中第一和第二周期信号彼此异相180度。
4. 权利要求3的电路，其中第一和第二周期信号是正弦信号。
5. 权利要求3的电路，还包括：直流（DC）电压发生器，被配置为施加第一和第二输入节点两端的第一DC电压以及第三和第四节点两端的第二DC电压。
6. 权利要求5的电路，其中DC电压发生器还被配置成随时间不按特定的顺序施加第一和第二DC电压的以下四个排列：
第一排列，其中第一DC电压是+X伏特而第二DC电压是+X伏特；
第二排列，其中第一DC电压是+X伏特而第二DC电压是-X伏特；
第三排列，其中第一DC电压是-X伏特而第二DC电压是-X伏特；和
第四排列，其中第一DC电压是-X伏特而第二DC电压是+X伏特，
其中X是正值。
7. 权利要求6的电路，还包括：
至少一个电流测量设备，被配置为测量经过第一、第二、第三和第四DC输入节点的电流，而第一和第二DC电压的四个排列被施加；和
控制器，被配置为基于所测量的电流的组合来确定值。
8. 权利要求1的电路，其中第一、第二、第三和第四晶体管都是n型晶体管。
9. 权利要求1的电路，其中第一、第二、第三和第四晶体管都是p型晶体管。
10. 一种方法，包括：
向电路的第一节点施加第一周期信号且向该电路的第二节点施加第二周期信号，其中第一和第二周期信号彼此异相180度，并且其中电容器耦合到该电路；
在正在施加第一和第二周期信号的同时，施加该电路的第三和第四节点两端的第一DC电压和该电路的第五和第六节点两端的第二DC电压；
在正在施加第一和第二DC电压的同时，测量经过第三、第四、第五和第六节点的电流；和
基于测量的电流，确定与电容器的电容成比例的值。
11. 权利要求10的方法，其中所述施加第一和第二DC电压包括随时间不按特定的顺序施加第一和第二DC电压的以下四个排列：
第一排列，其中第一DC电压是+X伏特而第二DC电压是+X伏特；
第二排列，其中第一DC电压是+X伏特而第二DC电压是-X伏特；
第三排列，其中第一DC电压是-X伏特而第二DC电压是-X伏特；和
第四排列，其中第一DC电压是-X伏特而第二DC电压是+X伏特，
其中X是正值。
12. 权利要求11的方法，其中所述测量包括在四个排列中的每个期间测量电流，并且其中所述确定包括：
对于四个排列中的每个，对在相应排列期间测量的电流求和，以得到第一排列的第一总电流、第二排列的第二总电流、第三排列的第三总电流和第四排列的第四总电流；和
基于第一、第二、第三和第四总电流来确定与电容器的电容成比例的值。
13. 权利要求12的方法，其中所述组合包括第一总电流减第二总电流加第三总电流减第三总电流。
14. 权利要求10的方法，其中电路包括第一、第二、第三和第四晶体管，第一节点耦合到第一晶体管的栅极和第三晶体管的栅极，第二节点耦合到第二晶体管的栅极和第四晶体管的栅极，且电容器具有与第一和第二晶体管的电流通路之间的节点相耦合的第一电极和与第三和第四晶体管的电流通路之间的节点相耦合的第二电极。
15. 权利要求14的方法，其中第一、第二、第三和第四晶体管要么都是n型晶体管，要么都是p型晶体管。
16. 一种半导体芯片，包括：
衬底；
布置在衬底上的多个材料层；
半导体芯片的有效区，在该有效区内，多个电路元件被布置在所述多个层中的至少一些层中；和
电容器，布置在半导体芯片的禁用区且与所述多个电路元件中的至少一个电路元件电耦合。
17. 权利要求16的半导体芯片，其中电容器具有小于50阿法的电容。
18. 权利要求16的半导体芯片，其中电容器被布置在所述多个层中的一个或多个层中。
19. 权利要求16的半导体芯片，其中电路元件包括被配置为基于电容器的电容来确定值的控制器。
20. 权利要求19的半导体芯片，其中电路元件还包括与控制器相耦合的存储器，其中控制器被配置为在存储器中存储所确定的值的值历史。
21. 权利要求19的半导体芯片，其中控制器还被配置为基于所确定的值来生成预警信号。
22. 权利要求16的半导体芯片，还包括防裂结构，其中电容器被布置在半导体晶体管的边缘和该防裂结构之间。
23. 权利要求16的半导体芯片，还包括防裂结构和布置在有效区周围的密封环，其中电容器被布置在密封环的内侧和防裂结构之间。
24. 权利要求16的半导体芯片，还包括布置在有效区周围的一对密封环，其中电容器被布置在该一对密封环之间。
25. 权利要求16的半导体芯片，还包括布置在有效区周围的密封环，其中电容器被布置在密封环的外侧和该芯片的边缘之间。
26. 权利要求16的半导体芯片，其中电容器包括多个电极，该多个电极在空间上如此分布使得电容器在电容器的不同位置处具有多个电容，并且其中所述多个电路元件中的至少一个电路元件被配置成为多个电容中的每个电容基于相应的电容来确定值。
27. 一种半导体芯片，包括：
衬底；
布置在衬底上的多个材料层；
半导体芯片的有效区，在该有效区内，多个电路元件被布置在所述多个层中的至少一些层中；
第一密封环，被布置在所述多个层中的至少一些层中且围绕该有效区；和
电容器，布置在该密封环的外侧和该半导体芯片的边缘之间，其中电容器电耦合到所述多个电路元件中的至少一个电路元件。
28. 权利要求27的半导体芯片，还包括第二密封环，被布置在所述多个层中的至少一些层中且围绕第一密封环，其中电容器被布置在第一和第二密封环之间。
29. 一种半导体芯片，包括：
衬底；
布置在衬底上的多个材料层；
电容器，被布置在所述多个层中的一个或多个层中且具有小于50 阿法（aF）的电容；
电路，电耦合到电容器且配置为以5 af或更小的精确度基于电容器的电容来确定值，且基于所确定的值来生成信号。
30. 权利要求29的半导体芯片，其中电容器被布置在半导体芯片的禁用区中，且该电路被布置在芯片的有效区中。
31. 权利要求29的半导体芯片，还包括防裂结构，其中电容器被布置在该防裂结构和半导体晶体管的边缘之间。
32. 权利要求29的半导体芯片，还包括防裂结构和密封环，其中电容器被布置在防裂结构和密封环之间。
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