DE10355587B4 - Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors - Google Patents

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Abstract

Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors (1, 1'),
umfassend die folgenden Schritte:
– Ausbilden einer als Gate dienenden Leiterschicht (5) auf einer Substratschicht (2), wobei die Leiterschicht Aussparungen (61, 62) zur Kontaktierung von in der Substratschicht (2) auszubildenden Source-/Bodygebieten (101, 102, 71, 72) aufweist,
– Ausbilden der Bodygebiete (71, 72) durch Bestrahlen der Aussparungen (61, 62) mit Ionenstrahlen,
– Verkleinern der Aussparungen (61, 62) durch Ausbilden einer Spacerstruktur (8) als laterale Fortsetzung der als Gate dienenden Leiterschicht (5), so dass die Leiterschicht (5) mit der an sie angrenzenden lateralen Fortsetzung Teile der Aussparungen (61, 62) bedeckt und durch Wahl der Breite der Spacerstruktur (8) die Länge eines in dem jeweiligen Bodygebiet (71, 72) auszubildenden Kanals festgelegt wird,
– Ausbilden der Sourcegebiete (101, 102) durch Bestrahlen der verkleinerten Aussparungen (91, 92) mit Ionenstrahlen, und
– Durchführen einer RTA-Temperaturbehandlung.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors.
  • Um die Herstellungskosten für Halbleiterbauteile möglichst gering zu halten, ist man bestrebt, deren Integrationsdichte so weit wie möglich zu erhöhen. Ein weiterer Vorteil hoher Integrationsdichte bei Leistungs-Halbleiterbauteilen ist, dass bei gleichen Bauteilabmessungen höhere Ströme bzw. Spannungen durch das Leistungs-Halbleiterbauteil verarbeitbar sind, da mehr Halbleiter-Funktionselemente parallel geschaltet werden können. Problematisch ist jedoch, dass durch die zwangsweise immer feiner werdenden Halbleiterstrukturen innerhalb des Halbleiterbauteils hohe Prozessausschüsse generiert werden, wenn im Herstellungsverfahren des Halbleiterbauteils entsprechende Toleranzbereiche auch nur geringfügig überschritten werden.
  • Aus der US 4,774,198 ist ein Verfahren zum Herstellen von DMOS-Zellen bekannt, bei dem Spacer aus Siliziumdioxid angrenzend an eine Leiterschicht aus polykristallinem Silizium vorgesehen werden. Diese Spacer werden nach Implantieren einer Zone, bei der sie als Maske wirken, wieder entfernt.
    •
  • Die der Erfindung zugrunde liegende Aufgabe ist es, ein Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors anzugeben, mit dem sehr feine und gleichzeitig äußerst präzise Halbleiterstrukturen innerhalb dieses Bauteils hergestellt werden können.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Das erfindungsgemäße Verfahren weist die folgenden Schritte auf:
    • – Ausbilden einer als Gate dienenden Leiterschicht auf einer Substratschicht, wobei die Leiterschicht Aussparungen zur Kontaktierung von in der Substratschicht auszubildenden Source-/Bodygebieten aufweist,
    • – Ausbilden der Bodygebiete durch Bestrahlen der Aussparungen mit Ionenstrahlen,
    • – Verkleinern der Aussparungen durch Ausbilden einer Spacerstruktur als laterale Fortsetzung der als Gate dienenden Leiterschicht, so dass die Leiterschicht mit der an sie angrenzenden lateralen Fortsetzung Teile der Aussparungen bedeckt und durch Wahl der Breite der Spacerstruktur die Länge eines in dem jeweiligen Bodygebiet auszubildenden Kanals festgelegt wird,
    • – Ausbilden der Sourcegebiete durch Bestrahlen der verkleinerten Aussparungen mit Ionenstrahlen, und
    • – Durchführen einer RTA-Temperaturbehandlung.
  • Die Kontaktierung der so hergestellten, als Gate dienenden Leiterschicht und der Source-/Bodygebiete erfolgt vorzugsweise durch das Ausbilden von Plugs, die aus einem leitenden Material (beispielsweise Poly-Material, Poly-Material mit Silizidschicht, Metall, etc.) bestehen, wobei die Plugs nach oben aus dem Halbleitertransistor herausgeführt werden.
  • Ebenso wie die Source-/Bodygebiete können auch die Draingebiete mittels entsprechender Plugs nach oben durch ein Source-/Bodygebiet hindurch aus dem Halbleitertransistor herausgeführt werden, wobei diese Plugs gegenüber den Source-/Bodygebieten, durch die sie hindurchgeführt werden, elektrisch isoliert sind.
  • Bei dem erfindungsgemäßen Verfahren zur Herstellung eines ver tikalen Leistungs-Halbleitertransistors werden also entsprechende Source-/Bodygebiete in der Substratschicht des Halbleitertransistors beziehungsweise in einer darüber vorgesehenen Halbleiterschicht durch Ionenimplantation und anschließende RTA ("Rapid Thermal Annealing")-Temperaturbehandlung hergestellt.
  • Die durch die Ionenimplantation erzeugten n-/p-dotierten Gebiete werden kurzzeitig auf eine hohe Temperatur gebracht (beispielsweise durch Kontaktieren dieser Gebiete mit einem heißen Stempel oder durch kurzzeitiges Bestrahlen dieser Gebiete mit hochenergetischem Licht), wodurch die Ionen-Implantationsschichten aktiviert (ausgeheilt) werden (Rapid Thermal Annealing).
  • Das erfindungsgemäße Herstellungsverfahren ermöglicht das Erzeugen der Source-/Bodygebiete mittels Ionenimplantation in der Substratschicht, ohne dass nennenswerte Nachfolge-Diffusionen auftreten (da aufgrund der RTA-Temperaturbehandlung die dotierten Gebiete nur kurzzeitig aufgeheizt werden). Es können sehr feine Kanal-/Gatebreiten bei gleichzeitig hoher Robustheit hergestellt werden; ein erfindungsgemäß hergestellter Leistungs-Halbleitertransistor kann Strukturen aufweisen, die ebenso fein wie VLSI (Very Large Scale Integration)- bzw. SOI (Silicon On Insulator)-Strukturen sind.
  • Die Ionenimplatations-Parameter sollten so gewählt werden, dass die Oberflächendotierung (gegebenenfalls kann die Oberfläche vorher auch n-implantiert sein) eine gewünschte Einsatzspannung ergibt und die Dosis mindestens die Durchbruchsladung erreicht.
  • Der erfindungsgemäß hergestellte vertikale Leistungs-Halbleitertransistor zeigt keine "Hot-Electron-Effekte" und keine "Short-Channel-Abhängigkeit" und keinen "Kink-Effekt"; die Einsatzspannung des Halbleitertransistors wird durch die Ionenimplantation bestimmt. Der erfindungsgemäß hergestellte Halbleitertransistor lässt sich als n-Kanal als auch als p-Kanal-Version realisieren. Die Erfindung lässt sich auf SOI-MOS- Strukturen anwenden. Eine Kombination von lateralen und vertikalen MOSFET-Strukturen ist möglich.
    •
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert.
  • Es zeigen:
  • 1 eine bevorzugte Ausführungsform eines Leistungs-Halbleitertransistors, der nach dem erfindungsgemäßen Verfahren hergestellt wurde,
  • 2 eine weitere bevorzugte Ausführungsform eines in SOI-Ausführung nach dem erfindungsgemäßen Verfahren hergestellten Leistungs-Halbleitertransistors,
  • 3 eine Draufsicht einer ersten Ausführungsform einer erfindungsgemäßen Gate-/Sourcekontaktierung,
  • 4 eine Draufsicht einer zweiten Ausführungsform einer erfindungsgemäßen Source-/Drain-/Gate-Kontaktierung,
  • 5 eine Draufsicht einer dritten bevorzugten Ausführungsform einer erfindungsgemäßen Source-/Drain-/Gate-Kontaktierung,
  • 6 eine Draufsicht einer vierten bevorzugten Ausführungsform einer erfindungsgemäßen Source-/Gate-/Drain-Kontaktierung,
  • 7 eine Draufsicht einer fünften erfindungsgemäßen Source-/Gate-Kontaktierung.
  • In den Zeichnungen sind identische bzw. einander entsprechende Bauteile bzw. Bauteilgruppen mit den gleichen Bezugsziffern gekennzeichnet.
  • Im Folgenden soll anhand von 1 das erfindungsgemäße Herstellungsverfahren beispielhaft erläutert werden.
  • Zur Herstellung eines Halbleitertransistors 1 wird auf/in einem Substrat 2, das aus einer n+-dotierten Schicht 3 und einer n-Schicht 4 besteht, eine als Gate dienende Leiterschicht 5 aufgebracht, wobei die Leiterschicht 5 erste Aussparungen 61 , 62 aufweist.
  • Durch Bestrahlen der ersten Aussparungen 61 , 62 mit Ionenstrahlen werden in dem Substrat 2 Bodygebiete 71 , 72 , die p-dotiert sind, erzeugt. Anschließend werden die ersten Aussparungen 61 , 62 durch Ausbilden einer Spacerstruktur 8, die eine laterale Fortsetzung der Leiterschicht 5 dargestellt und Teile der ersten Aussparungen 61 , 62 bedeckt, verkleinert, so dass zweite Aussparungen 91 , 92 entstehen. Nun werden Sourcegebiete 101 , 102 durch Bestrahlen der verkleinerten, zweiten Aussparungen 91 , 92 mit Ionenstrahlen erzeugt. Durch Wahl des Abstands d der Spacerstruktur 8 wird die Länge eines in den Bodygebieten 71 , 72 ausbildbaren Kanals festgelegt. Nun erfolgt eine Kontaktierung der Bodygebiete/Sourcegebiete 71 , 72 /101 , 102 durch Ausbilden von Plugs 111 , 112 , wobei die Plugs 111 , 112 nach oben aus dem Halbleitertransistor 1 herausgeführt werden. Analog hierzu wird das Gate (die Leiterschicht 5) durch ein Plug 12 kontaktiert. Vor Ausbilden der Plugs 111 , 112 , 12 müssen die Source- bzw. Bodygebiete 101 , 102 bzw. 71 , 72 mittels eines "Rapid Thermal Annealing" aktiviert (ausgeheilt) werden. Die Plugs 111 , 112 sind über Metallleiterbahnen 131 , 132 nach außen elektrisch verbunden. Die Plugs 111 , 112 , 12 sind durch eine Isolatorschicht 14 voneinander elektrisch isoliert. Die Leiterschicht 5 ist von dem Substrat 2 durch eine Isolatorschicht 15 getrennt.
  • Der in 2 gezeigte Ausschnitt eines Halbleitertransistors 1' unterscheidet sich von dem in 1 gezeigten Halbleitertransistor 1 dadurch, dass dieser in SOI-Technik ausgeführt ist, d.h. in dem Halbleitertransistor 1' sind mehrere Transistor-Funktionselemente 16 (Silizium-Inseln) vorgesehen, von denen in 2 nur eines gezeigt ist, und die voneinander durch eine Isolatorschicht 14 getrennt sind. Ein weiterer Unterschied ist, dass das Draingebiet nicht von unten, d.h. rückseitig abgegriffen wird, sondern in Form eines Plugs 17 nach oben aus dem Halbleitertransistor 1' herausgeführt wird, wobei der Plug 17 durch ein Sourcegebiet 102 /Bodygebiet 72 durchgeführt wird, jedoch von dem Sourcegebiet 102 /dem Bodygebiet 72 elektrisch isoliert ist. Der Plug 17 wird über eine Metallleiterbahn 18 nach außen hin kontaktierbar. Sämtliche Transistor-Funktionselemente 16 sind auf einem gemeinsamen Substrat 19 positioniert. Der Transistor in SOI-Ausführung ist genauso groß wie ein lateraler FET mit Source-/Gate-/Drainanschluss.
  • In 3 ist eine mögliche Ausführungsform einer Kontaktierung des in 1 gezeigten Halbleitertransistors 1 gezeigt (Draufsicht). Es ist zu sehen, dass die Leiterschichten 5 eine runde Form aufweisen.
  • In 4 ist eine Draufsicht auf ein Transistor-Funktionselement 16 (eine Silizium Insel einer SOI-Struktur) gezeigt, das in dem in 2 gezeigten Halbleitertransistor 1' enthalten ist. Im Gegensatz zu der in 3 gezeigten Ausführungsform ist die Leiterschicht 5 rechteckig ausgebildet. Des Weiteren werden sowohl Sourcegebiete, Bodygebiete als auch Draingebiete von oben her kontaktiert, wohingegen in der in 3 gezeigten Kontaktierung die Draingebiete von unten kontaktiert werden.
  • In der in 5 gezeigten Kontaktierungs-Ausführungsform werden ebenfalls Sourcegebiete, Bodygebiete und Draingebiete von oben durch den Halbleitertransistor 1' kontaktiert, wobei sich in dieser Ausführungsform die Drain- bzw. Sourcegebiete teilweise außerhalb des Transistor-Funktionselements 16 (d. h. der Silizium Insel einer SOI-Struktur) befinden. Dadurch können noch kleinere Strukturen (Si-Inseln) erzeugt werden.
  • In 6 ist eine Kontaktierungs-Ausführungsform für SOI-Strukturen gezeigt, in der Sourcegebiete, Bodygebiete und Draingebiete von oben durch den Halbleitertransistor 1' kontaktiert werden, und sich die Leiterschicht 5 teilweise außerhalb des Transistor-Funktionselements 16 (der Silizium Insel) befindet. Dadurch können noch kleinere Strukturen (Si-Inseln) erzeugt werden.
  • In 7 ist eine weitere mögliche Kontaktierungs-Ausführungsform gezeigt. Hier werden nur Sourcegebiete und Bodygebiete (und die Leiterschichten 5) von oben kontaktiert.
    • 1, 1'
    Halbleitertransistor
    2
    Substrat
    3
    n+-Schicht
    4
    n-Schicht
    5
    Leiterschicht
    61, 62
    erste Aussparungen
    71, 72
    Bodygebiete
    8
    Spacerstruktur
    91, 92
    zweite Aussparungen
    101, 102
    Sourcegebiete
    111, 112
    Plug
    12
    Plug
    131, 132
    Metallleiterbahnen
    14
    Isolatorschicht
    15
    Isolatorschicht
    16
    Transistor-Funktionselement
    17
    Plug
    18
    Metallleiterbahn
    19
    Substrat
    d
    Abstand (Breite)

Claims (3)

  1. Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors (1, 1'), umfassend die folgenden Schritte: – Ausbilden einer als Gate dienenden Leiterschicht (5) auf einer Substratschicht (2), wobei die Leiterschicht Aussparungen (61 , 62 ) zur Kontaktierung von in der Substratschicht (2) auszubildenden Source-/Bodygebieten (101 , 102 , 71 , 72 ) aufweist, – Ausbilden der Bodygebiete (71 , 72 ) durch Bestrahlen der Aussparungen (61 , 62 ) mit Ionenstrahlen, – Verkleinern der Aussparungen (61 , 62 ) durch Ausbilden einer Spacerstruktur (8) als laterale Fortsetzung der als Gate dienenden Leiterschicht (5), so dass die Leiterschicht (5) mit der an sie angrenzenden lateralen Fortsetzung Teile der Aussparungen (61 , 62 ) bedeckt und durch Wahl der Breite der Spacerstruktur (8) die Länge eines in dem jeweiligen Bodygebiet (71 , 72 ) auszubildenden Kanals festgelegt wird, – Ausbilden der Sourcegebiete (101 , 102 ) durch Bestrahlen der verkleinerten Aussparungen (91 , 92 ) mit Ionenstrahlen, und – Durchführen einer RTA-Temperaturbehandlung.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktierung der als Gate dienenden Leiterschicht (5) und der Source-/Bodygebiete (101 , 102 , 71 , 72 ) durch Ausbilden von Plugs (111 , 112 , 12) erfolgt, die nach oben aus dem Halbleitertransistor (1, 1') herausgeführt werden.
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Kontaktierung eines Draingebiets des Halbleitertransistors durch Ausbilden von Plugs (17) erfolgt, die jeweils nach oben durch eines der Source-/Bodygebiete (102 , 72 ) hindurch aus dem Halbleitertransistor (1') herausgeführt werden, wobei die Plugs (17) gegenüber den Source-/Bodygebieten (102 , 72 ) elektrisch isoliert sind.
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