JPH0230113A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0230113A JPH0230113A JP63180556A JP18055688A JPH0230113A JP H0230113 A JPH0230113 A JP H0230113A JP 63180556 A JP63180556 A JP 63180556A JP 18055688 A JP18055688 A JP 18055688A JP H0230113 A JPH0230113 A JP H0230113A
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- insulating film
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Links
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、高集積の
半導体集積回路装置に適用して好適なものである。
半導体集積回路装置に適用して好適なものである。
本発明は、導電層と、上記導電層に隣接する第１の絶縁
層と、上記導電層及び上記第１の絶縁層を覆う第２の絶
縁層と、上記第２の絶縁層のうちの上記導電層に対応す
る部分に設けられたコンタクトホールと、アラインメン
トマークとを有する半導体集積回路装置において、少な
くとも上記第２の絶縁層に設けられた凹部により上記ア
ラインメントマークを構成することによって、導電層と
接続される配線を形成するためのリソグラフィー工程に
おける露光時にアラインメントを正常に行うことができ
るようにしたものである。
層と、上記導電層及び上記第１の絶縁層を覆う第２の絶
縁層と、上記第２の絶縁層のうちの上記導電層に対応す
る部分に設けられたコンタクトホールと、アラインメン
トマークとを有する半導体集積回路装置において、少な
くとも上記第２の絶縁層に設けられた凹部により上記ア
ラインメントマークを構成することによって、導電層と
接続される配線を形成するためのリソグラフィー工程に
おける露光時にアラインメントを正常に行うことができ
るようにしたものである。
設計ルールが１μｍ前後の従来のＬＳＩの製造工程にお
いては、半導体基板中に形成された拡散層と金属配線と
の間及び金属配線間を接続する方法として次のような方
法が用いられている。すなわち、例えばＳｉｎ、膜のよ
うな層間絶縁膜に直径１μｍＲ１後のコンタクトホール
を形成した後、例えばアルミニウム（ＡＩ）膜のような
金属膜を主としてスパッターにより全面に形成する。次
に、この金属膜の上にリソグラフィーにより所定形状の
レジストパターンを形成した後、このレジストパターン
をマスクとして金属膜をエツチングする。
いては、半導体基板中に形成された拡散層と金属配線と
の間及び金属配線間を接続する方法として次のような方
法が用いられている。すなわち、例えばＳｉｎ、膜のよ
うな層間絶縁膜に直径１μｍＲ１後のコンタクトホール
を形成した後、例えばアルミニウム（ＡＩ）膜のような
金属膜を主としてスパッターにより全面に形成する。次
に、この金属膜の上にリソグラフィーにより所定形状の
レジストパターンを形成した後、このレジストパターン
をマスクとして金属膜をエツチングする。
これによって、コンタクトホールを通して下地拡散層ま
たは下地配線に接続される金属配線が形成される。
たは下地配線に接続される金属配線が形成される。
上述の金属膜の形成時には、コンタクトホールの直径が
１μｍ前後の場合はＡＩのスパッターでもコンタクトホ
ールの内部までＡＩが付着するため、良好なコンタクト
をとることができた。しかし、コンタクトホールの直径
がサブミクロンまで小さくなると、ＡＩのスパッターで
はコンタクトホールの内部にＡＩが十分に付着しなくな
るため、良好なコンタクトをとることは極めて困難とな
る。
１μｍ前後の場合はＡＩのスパッターでもコンタクトホ
ールの内部までＡＩが付着するため、良好なコンタクト
をとることができた。しかし、コンタクトホールの直径
がサブミクロンまで小さくなると、ＡＩのスパッターで
はコンタクトホールの内部にＡＩが十分に付着しなくな
るため、良好なコンタクトをとることは極めて困難とな
る。
近年、この問題を克服するために、拡散層または金属配
線上に形成したコンタクトホールの内部に選択ＣＶＤに
よりタングステン（Ｗ）のような金属を埋め込み、その
上に金属配線を形成することによりコンタクトをとる方
法が提案されている。
線上に形成したコンタクトホールの内部に選択ＣＶＤに
よりタングステン（Ｗ）のような金属を埋め込み、その
上に金属配線を形成することによりコンタクトをとる方
法が提案されている。
ところで、−Ｃにフォトリソグラフィー工程で用いられ
る露光装置は、あらかじめ半導体基板上に形成された重
ね合わせ用マーク、すなわちアラインメントマークの部
分の段差を利用してこのアラインメントマークの位置検
出を行い、これによってアラインメントを行う。このア
ラインメントマークは、コンタクトホール形成工程にお
いてコンタクトホールと同時に形成される。
る露光装置は、あらかじめ半導体基板上に形成された重
ね合わせ用マーク、すなわちアラインメントマークの部
分の段差を利用してこのアラインメントマークの位置検
出を行い、これによってアラインメントを行う。このア
ラインメントマークは、コンタクトホール形成工程にお
いてコンタクトホールと同時に形成される。
ところが、従来のＬＳＩにおいてはこのアラインメント
マークの部分に半導体基板の表面が露出する場所が必ず
存在していたため、上述のように選択ＣＶＤによりコン
タクトホールにＷを埋め込む場合には、アラインメント
マークの部分にもＷが成長し、その結果、このアライン
メントマークの部分の段差が消失してしまう。しかも、
配線を形成するためのリソグラフィー工程における露光
時の下地は反射性の金属膜であるため、露光時にアライ
ンメントマークの位置検出が全く不能になり、その結果
、正常なアラインメントを行うことができなくなってし
まうという問題があった。
マークの部分に半導体基板の表面が露出する場所が必ず
存在していたため、上述のように選択ＣＶＤによりコン
タクトホールにＷを埋め込む場合には、アラインメント
マークの部分にもＷが成長し、その結果、このアライン
メントマークの部分の段差が消失してしまう。しかも、
配線を形成するためのリソグラフィー工程における露光
時の下地は反射性の金属膜であるため、露光時にアライ
ンメントマークの位置検出が全く不能になり、その結果
、正常なアラインメントを行うことができなくなってし
まうという問題があった。
従って本発明の目的は、導電層と接続される配線を形成
するためのリソグラフィー工程における露光時にアライ
ンメントを正常に行うことができる半導体集積回路装置
を提供することにある。
するためのリソグラフィー工程における露光時にアライ
ンメントを正常に行うことができる半導体集積回路装置
を提供することにある。
〔課題を解決するための手段］
上記課題を解決するため、本発明は、導電層（５）と、
導電層（５）に隣接する第１の絶縁層（２）と、導電層
（５）及び第１の絶縁層（２）を覆う第２の絶縁層（７
）と、第２の絶縁層（７）に設けられたコンタクトホー
ル（Ｃ）と、アラインメントマーク（Ｍ）とを有する半
導体集・積回路装置において、少なくとも第２の絶縁層
（７）に設けられた凹部によりアラインメントマーク（
Ｍ）を構成している。
導電層（５）に隣接する第１の絶縁層（２）と、導電層
（５）及び第１の絶縁層（２）を覆う第２の絶縁層（７
）と、第２の絶縁層（７）に設けられたコンタクトホー
ル（Ｃ）と、アラインメントマーク（Ｍ）とを有する半
導体集・積回路装置において、少なくとも第２の絶縁層
（７）に設けられた凹部によりアラインメントマーク（
Ｍ）を構成している。
上記した手段によれば、アラインメントマーク（Ｍ）の
部分においては絶縁物が露出しているので、コンタクト
ホールを選択成長により金属で埋め込む際にこのアライ
ンメントマーク、（Ｍ）の部分には金属は成長せず、従
ってこのアラインメントマーク（Ｍ）の部分の段差は保
存される。このため、次の工程において全面に形成され
る金属膜の上に配線形成用のレジストパターンを形成す
るためのリソグラフィー工程における露光時に正常なア
ラインメントを行うことができる。
部分においては絶縁物が露出しているので、コンタクト
ホールを選択成長により金属で埋め込む際にこのアライ
ンメントマーク、（Ｍ）の部分には金属は成長せず、従
ってこのアラインメントマーク（Ｍ）の部分の段差は保
存される。このため、次の工程において全面に形成され
る金属膜の上に配線形成用のレジストパターンを形成す
るためのリソグラフィー工程における露光時に正常なア
ラインメントを行うことができる。
〔実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、ＭＯ３ＬＳ＋に本発明を適用し
た実施例である。
明する。この実施例は、ＭＯ３ＬＳ＋に本発明を適用し
た実施例である。
第１図Ａ〜第１図Ｅは本発明の一実施例によるＭＯ３Ｌ
ＳＩの製造方法を工程順に示す。
ＳＩの製造方法を工程順に示す。
本実施例においては、第１図Ａに示すように、まず例え
ばｐ型シリコン（Ｓｉ）基板のような半導体基板ｌの表
面に例えばＳｉＯ□膜のようなフィールド絶縁膜２を選
択的に形成して素子間分離を行った後、このフィールド
絶縁膜２で囲まれた活性傾城の表面に例えば熱酸化によ
り例えばＳｉＯ□膜のようなゲート絶縁膜３を形成する
。次に、例えばＣＶＤにより多結晶Ｓｉ膜を形成し、こ
の多結晶Ｓｉ膜に例えばリン（Ｐ）のような不純物をド
ープした後、例えばスパッターによりこの多結晶Ｓｉ膜
の上に例えばモリブデンシリサイド（ＭｏＳ１ｇ）やタ
ングステンシリサイド（Ｗ Ｓ ｉ ２）のような高融
点金属シリサイド膜を形成する。この後、これらの高融
点金属シリサイド膜及び多結晶Ｓｉ膜をエツチングによ
り所定形状にパターンニングしてポリサイド膜から成る
ゲート電極４を形成する。なお、このゲート電極４は例
えば不純物をドープした多結晶Ｓｉ膜のみにより構成す
ることも可能である。次に、このゲート電極４をマスク
として例えばヒ素（Ａｓ）のようなｎ型不純物をイオン
注入することにより、ソース領域及びドレイン領域用の
例えばｎ゛型の拡散層５．６をこのゲート電極４に対し
て自己整合的に形成する。これらのゲート電極４及び拡
散層５．６によりｎチャネルＭＯ３ＦＥＴが構成されて
いる。この後、例えばＣＶＤにより全面に例えばＳｉ０
ｇ膜やリンシリケートガラス（ｐｓｃ）膜のような眉間
絶縁膜７を形成する。
ばｐ型シリコン（Ｓｉ）基板のような半導体基板ｌの表
面に例えばＳｉＯ□膜のようなフィールド絶縁膜２を選
択的に形成して素子間分離を行った後、このフィールド
絶縁膜２で囲まれた活性傾城の表面に例えば熱酸化によ
り例えばＳｉＯ□膜のようなゲート絶縁膜３を形成する
。次に、例えばＣＶＤにより多結晶Ｓｉ膜を形成し、こ
の多結晶Ｓｉ膜に例えばリン（Ｐ）のような不純物をド
ープした後、例えばスパッターによりこの多結晶Ｓｉ膜
の上に例えばモリブデンシリサイド（ＭｏＳ１ｇ）やタ
ングステンシリサイド（Ｗ Ｓ ｉ ２）のような高融
点金属シリサイド膜を形成する。この後、これらの高融
点金属シリサイド膜及び多結晶Ｓｉ膜をエツチングによ
り所定形状にパターンニングしてポリサイド膜から成る
ゲート電極４を形成する。なお、このゲート電極４は例
えば不純物をドープした多結晶Ｓｉ膜のみにより構成す
ることも可能である。次に、このゲート電極４をマスク
として例えばヒ素（Ａｓ）のようなｎ型不純物をイオン
注入することにより、ソース領域及びドレイン領域用の
例えばｎ゛型の拡散層５．６をこのゲート電極４に対し
て自己整合的に形成する。これらのゲート電極４及び拡
散層５．６によりｎチャネルＭＯ３ＦＥＴが構成されて
いる。この後、例えばＣＶＤにより全面に例えばＳｉ０
ｇ膜やリンシリケートガラス（ｐｓｃ）膜のような眉間
絶縁膜７を形成する。
次に第１図Ｂに示すように、この眉間絶縁膜７の上にリ
ソグラフィーにより所定形状のレジストパターン８を形
成する。
ソグラフィーにより所定形状のレジストパターン８を形
成する。
次に、このレジストパターン８をマスクとして眉間絶縁
膜７を例えば反応性イオンエツチング（Ｒ１已）により
エツチングして、第１図Ｃに示すように、拡散層５の上
にコンタクトホールＣを形成すると同時に、フィールド
絶縁膜２上にアラインメントマークＭを形成する。この
場合、このアラインメントマークＭは、眉間絶縁膜７及
びフィールド絶縁膜２に形成された凹部から成る。
膜７を例えば反応性イオンエツチング（Ｒ１已）により
エツチングして、第１図Ｃに示すように、拡散層５の上
にコンタクトホールＣを形成すると同時に、フィールド
絶縁膜２上にアラインメントマークＭを形成する。この
場合、このアラインメントマークＭは、眉間絶縁膜７及
びフィールド絶縁膜２に形成された凹部から成る。
次に、例えば下式で表されるＷＦ、（六フッ化タングス
テン）の還元反応によるＷの選択ＣＶＤを行う。
テン）の還元反応によるＷの選択ＣＶＤを行う。
ＷＦａ（ｇ）＋３／２５ｔ（ｓ） →Ｗ（ｓ） ＋３
／２ ＳｉＦａ（ｇ）ＷＦ６（ｇ）＋３Ｈｚ（ｇ）
→Ｗ（ｓ） ＋ ６ｆ（Ｆ（ｇ）このＷの選択ＣＶＤ
によって、第１図りに示すように、Ｓｉが露出している
コンタクトホールＣの内部にのみＷが選択成長し、この
コンタクトホールＣがＷ９により埋められる。一方、ア
ラインメントマークＭの凹部及び層間絶縁膜７の表面に
はＷはほとんど成長しない。従って、アラインメントマ
ークＭの部分の段差はほぼ完全に保存される。
／２ ＳｉＦａ（ｇ）ＷＦ６（ｇ）＋３Ｈｚ（ｇ）
→Ｗ（ｓ） ＋ ６ｆ（Ｆ（ｇ）このＷの選択ＣＶＤ
によって、第１図りに示すように、Ｓｉが露出している
コンタクトホールＣの内部にのみＷが選択成長し、この
コンタクトホールＣがＷ９により埋められる。一方、ア
ラインメントマークＭの凹部及び層間絶縁膜７の表面に
はＷはほとんど成長しない。従って、アラインメントマ
ークＭの部分の段差はほぼ完全に保存される。
次に、例えばスパッターにより全面に例えばＡＩ膜を形
成した後、このＡＩ膜の上にレジストを塗布する。次に
、配線形成用の所定のレティクルまたはフォトマスクを
用いてこのレジストを露光するわけであるが、上述のよ
うにアラインメントマークＭの部分の段差がほぼ完全に
保存されていることから、このアラインメントマークＭ
を用いてアラインメントを正常に行うことができる。次
に、このようにして露光を終えたレジストを現像してレ
ジストパターンを形成した後、このレジストパターンを
マスクとしてＡＩ膜をエツチングすることにより第１図
已に示すように配線１０を形成し、これによって目的と
するＭＯ３ＬＳｒを完成させる。
成した後、このＡＩ膜の上にレジストを塗布する。次に
、配線形成用の所定のレティクルまたはフォトマスクを
用いてこのレジストを露光するわけであるが、上述のよ
うにアラインメントマークＭの部分の段差がほぼ完全に
保存されていることから、このアラインメントマークＭ
を用いてアラインメントを正常に行うことができる。次
に、このようにして露光を終えたレジストを現像してレ
ジストパターンを形成した後、このレジストパターンを
マスクとしてＡＩ膜をエツチングすることにより第１図
已に示すように配線１０を形成し、これによって目的と
するＭＯ３ＬＳｒを完成させる。
以上のように、この実施例によれば、層間絶縁膜７及び
フィールド絶縁膜２に形成された凹部によりアラインメ
ントマークＭが構成されているため、Ｗの選択ＣＶＤの
際にこのアラインメントマークＭの部分にはＷが成長せ
ず、従ってこのアラインメントマークＭの部分の段差は
消失しない。
フィールド絶縁膜２に形成された凹部によりアラインメ
ントマークＭが構成されているため、Ｗの選択ＣＶＤの
際にこのアラインメントマークＭの部分にはＷが成長せ
ず、従ってこのアラインメントマークＭの部分の段差は
消失しない。
その結果、拡散層５と接続される配線１０を形成するた
めのリソグラフィー工程における露光時にアラインメン
トを正常に行うことができる。これによって、高精度の
パターン重ね合わせを行うことができるので、設計ルー
ルがサブミクロンの超ＬＳＩの製造が可能となる。
めのリソグラフィー工程における露光時にアラインメン
トを正常に行うことができる。これによって、高精度の
パターン重ね合わせを行うことができるので、設計ルー
ルがサブミクロンの超ＬＳＩの製造が可能となる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、コンタクトホールＣに埋め込む金属としてはＷ
以外の金属を用いることも可能である。
以外の金属を用いることも可能である。
また、上述の実施例においては、アラインメントマーク
Ｍを構成する凹部はフィールド絶縁膜２の途中まで形成
されているが、この凹部は眉間絶縁膜７中に形成されて
いてもよい。
Ｍを構成する凹部はフィールド絶縁膜２の途中まで形成
されているが、この凹部は眉間絶縁膜７中に形成されて
いてもよい。
さらに、上述の実施例においては、アラインメントマー
クＭをフィールド絶縁膜２上に設ける場合について説明
したが、このアラインメントマークＭは必ずしもフィー
ルド絶縁膜２上に設ける必要はない。第２図は多層配線
構造のＬＳＩの製造工程においてアラインメントマーク
Ｍを眉間絶縁膜上に設ける例を示す。第２図に示すよう
に、この場合には一層目の眉間絶縁膜ｌｌ上の一層目の
配線１２を覆う二層目の眉間絶縁膜１３を形成した後、
この層間絶縁膜１３の所定部分をエツチング除去して配
線１２の上にコンタクトホールＣを形成すると同時に、
この配線１２以外の場所にアラインメントマークＭを形
成する。この場合、このアラインメントマークＭは層間
絶縁膜１３中に形成されているため、このアラインメン
トマークＭの部分には絶縁物が露出している。このため
、上述の実施例と同様に、コンタクトホールＣに選択Ｃ
ＶＤによりＷ９を埋め込む際にこのアラインメントマー
クＭの部分にはＷは成長せず、従ってこのアラインメン
トマークＭの部分の段差は消失しない。なお、アライン
メントマークＭを構成する凹部は層間絶縁膜１１の途中
まで形成されていても良い。また、配線１２は、例えば
ＡＩやＷのような金属膜、ポリサイド膜、不純物をドー
プした多結晶Ｓｉ膜等のいずれによって構成されていて
もよい。
クＭをフィールド絶縁膜２上に設ける場合について説明
したが、このアラインメントマークＭは必ずしもフィー
ルド絶縁膜２上に設ける必要はない。第２図は多層配線
構造のＬＳＩの製造工程においてアラインメントマーク
Ｍを眉間絶縁膜上に設ける例を示す。第２図に示すよう
に、この場合には一層目の眉間絶縁膜ｌｌ上の一層目の
配線１２を覆う二層目の眉間絶縁膜１３を形成した後、
この層間絶縁膜１３の所定部分をエツチング除去して配
線１２の上にコンタクトホールＣを形成すると同時に、
この配線１２以外の場所にアラインメントマークＭを形
成する。この場合、このアラインメントマークＭは層間
絶縁膜１３中に形成されているため、このアラインメン
トマークＭの部分には絶縁物が露出している。このため
、上述の実施例と同様に、コンタクトホールＣに選択Ｃ
ＶＤによりＷ９を埋め込む際にこのアラインメントマー
クＭの部分にはＷは成長せず、従ってこのアラインメン
トマークＭの部分の段差は消失しない。なお、アライン
メントマークＭを構成する凹部は層間絶縁膜１１の途中
まで形成されていても良い。また、配線１２は、例えば
ＡＩやＷのような金属膜、ポリサイド膜、不純物をドー
プした多結晶Ｓｉ膜等のいずれによって構成されていて
もよい。
また、上述の実施例においては、本発明をＭＯ３ＬＳＩ
に適用した場合について説明したが、本発明は、バイポ
ーラＬＳＩやバイポーラ−ＣＭＯ５ＬＳＩのようなＭＯ
３ＬＳＩ以外の各種の半導体集積回路装置に適用するこ
とが可能である。
に適用した場合について説明したが、本発明は、バイポ
ーラＬＳＩやバイポーラ−ＣＭＯ５ＬＳＩのようなＭＯ
３ＬＳＩ以外の各種の半導体集積回路装置に適用するこ
とが可能である。
以上述べたように、本発明によれば、第２の絶縁層に設
けられた凹部によりアラインメントマークが構成されて
いるので、この第２の絶縁層に設けられたコンタクトホ
ールの内部をＷ等の金属の選択成長により埋め込む際に
アラインメントマークの部分には金属が成長せず、この
ためこのアラインメントマークの部分の段差は消失しな
い。これによって、導電層と接続される配線を形成する
ためのリソグラフィー工程における露光時のアラインメ
ントを正常に行うことができる。
けられた凹部によりアラインメントマークが構成されて
いるので、この第２の絶縁層に設けられたコンタクトホ
ールの内部をＷ等の金属の選択成長により埋め込む際に
アラインメントマークの部分には金属が成長せず、この
ためこのアラインメントマークの部分の段差は消失しな
い。これによって、導電層と接続される配線を形成する
ためのリソグラフィー工程における露光時のアラインメ
ントを正常に行うことができる。
第１図Ａ〜第１図Ｅは本発明の一実施例によるＭＯ３Ｌ
ＳＩの製造方法を工程順に示す断面図、第２図は本発明
の変形例を示す断面図である。 図面における主要な符号の説明 １：半導体基板、 ２：フィールド絶縁膜、４：ゲート
電極、 ７：層間絶縁膜、 ９：Ｗ、１０：配線、
Ｃ：コンタクトホール、 Ｍ：アラインメントマーク。 一実タ乞イ列 第１図Ｅ 代理人 弁理士 杉 浦 正 知 変ボジメ列 第２図 −１？シ酷、イ列 第１図Ａ −１こむ会しイｆＪ 第１図Ｂ −ＴａイダＪ 第１図Ｃ −・ｉｔ申Ｌイ列 第１図Ｄ
ＳＩの製造方法を工程順に示す断面図、第２図は本発明
の変形例を示す断面図である。 図面における主要な符号の説明 １：半導体基板、 ２：フィールド絶縁膜、４：ゲート
電極、 ７：層間絶縁膜、 ９：Ｗ、１０：配線、
Ｃ：コンタクトホール、 Ｍ：アラインメントマーク。 一実タ乞イ列 第１図Ｅ 代理人 弁理士 杉 浦 正 知 変ボジメ列 第２図 −１？シ酷、イ列 第１図Ａ −１こむ会しイｆＪ 第１図Ｂ −ＴａイダＪ 第１図Ｃ −・ｉｔ申Ｌイ列 第１図Ｄ
Claims (1)
- 【特許請求の範囲】 導電層と、上記導電層に隣接する第１の絶縁層と、上記
導電層及び上記第１の絶縁層を覆う第２の絶縁層と、上
記第２の絶縁層のうちの上記導電層に対応する部分に設
けられたコンタクトホールと、アラインメントマークと
を有する半導体集積回路装置において、 少なくとも上記第２の絶縁層に設けられた凹部により上
記アラインメントマークを構成したことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180556A JPH0230113A (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180556A JPH0230113A (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230113A true JPH0230113A (ja) | 1990-01-31 |
Family
ID=16085344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180556A Pending JPH0230113A (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147225A (ja) * | 1993-11-26 | 1995-06-06 | Nec Corp | 半導体装置およびその製造方法 |
| US5482893A (en) * | 1990-06-29 | 1996-01-09 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
-
1988
- 1988-07-20 JP JP63180556A patent/JPH0230113A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482893A (en) * | 1990-06-29 | 1996-01-09 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
| US5663099A (en) * | 1990-06-29 | 1997-09-02 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
| JPH07147225A (ja) * | 1993-11-26 | 1995-06-06 | Nec Corp | 半導体装置およびその製造方法 |
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