JPH04151824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04151824A JPH04151824A JP27608690A JP27608690A JPH04151824A JP H04151824 A JPH04151824 A JP H04151824A JP 27608690 A JP27608690 A JP 27608690A JP 27608690 A JP27608690 A JP 27608690A JP H04151824 A JPH04151824 A JP H04151824A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にコンタクl
へ孔の形成方法に関する。
へ孔の形成方法に関する。
従来、半導体装置におりる上層のアルミ配線と下層の拡
散層又は多結晶シリコン配線とのコンタクト部の形成方
法として、コンタクト部上のアルミ膜のカバレッジをよ
くするため層間絶縁膜にコンタク1へ孔形成の際に、等
方性のエツチングを行なった後に異方性のエツチングを
行ない、さらに高温の熱処理を行なうというものがあっ
た。しかしながらゲート電極配線を多結晶シリコン層と
高融点金属シリサイド層との2層′Wi造(以−[:ポ
リザイドと称する〉とした場合、コンタクト孔を形成し
た後の熱処理の際に、むき出しになっている高融点金属
シリサイド層の表面がはがれてしまうといっな問題があ
る。これを防ぐために以下に示す様な方法が用いられて
いる。
散層又は多結晶シリコン配線とのコンタクト部の形成方
法として、コンタクト部上のアルミ膜のカバレッジをよ
くするため層間絶縁膜にコンタク1へ孔形成の際に、等
方性のエツチングを行なった後に異方性のエツチングを
行ない、さらに高温の熱処理を行なうというものがあっ
た。しかしながらゲート電極配線を多結晶シリコン層と
高融点金属シリサイド層との2層′Wi造(以−[:ポ
リザイドと称する〉とした場合、コンタクト孔を形成し
た後の熱処理の際に、むき出しになっている高融点金属
シリサイド層の表面がはがれてしまうといっな問題があ
る。これを防ぐために以下に示す様な方法が用いられて
いる。
まず第2図(a)に示すように、P型シリコン基板1上
に素子分離のためのフィールド酸化膜2を形成する。次
でゲート酸化膜3を介して多結晶シリコン膜4とタング
ステンシリサイド膜5からなるゲート電極20とゲート
電極と一体的にゲート電極配線2OAを形成する。次で
ゲート電極20をマスクとしてソース・ドレインとなる
N+拡散層6を形成したのち全面にBPSG等からなる
層間絶縁膜7を形成する。次でN+拡散層6及びゲート
電極配線2OA上の眉間絶縁膜7にコンタクト孔]0を
形成したのち、常圧CVD法により低温で酸化膜(以下
CVD酸化膜という)1.1を形成する。次でゲート電
極配線2OAをこのCVD酸化膜11で保護した状態で
高温の熱処理を行なう。
に素子分離のためのフィールド酸化膜2を形成する。次
でゲート酸化膜3を介して多結晶シリコン膜4とタング
ステンシリサイド膜5からなるゲート電極20とゲート
電極と一体的にゲート電極配線2OAを形成する。次で
ゲート電極20をマスクとしてソース・ドレインとなる
N+拡散層6を形成したのち全面にBPSG等からなる
層間絶縁膜7を形成する。次でN+拡散層6及びゲート
電極配線2OA上の眉間絶縁膜7にコンタクト孔]0を
形成したのち、常圧CVD法により低温で酸化膜(以下
CVD酸化膜という)1.1を形成する。次でゲート電
極配線2OAをこのCVD酸化膜11で保護した状態で
高温の熱処理を行なう。
次に第2図(b)に示すように、ウェブ1〜エツチング
法によりCVD酸化Mliを除去したのちアルミ膜を形
成し、パターニングしてアルミ配線13を形成する。
法によりCVD酸化Mliを除去したのちアルミ膜を形
成し、パターニングしてアルミ配線13を形成する。
上述した従来のコンタクト孔の形成方法では、コンタク
ト孔形成後に酸化膜を形成しているが、表面に酸化膜を
形成するとリンを含んでいるリフロー性のよい層間絶縁
膜が表面の酸化膜におさえられて高温の熱処理によって
もあまりリフローしないなめ、第2図(a>における等
方性のエツチングにより形成された部分のコンタクト孔
の形状が改善されない。そのためにコンタクト孔上のア
ルミ配線のカバレッジが悪くなってし吐い、高集積化が
進み、コンタクト孔の大きさが小さくなってくると、こ
のコンタクト孔上のアルミ配線が断線するという欠点を
もっている。
ト孔形成後に酸化膜を形成しているが、表面に酸化膜を
形成するとリンを含んでいるリフロー性のよい層間絶縁
膜が表面の酸化膜におさえられて高温の熱処理によって
もあまりリフローしないなめ、第2図(a>における等
方性のエツチングにより形成された部分のコンタクト孔
の形状が改善されない。そのためにコンタクト孔上のア
ルミ配線のカバレッジが悪くなってし吐い、高集積化が
進み、コンタクト孔の大きさが小さくなってくると、こ
のコンタクト孔上のアルミ配線が断線するという欠点を
もっている。
本発明の半導体装置の製造方法は、半導体基板上に多結
晶シリコン膜と高融点金属シリサイド膜の2層構造のグ
ー1〜電極配線を形成する工程と、このゲート電極配線
を含む全面に層間絶縁膜を形成する工程と、この層間絶
縁膜上にフォトレジスト膜を形成したのちパターニング
し開口部を形成する工程と、このフォトレジスト膜をマ
スクとし前記層間絶縁膜を等方性エツチング法及び異方
性エツヂフグ法により順次エツチングし前記ゲート電極
配線上にコンタクト孔を形成する工程と、前記フォトレ
ジスト膜を除去したのち前記コンタクト孔を含む全面に
低温で絶縁膜を形成する工程と、この絶縁膜上にフォト
レジスト膜を形成したのちエッチバックし前記コンタク
ト孔内の低部にのみフォトレジスト膜を残す工程と、こ
の残されたフォトレジスト膜をマスクとし前記絶縁膜を
除去したのち高温の熱処理を行なう工程と、熱処理後前
記コンタクト孔中の前記フォトレジスト膜と前記絶縁膜
とを除去する工程とを含んで構成される。
晶シリコン膜と高融点金属シリサイド膜の2層構造のグ
ー1〜電極配線を形成する工程と、このゲート電極配線
を含む全面に層間絶縁膜を形成する工程と、この層間絶
縁膜上にフォトレジスト膜を形成したのちパターニング
し開口部を形成する工程と、このフォトレジスト膜をマ
スクとし前記層間絶縁膜を等方性エツチング法及び異方
性エツヂフグ法により順次エツチングし前記ゲート電極
配線上にコンタクト孔を形成する工程と、前記フォトレ
ジスト膜を除去したのち前記コンタクト孔を含む全面に
低温で絶縁膜を形成する工程と、この絶縁膜上にフォト
レジスト膜を形成したのちエッチバックし前記コンタク
ト孔内の低部にのみフォトレジスト膜を残す工程と、こ
の残されたフォトレジスト膜をマスクとし前記絶縁膜を
除去したのち高温の熱処理を行なう工程と、熱処理後前
記コンタクト孔中の前記フォトレジスト膜と前記絶縁膜
とを除去する工程とを含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第1図(a)〜(k>は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
まず第1図(a>に示すように、P型シリコン基板1上
をフィールド酸化膜2により素子分離を行ない、ゲート
酸化膜3を形成しなのち多結晶シリコン膜4とタングス
テンシリサイド膜5からなるゲート電極20及びケート
電極配線2OAを形成する。次でゲート電極20をマス
クとしN+拡散層6を形成した後に、高温の熱処理によ
ってリフローされるような層間絶縁M7(例えばBPS
G膜〉を形成する。次にフォトリソグラフィーによりフ
ォトレジスト膜8のコンタクトのパターン9を形成する
。
をフィールド酸化膜2により素子分離を行ない、ゲート
酸化膜3を形成しなのち多結晶シリコン膜4とタングス
テンシリサイド膜5からなるゲート電極20及びケート
電極配線2OAを形成する。次でゲート電極20をマス
クとしN+拡散層6を形成した後に、高温の熱処理によ
ってリフローされるような層間絶縁M7(例えばBPS
G膜〉を形成する。次にフォトリソグラフィーによりフ
ォトレジスト膜8のコンタクトのパターン9を形成する
。
次に第1図(b)に示すようにフォトレジスト膜8をマ
スクに下の層間絶縁膜7に等方性のエツチングを行ない
、その後に第1図(c)に示すように、フォトレジスト
膜8をマスクに眉間絶縁膜7に異方性のエツチングを行
ない、N+拡散層6及びゲート電極配線上にコンタクト
孔10を形成する。
スクに下の層間絶縁膜7に等方性のエツチングを行ない
、その後に第1図(c)に示すように、フォトレジスト
膜8をマスクに眉間絶縁膜7に異方性のエツチングを行
ない、N+拡散層6及びゲート電極配線上にコンタクト
孔10を形成する。
次に第1図(d)に示すように、フォトレジスト膜8を
除去したのち常圧CVD法により低温(300℃〜50
0℃)でCVD酸化膜11を全面に形成する。次に第1
図(e)に示すように、再びフォトレジスト膜12を塗
布法により形成したのち第1図(f>に示すように、コ
ンタクト孔10の底部にのみフォトレジス1へ膜12を
残すように異方性のエツチングによりエッチバックを行
なう。
除去したのち常圧CVD法により低温(300℃〜50
0℃)でCVD酸化膜11を全面に形成する。次に第1
図(e)に示すように、再びフォトレジスト膜12を塗
布法により形成したのち第1図(f>に示すように、コ
ンタクト孔10の底部にのみフォトレジス1へ膜12を
残すように異方性のエツチングによりエッチバックを行
なう。
次に第1図(g>に示すように、コンタクト孔10の底
部に残っているフォトレジスト膜12をマスクにCVD
酸化膜1]をエツチングする。次に第1図(h)に示す
ように、フォトレジスト膜12を除去した後に、第1図
(i>に示すように、高温(800℃〜1000℃)で
熱処理を行ない、コンタクト孔10のエツジ部分をリフ
ローさせる。
部に残っているフォトレジスト膜12をマスクにCVD
酸化膜1]をエツチングする。次に第1図(h)に示す
ように、フォトレジスト膜12を除去した後に、第1図
(i>に示すように、高温(800℃〜1000℃)で
熱処理を行ない、コンタクト孔10のエツジ部分をリフ
ローさせる。
次に第1図(j)に示すように、コンタクト孔10底部
のCVD酸化膜11−を除去する。次で第1図(1〕〉
に示すように、アルミ膜を形成したのちパターニングし
アルミ配線]3を形成する。
のCVD酸化膜11−を除去する。次で第1図(1〕〉
に示すように、アルミ膜を形成したのちパターニングし
アルミ配線]3を形成する。
このように本実施例によれは、コンタクト孔】0のエツ
ジ部分がリフローされるのでコンタク1〜孔10上のア
ルミ配線13のカバレッジが改善される。
ジ部分がリフローされるのでコンタク1〜孔10上のア
ルミ配線13のカバレッジが改善される。
尚、上記実施例においてはケート電極配線20Aを保護
する絶縁膜としてCVD酸化膜を用いた場合について説
明したが、プラズマCVD法による窒化シリコン膜を用
いてもよい。また高融点金属シリサイドとしてタングス
テンシリサイドを用いた場合について説明したが、モリ
ブデンシリザイド等他のシリサイドを用いることができ
る。
する絶縁膜としてCVD酸化膜を用いた場合について説
明したが、プラズマCVD法による窒化シリコン膜を用
いてもよい。また高融点金属シリサイドとしてタングス
テンシリサイドを用いた場合について説明したが、モリ
ブデンシリザイド等他のシリサイドを用いることができ
る。
以上に説明したように本発明は、コンタクト孔形成後の
高温の熱処理をコンタクト孔底部に絶縁膜を残して行な
うため、ポリサイド配線を有する半導体装置において、
コンタクト孔部分の高融点金属シリサイド層の表面部分
のはがれを生ずることなく、良好なコンタクト孔の形状
が得られるため、上部にアルミ配線を形成する際に、段
切れや局部的高抵抗化の恐れのない良好な配線形成がで
きる。従ってポリサイド配線を有する高集積化された半
導体装置の歩留りや信頼性を向上させることができると
いう効果がある。
高温の熱処理をコンタクト孔底部に絶縁膜を残して行な
うため、ポリサイド配線を有する半導体装置において、
コンタクト孔部分の高融点金属シリサイド層の表面部分
のはがれを生ずることなく、良好なコンタクト孔の形状
が得られるため、上部にアルミ配線を形成する際に、段
切れや局部的高抵抗化の恐れのない良好な配線形成がで
きる。従ってポリサイド配線を有する高集積化された半
導体装置の歩留りや信頼性を向上させることができると
いう効果がある。
第1図(a)〜(k>は本発明の一実施例を説明するた
めの製造工程手順に配置した半導体チップの断面図、第
2図は従来例を説明するための半導体チップの断面図で
ある。 1・・・P型シリコン基板、2・・・フィールド酸化膜
、3・・・ゲート酸化膜、4・・・多結晶シリコン膜、
5・・・タングステンシリサイド膜、6・・・N+拡散
層、7・・・層間絶縁膜、8・・・フォトレジスト膜、
9・・・コンタクトパターン、JO・・・コンタクト孔
、11・・・CVD酸化膜、12・・・フォトレジスト
膜、]3・・・アルミ配線。
めの製造工程手順に配置した半導体チップの断面図、第
2図は従来例を説明するための半導体チップの断面図で
ある。 1・・・P型シリコン基板、2・・・フィールド酸化膜
、3・・・ゲート酸化膜、4・・・多結晶シリコン膜、
5・・・タングステンシリサイド膜、6・・・N+拡散
層、7・・・層間絶縁膜、8・・・フォトレジスト膜、
9・・・コンタクトパターン、JO・・・コンタクト孔
、11・・・CVD酸化膜、12・・・フォトレジスト
膜、]3・・・アルミ配線。
Claims (1)
- 半導体基板上に多結晶シリコン膜と高融点金属シリサ
イド膜の2層構造のゲート電極配線を形成する工程と、
このゲート電極配線を含む全面に層間絶縁膜を形成する
工程と、この層間絶縁膜上にフォトレジスト膜を形成し
たのちパターニングし開口部を形成する工程と、このフ
ォトレジスト膜をマスクとし前記層間絶縁膜を等方性エ
ッチング法及び異方性エッチング法により順次エッチン
グし前記ゲート電極配線上にコンタクト孔を形成する工
程と、前記フォトレジスト膜を除去したのち前記コンタ
クト孔を含む全面に低温で絶縁膜を形成する工程と、こ
の絶縁膜上にフォトレジスト膜を形成したのちエッチバ
ックし前記コンタクト孔内の低部にのみフォトレジスト
膜を残す工程と、この残されたフォトレジスト膜をマス
クとし前記絶縁膜を除去したのち高温の熱処理を行なう
工程と、熱処理後前記コンタクト孔中の前記フォトレジ
スト膜と前記絶縁膜とを除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2276086A JP3038873B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2276086A JP3038873B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04151824A true JPH04151824A (ja) | 1992-05-25 |
JP3038873B2 JP3038873B2 (ja) | 2000-05-08 |
Family
ID=17564609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2276086A Expired - Lifetime JP3038873B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3038873B2 (ja) |
-
1990
- 1990-10-15 JP JP2276086A patent/JP3038873B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP3038873B2 (ja) | 2000-05-08 |
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