KR920010135B1 - 고저항기 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1d도는 종래 기술에 의해 고저항기를 제조하는 단계를 도시한 단면도.
제2a도 내지 제2e도는 본 발명의 실시예 1에 의해 고저항기를 제조하는 단계를 도시한 단면도.
제3a도 내지 제3d도는 본 발명의 실시예 2에 의해 고저항기를 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연층
3 : 폴리실리콘층 3A : 폴리실리콘 패턴
4 : 감광막 패턴 5 : 제1산화막
6 : 질화막 7 : 제2산화막
13, 30, 32 : 고저항기 14, 40, 41 : 도전체
42 : 도전체 패턴
본 발명은 고집적 반도체 소자에 사용되는 고저항기 제조 방법에 관한 것으로, 특히 고저항기로 사용될 폴리실리콘층의 예정된 두께를 산화시켜서 저항을 증대 시킬수 있는 고저항기 제조 방법에 관한 것이다.
일반적으로 고집적 반도체 소자에 사용되는 폴리실리콘으로 이루어진 저항기는 폴리실리콘층을 예정된 두께로 형성하고, 예정된 고저항성 이온을 주입하고, 리소그라피 기술에 의해 최소선 폭으로 형성하여 폴리실리콘층의 저항을 증대시킨 방법을 이용하였다.
종래 기술을 첨부된 제1a도 내지 제1d도를 참조하여 상세히 설명해보면 다음과 같다.
제1a도는 실리콘 기판(1)에 절연층(2)으로 산화막을 형성하고, 그 상부에 폴리실리콘층(3)을 중착한후, 고저항성 이온을 폴리실리콘층(3)의 전면에 주입한 상태의 단면도이다.
제1b도는 상기 폴리실리콘층(3)의 예정된 부분을 식각하여 폴리실리콘 패턴(3A)을 형성한 상태의 단면도이다.
제1c도는 상기 폴리실리콘 패턴(3A)에서 고저항기가 형성될 영역 상부에만 감광막 패턴(4)을 형성한 다음, 저저항성 이온을 노출된 폴리실리콘 패턴(3A)의 양단부에 주입하여 도전체(14)와 고저항기(13)로 각각 형성한 상태의 단면도이다.
제1d도는 감광막 패턴(4)을 제거하여 고저항성 이온이 주입된 고저항기(13)와 고저항기(13)의 양단부에 저저항성 이온이 주입된 도전체(14)가 형성된 상태의 단면도로서, 고저항기는 “R”로 도시된다.
상기한 종래기술은 고저항기의 저항을 109Ω(Giga ohm) 이상으로 높이는 것은 상당한 어려움이 있는데, 즉 고저항기의 저항을 높이기 위해 폴리실리콘 패턴의 폭을 줄이는 것을 리소그라피 기술에 의해 최소선폭 이하로 형성 할 수가 없으므로 한계에 부딛치고, 폴리실리콘층의 두께를 감소시키는 것은 기판 상부에 단차가 있는 곳에서 단선되거나, 다른 물질을 식각하는 공정에서 그 하부에 있는 폴리실리콘층이 식각되어 단선되는 문제점이 있으며, 폴리실리콘 패턴의 길이를 길게하는 것은 셀면적을 확대시켜 고집적화에 기여할 수 없으므로 적용하기가 어렵다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 고저항기로 사용되는 폴리실리콘 패턴의 예정된 부분을 산화시켜 폴리실리콘 패턴의 두께를 최대한 감소시켜 저항을 증대시킨 고저항기 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 다음과 같은 장점이 있다.
첫째, 이온주입 방법에 의해 형성되는 폴리실리콘으로 이루어지는 고저항기의 저항을 더이상 증대시킬 수 없는 한계성을 폴리실리콘의 소정 두께를 산화시켜 해결할 수 있다.
둘재, 고저항기가 될 부분의 폴리실리콘을 산화시켜 폴리실리콘의 두께를 감소시키고, 고저항기가 되지 않을 부분은 산화가 되지 않아 기존의 폴리실리콘 두께를 유지하므로 다른 박막을 식각할때 식각되어 단선되는 문제가 해결된다.
셋째, 폴리실리콘의 길이를 증가시키지 않고서도 고저항을 만들수 있으므로 칩면적을 감소시킬 수 있으며 고집적 소자의 고저항기를 만들수 있다.
넷째, 종래의 저항 이온 주입법에 의한 고저항기 형성방법과 본 발명을 병행하여 사용할 수 있다.
다섯째, 본 발명은 SRAM등의 부하 저항기에 사용할 수 있다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2e도는 본 발명의 실시예 1에 의해 폴리실리콘으로 이루어진 고저항기를 제조하는 단계를 도시한 단면도이다.
제2a도는 실리콘 기판(1)에 절연층(2) 예를들어 산화막을 형성하고, 그 상부에 폴리실리콘층(3)을 중착한 후 고저항성 이온을 폴리실리콘층(3) 전면에 주입한 상태의 단면도이다.
제2b도는 상기 폴리실리콘층(3)의 일정부분을 식각하여 공지의 기술로 폴리실리콘 패턴(3A)을 형성한 상태의 단면도이다.
제2c도는 전체 구조 상부에 제1산화막(5) 및 질화막(6)을 순차적으로 형성한 다음, 폴리실리콘 패턴(3A)에서 고저항기가 형성될 영역 상부의 질화막(6)을 공지의 기술로 제거하여 창(10)을 형성한 상태의 단면도이다.
제2d도는 산화 공정을 실시하여 질화막(6)이 제거된 부분의 폴리실리콘 패턴(3A)의 예정된 두께를 산화시켜 제2산화막(7)을 형성한 상태의 단면도로서, 제2산화막(7)의 두께에 따라 제2산화막(7) 하부의 고저항기(30)용 폴리실리콘 패턴(3A)의 두께가 결정된다.
제2e도는 상기 질화막(6)을 식각한 다음, 폴리실리콘 패턴(3A)의 양단부에 저저항성 이온을 주입하여 도전체(40)를 형성한 상태의 단면도로서, 폴리실리콘 패턴(3A)의 두께가 얇게되어 형성된 고저항기(30) 양단부에는 도전체(40)가 접속되어 고저항기는 “R”로 도시된다.
상기한 바와 같이 본 발명의 실시예 1에 의하면 고저항기가 될 부분의 폴리실리콘 패턴의 소정 두께를 산화시켜 폴리실리콘 패턴의 두께를 감소시켜서 고저항기의 저항을 증대시켰다.
제3a도 내지 제2d도는 본 발명의 실시예 2에 의해 폴리실리콘으로 이루어진 고저항기를 제조하는 단계를 도시한 단면도로서, 먼저 폴리실리콘층을 전체적으로 산화시켜 폴리실리콘층의 두께를 얇게한 후 공정을 진행시켜 고저항기를 얻는 방법이다.
제3a도는 실리콘 기판(1) 상부에 절연층(2) 예를들어 산화막을 형성하고 그 상부에 폴리실리콘층(3)을 예정된 두께로 증착한 상태의 단면도이다.
제3b도는 상기 폴리실리콘층(3)의 일정두께를 산화시켜 산화막(7)을 형성하는 동시에 산화막(7) 하부에는 두께가 얇은 폴리실리콘층(31)을 형성한 상태의 단면도이다.
제3c도는 상기 산화막(8)을 공지 기술로 고저항기가 될 부분만 남긴 산화막 패턴(8A)을 형성하고 저저항성 이온을 노출된 얇은 두께의 폴리실리콘층(31)에 주입하여 도전체(41)을 형성한 상태의 단면도이다.
제3d도는 상기의 도전체(41)를 공지 기술로 예정된 부분 제거하여 도전체 패턴(42)을 형성한 상태의 단면도로서, 고저항 이온이 도프된 얇은 두게의폴리실리콘으로 이루어진 고저항기는 “R”로 도시된다.
상기한 바와같이 본 발명 실시예 1에 의하면 고저항기가 형성된 부분의 폴리실리콘층을 일정두께 산화시켜 폴리실리콘층의 두께를 얇게 하므로서 고저항기의 저항을 증대 시킬 수 있고, 본 발명의 실시예 2에 의하면, 폴리실리콘층을 전체적으로 일정두께 산화시킨 다음, 패턴닝 공정으로 고저항기를 형성하여 고저항기의 저항을 증대 시킬 수 있다.
또한, 본 발명은 고저항을 얻기 위해 새로운 장비가 필요치 않고, 공정이 간단하며 고집적 소자에 요구되는 109Ω 이상의 저항을 제조할 수 있다.
Claims (2)
- 고집적 반도체 소자의 고저항기 제조 방법에 있어서, 실리콘기판 상부에 절연층 및 폴리실리콘층을 형성하고, 폴리실리콘층에 고저항성 이온을 주입하고 폴리실리콘층의 예정된 부분을 식각하여 폴리실리콘 패턴을 형성하는 단계와, 전체구조 상부에 제1산화막과 질화막을 증착하고, 고저항기가 될 부분의 폴리실리콘 패턴 상부에 있는 질화막을 제거하여 창을 형성하는 단계와, 창에 의해 노출되는 제1산화막 하부의 폴리실리콘 패턴에 예정된 두께를 산화시켜 제2산화막을 형성하여 두께가 얇게 된 폴리실리콘 패턴으로된 고저항기를 형성하는 단계와, 상기 질화막을 모두 제거하고, 저저항성 이온을 고저항기 양단부에 주입하여 도전체를 형성하는 단계로 이루어지는 것을 특징으로 하는 고저항기 제조방법.
- 고집적 반도체 고저항기 제조방법에 있어서, 실리콘 기판 상부에 산화막과 폴리실리콘층을 각각 예정된 두께 형성하고, 고저항성 이온을 폴리실리콘층에 주입하는 단계와, 산화공정으로 폴리실리콘층의 일정두께를 산화시켜 산화막을 형성하고, 공지의 기술로 산화막을 일정부분 제거하여 고저항기가 형성될 부분의 상부에만 산화막 패턴을 형성하는 단계와, 저저항성 이온을 노출된 얇은 폴리실리콘층에 주입하여 도전체를 형성하는 동시에 고저항성 이온이 도프된 얇은 폴리실리콘층을 고저항기로 형성하고, 도전체의 일정부분을 식각하여 도전체 패턴을 형성하는 단계로이루어지는 것을 특징으로 하는 고저항기 제조방법.
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