KR950011565B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 활성 영역을 이용하여 막대(Bar) 저항을 제작할 경우의 단면도.
제2도는 종래의 웰(Well) 영역을 이용하여 막대 저항을 제작할 경우의 단면도.
제3a도 내지 제5b도는 본 발명에 따르는 SOI(Silicon On Insulator) 기판을 사용하여 막대 저항을 제작할 경우의 평면도 및 단면도이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 SOI(Silicon On Insulator)의 구조를 갖는 기판을 사용하는 반도체 장치의 제조 방법에서, 회로를 구성하는 소자의 한 종류인 높은 저항값을 가지는 막대(Bar) 저항을 만드는 방법에 관한 것이다.
막대 저항을 제작하는 방법으로는 반도체 웰(Well)을 이용하는 방법 이외에도 활성 영역(Active region), 다결정 규소, 금속 등을 이용하는 방법이 있으며 원하는 저항값과 용도에 따라 필요한 것을 선택하여 사용한다. 높은 저항을 얻기 위하여, 일반적으로 비저항이 가장 높은 웰을 이용하며, 제작하는 방법은 원하는 저항값을 면(Sheet) 저항으로 나누어 필요한 패턴 크기를 결정한다. 이와 같은 면 저항의 정의와 MOS(metal oxide semiconductor)와 쌍극성(bipolar) 소자에 있어서 여러 가지 형태의 저항을 만드는 방법이 S. Wolf가 쓴 "Silicon Processing for the VLSI Era, volume 2 - Process Integration" PP. 731∼736, 1986에 실려 있다.
제1도는 종래의 활성 영역을 이용하여 막대 저항을 만들 경우의 단면도를 나타낸 것으로서, 제조 방법은 다음과 같다.
우선, 기판 또는 웰(1)에 활성 영역이 형성될 영역을 질화막으로 덮은 후 선택 산화하여 활성 영역을 정의하는 두 개의 필드 산화막(3)을 형성한다. 활성 영역에 이온 주입을 하여 저항이 되는 막대 형상의 불순물 영역(2)을 만든 다음 전면에 절연 물질을 도포하여 절연막(4)을 형성한다. 이어, 막대 형상의 불순물 영역(2)의 양단이 드러나도록 사진 식각 공정으로 절연막(4)을 식각하여 접촉창을 형성한 뒤 금속 물질(5)을 씌우고 패턴을 형성하여 금속 전극(5)을 만든다.
제2도는 종래의 웰 영역을 이용하여 막대 저하응ㄹ 만들 경우의 단면도를 나타낸 것으로서, 먼저 P도 전형 또는 N 도전형의 기판(11)에 반대 도전형의 웰(12)을 형성하고 기판 위에 질화막을 덮고 선택 산화하여 두 군데의 활성 영역을 정의하는 세 개의 필드 산화막(14)을 형성한다. 이어서 절연막(15)을 도포하고 활성 영역 상부의 절연막(15)을 식각하여 제거한 다음, 고농도의 이온 주입을 하여 저항 영역(13)을 형성한다. 마지막으로 금속을 도포한 다음 패터닝하여 저항 영역(13)과 접속되는 금속 전극(16)을 만든다.
그런데 SOI 웨이퍼를 사용하여 막대 저항을 만들 경우, 웰을 형성할 수 없기 때문에 활성 영역을 이용하여 막대 저항을 제작하여야 하며 활성 영역은 웰에 비하여 상대적으로 비저항이 낮기 때문에 높은 저항을 얻기 위하여는 큰 면적이 요구된다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 SOI 웨이퍼를 사용하는 공정에서 높은 저항이 필요한 경우 활성 영역의 폭을 좁게 한정하여 필드 산화시 새부리(bird's beaK)가 서로 맞닿게 함으로써 후속되는 고농도 이온 주입 공정에서 도핑(doping)이 되지 않는 매몰 규소층(buried silicon layer)을 형성하여 작은 면적으로 높은 저항으로 얻을 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 SOI 구조를 갖는 기판을 사용하는 반도체 장치의 제조 공정에 있어서, 기판 산화층과 필드 산화막으로 둘러싸인 매몰 규소층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한 본 발명은 상기한 매몰 규소층을 형성하는 방법으로서, SOI 구조를 갖는 기판의 전면에 상기 기판의 산화를 저지하는 산화 저지층을 형성하는 공정과 상기 산화 저지층을 패터닝하여 활성 영역 부분만을 남기는 공정과 상기 기판을 선택적으로 산화하여 필드 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 산화층을 패터닝하는 단계에서 남기는 상기 산화저지층의 최소폭을 상기 기판을 선택적으로 산화하는 단계에서 생기는 새부리 부분의 길이의 2배 이하로 형성하여 상부는 상기 필드 산화막으로 덮여 있는 매몰 실리콘을 형성함을 특징으로 한다.
또한 본 발명은 상기한 매몰 규소층을 막대 저항으로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명한다.
제3a도 내지 제3c도는 본 발명에 따라 제작된 막대 저항을 나타낸 것이다. 제3a도는 이 막대 저항의 배치도이고, 제3b도는 제3a도의 Ⅰ- Ⅰ'을 잘라 본 단면도이고, 제3c도는 제3a도의 Ⅱ - Ⅱ'의 단면도이다.
본 실시예에 따른 막대 저항에서는 제3a도에서 보는 바와 같이 Ⅱ - Ⅱ' 부분의 폭을 좁게 하면, 제5c도의 단면에서 보는 바와 같이 필드 산화막(26) 양쪽의 새부리 부분이 서로 맞닿도록 필드 산화막(26)을 형성할 수 있다. 그러면 제3a도에서 폭이 좁은 영역에서 규소층(25)은 두꺼운 필드 산화막(26)으로 덮여 매몰되므로 활성 영역에 이온을 주입할 때 규소층(25)에는 이온이 도핑되지 않는다. 따라서 도핑되지 않은 매몰 규소층(25)은 저항 소자로서의 역할을 훌륭해 해낼 수 있다.
그러면, 제3도의 저항 소자를 형성하는 방법을 제4a도 내지 제4c도 및 제5a도 내지 제5b도를 참고로 하여 상세히 설명한다.
먼저 기판(20), 산화층(21), 그리고 규소층(22)이 차례로 형성되어 있는 SOI 웨이퍼 전면에 규소층의 산화를 지지하는 산화 저지층으로서 패드 산화막(23)과 질화막(24)을 형성하고 사진, 식각 공정으로 패터닝하여 제4a도와 같은 평면, 모양을 남기고 나머지를 식각한다. 이때, 유의할 것은 Ⅱ - Ⅱ' 부분, 즉 제4b도의 인용 부호 23, 24의 폭을 좁게 형성하여야 한다는 점이다.
다음, 제5a도 및 제5b도에 도시한 바와 같이 규소층(22)을 산화한다. 이 때, 규소층(22) 위의 패드 산화막(23) 및 질화막(24)으로 덮인 부분은 산화가 적게 되지만 나머지 부분은 산화가 많이 진행되어 필드 산화막(26)이 형성된다. 여기에서, 제3a도에서 Ⅰ- Ⅰ' 부분은 폭이 크기 때문에 필드 산화막(26)의 새부리 부분이 서로 맞닿지 않으나[제5a도 참고], Ⅱ - Ⅱ' 부분은 폭이 좁기 때문에 새부리 부분이 서로 맞닿게 되고, 결국 필드 산화막(26)으로 덮인 매몰 규소층(25)이 형성된다. 이와 같이 산화막 밑으로 매몰된 규소층(25)은 높은 비저항을 가지므로 높은 저항을 갖는 막대 저항의 제작이 가능하다.
다음, 이온 주입을 행하여 오믹 컨택(28)을 형성하고 절연막(27)으로 도포한 후 오믹 컨택(28)이 드러나도록 한 다음, 그 위에 금속층을 씌우고 사진, 식각 공정을 거쳐 금속 배선(29)을 형성하면 제3a도 내지 제3c도와 같은 막대 저항이 완성된다.
종래의 기술로 저항을 제작할 경우 통상의 활성 면 저항은 50 ∼1001Ω/이다. 따라서 규소층의 폭을 1㎛로 할 경우, 길이를 100㎛로 하면 5∼10kΩ, 길이를 1000㎛로 하면 50∼100kΩ의 저항을 얻을 수 있다. 반면, 본 발명에 의하여 저항을 형성할 경우 비저항이 1Ωㆍcm라면 단면적을 0.1㎛ 2 정도로 할 때 10 9Ω/의 면 저항을 얻을수 있어 종래의 규소층에 의한 저항으로는 거의 실현 불가능한 높은 저항을 쉽게 얻을 수 있는 장점이 있다.
Claims (2)
- SOI 구조를 갖는 기판의 전면에 상기 기판의 산화를 저지하는 산화 저지층을 형성하는 공정과 상기 산화 저지층을 패터닝하여 활성 영역 부분만을 남기는 공정과 상기 기판을 선택적으로 산화하여 필드 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 산화층을 패터닝하는 단계에서 남기는 상기 산화저지층의 최소 폭을 상기 기판을 선택적으로 산화하는 단계에서 생기는 새부리 부분의 길이의 2배 이하로 형성하여 상부는 상기 필드 산화막으로 덮여 있는 매몰 실리콘을 형성함을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 매몰 규소층을 특징으로 하는 반도체 장치의 제조 방법.
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