JPS60258965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60258965A JPS60258965A JP11456284A JP11456284A JPS60258965A JP S60258965 A JPS60258965 A JP S60258965A JP 11456284 A JP11456284 A JP 11456284A JP 11456284 A JP11456284 A JP 11456284A JP S60258965 A JPS60258965 A JP S60258965A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 4
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 4
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 claims 2
- 239000012212 insulator Substances 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052796 boron Inorganic materials 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000001259 photo etching Methods 0.000 abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 2
- 239000001301 oxygen Substances 0.000 abstract description 2
- 229910052760 oxygen Inorganic materials 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract 4
- 239000013078 crystal Substances 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に精度が高く
、両現性の良い微細素子の製造に好適な半導体装置の製
法に関する。
、両現性の良い微細素子の製造に好適な半導体装置の製
法に関する。
半導体装置の集積密度の向上にともない、占有面積の減
少と形成精度の向上を目的として、各種自己整合技術が
提案されている。しかし従来の自己整合技術を取り入れ
たトランジスタの製造方法では微細パターンの形成にサ
イドエッチによる幅やアンダーエッチによるヒサシを利
用しているために寸法精度が不十分であるばかりでなく
、LSI(2) の量産工程では歩留が高くないという問題があった。
少と形成精度の向上を目的として、各種自己整合技術が
提案されている。しかし従来の自己整合技術を取り入れ
たトランジスタの製造方法では微細パターンの形成にサ
イドエッチによる幅やアンダーエッチによるヒサシを利
用しているために寸法精度が不十分であるばかりでなく
、LSI(2) の量産工程では歩留が高くないという問題があった。
本発明の目的は上記従来の問題を解決し、寸法精度およ
び再現性が十分高い半導体装置の製造方法を提供するこ
とである。
び再現性が十分高い半導体装置の製造方法を提供するこ
とである。
従来自己整合による微細パターンの形成は多層膜を形成
し、中間層をサイドエッチしてサイドエッチ量をパター
ン幅にするか、あるいは、アンダーエッチさせてヒサシ
を形成し、ヒサシの長さをもってパターン幅にする方法
が一般に行なわれている。しかしながら、これらの方法
では再現性が悪く、歩留が重要な要素となるLSIプロ
セスでは実用化が困難であった。
し、中間層をサイドエッチしてサイドエッチ量をパター
ン幅にするか、あるいは、アンダーエッチさせてヒサシ
を形成し、ヒサシの長さをもってパターン幅にする方法
が一般に行なわれている。しかしながら、これらの方法
では再現性が悪く、歩留が重要な要素となるLSIプロ
セスでは実用化が困難であった。
本発明はこれらの制御困難な工程の代りに酸化膜の厚さ
や拡散距離のように高い精度で制御可能な方法だけを用
いて自己整合的に半導体装置を形成するものである。
や拡散距離のように高い精度で制御可能な方法だけを用
いて自己整合的に半導体装置を形成するものである。
(3)
以下、本発明の一実施例を第1図および第2図により説
明する。
明する。
第1図(a)に示すようにN型シリコン基板1上に厚さ
50nmの酸化膜2を形成し、その上に厚さ1100n
の窒化珪素膜31、ボロンを高濃度に添加した厚さ20
0nmの多結晶シリコン層4および厚さ1100nの窒
化珪素膜5を形成する。次にホトエツチング技術により
上記窒化珪素膜5と多結晶シリコン層4を選択エツチン
グし、エミッタ形成領域6を形成する。次に結晶シリコ
ン膜4の側部を酸化して同図(b)に示すように酸化膜
7を形成する。上記酸化は水蒸気を含む酸素中で100
0℃で20分間行ない幅200nmの酸化膜7を形成し
た。次に特に不純物を添加しない多結晶シリコンを全面
に被着し、ホトエツチング技術によって不要部を除去し
、同図(c)に示すように多結晶シリコン層8をエミッ
タ領域をおおう形で形成する。次に同図(d)に示すよ
うに、窒化珪素膜5を露出部分をエツチングし、さらに
オーバーエッチを行なって多結晶シリコン膜8の下の部
分(4) も除去する。このエツチングは窒化珪素を溶解し、多結
晶シリコンと酸化珪素膜をあまり溶解しない方法であれ
ば特に限定する必要はないが、本実施例では選択比が十
分とれる熱リン酸を用いて行なった。エツチング時間は
多結晶シリコン8の下に覆われていた窒化シリコン膜5
の量によって定まるが、本実施例では160℃で100
分間エツチングした。なお、図には示していないが、多
結晶シリコン4の表面にはボロン拡散時に形成された薄
い酸化膜が残してあり、P+型シリコンの熱リン酸によ
る減少を防いでいる。窒化珪素膜5を完全に除去した後
、多結晶シリコン膜4の側部を酸化して形成した上記酸
化膜7を弗化水素酸系の液でエツチングし、更にその下
の窒化珪素膜3の露出部分を熱リン酸により除去すると
同図(d)に示した構造が形成される0次にエツチング
のマスクとして使用した多結晶シリコン膜8を除去する
が、この除去は水酸化カリウムの40%水溶液を用いて
行なう。このアルカリ性のエツチング液ではボロンを高
濃度に添加したP型シリコンはほと(5) んど溶解しないためにボロンをドープした多結晶シリコ
ン膜4をエツチングすることなく、多結晶シリコン8を
選択的に除去することが可能である。
50nmの酸化膜2を形成し、その上に厚さ1100n
の窒化珪素膜31、ボロンを高濃度に添加した厚さ20
0nmの多結晶シリコン層4および厚さ1100nの窒
化珪素膜5を形成する。次にホトエツチング技術により
上記窒化珪素膜5と多結晶シリコン層4を選択エツチン
グし、エミッタ形成領域6を形成する。次に結晶シリコ
ン膜4の側部を酸化して同図(b)に示すように酸化膜
7を形成する。上記酸化は水蒸気を含む酸素中で100
0℃で20分間行ない幅200nmの酸化膜7を形成し
た。次に特に不純物を添加しない多結晶シリコンを全面
に被着し、ホトエツチング技術によって不要部を除去し
、同図(c)に示すように多結晶シリコン層8をエミッ
タ領域をおおう形で形成する。次に同図(d)に示すよ
うに、窒化珪素膜5を露出部分をエツチングし、さらに
オーバーエッチを行なって多結晶シリコン膜8の下の部
分(4) も除去する。このエツチングは窒化珪素を溶解し、多結
晶シリコンと酸化珪素膜をあまり溶解しない方法であれ
ば特に限定する必要はないが、本実施例では選択比が十
分とれる熱リン酸を用いて行なった。エツチング時間は
多結晶シリコン8の下に覆われていた窒化シリコン膜5
の量によって定まるが、本実施例では160℃で100
分間エツチングした。なお、図には示していないが、多
結晶シリコン4の表面にはボロン拡散時に形成された薄
い酸化膜が残してあり、P+型シリコンの熱リン酸によ
る減少を防いでいる。窒化珪素膜5を完全に除去した後
、多結晶シリコン膜4の側部を酸化して形成した上記酸
化膜7を弗化水素酸系の液でエツチングし、更にその下
の窒化珪素膜3の露出部分を熱リン酸により除去すると
同図(d)に示した構造が形成される0次にエツチング
のマスクとして使用した多結晶シリコン膜8を除去する
が、この除去は水酸化カリウムの40%水溶液を用いて
行なう。このアルカリ性のエツチング液ではボロンを高
濃度に添加したP型シリコンはほと(5) んど溶解しないためにボロンをドープした多結晶シリコ
ン膜4をエツチングすることなく、多結晶シリコン8を
選択的に除去することが可能である。
次に酸化膜2の露出された部分を弗化水素酸系の液でエ
ツチングすると同図(,11)に示す構造が得られる。
ツチングすると同図(,11)に示す構造が得られる。
同図における微細領域9はベースコンタクトをエミッタ
の周辺に形成するための領域である。つぎに、同図(f
)に示すように、多結晶シリコン膜10を全面に形成す
る。熱処理を行ない多結晶シリコン膜4内にドープされ
であるボロンを多結晶シリコン膜10内に拡散させる。
の周辺に形成するための領域である。つぎに、同図(f
)に示すように、多結晶シリコン膜10を全面に形成す
る。熱処理を行ない多結晶シリコン膜4内にドープされ
であるボロンを多結晶シリコン膜10内に拡散させる。
この際における拡散距離はベースコンタクト領域を横切
り、エミッタ部分の絶縁膜に到達し、多少膜上に広がる
程度にすることが好ましく、本実施例では1000℃で
15分間窒素雰囲気中で行なった。次に不純物濃度依存
性のある水酸化カリウム溶液でエツチングすると同図(
g)に示すように、上記多結晶シリコン膜10のうち、
エミッタ形成領域上のボロン非拡散されていない部分を
除去することができる。なお同図に示すベースコンタク
ト部の(6) 下に形成された拡散層IIは上記拡散工程において多結
晶シリコン膜10から基板1へのボロンの拡散により形
成されたP+層である。
り、エミッタ部分の絶縁膜に到達し、多少膜上に広がる
程度にすることが好ましく、本実施例では1000℃で
15分間窒素雰囲気中で行なった。次に不純物濃度依存
性のある水酸化カリウム溶液でエツチングすると同図(
g)に示すように、上記多結晶シリコン膜10のうち、
エミッタ形成領域上のボロン非拡散されていない部分を
除去することができる。なお同図に示すベースコンタク
ト部の(6) 下に形成された拡散層IIは上記拡散工程において多結
晶シリコン膜10から基板1へのボロンの拡散により形
成されたP+層である。
第1図(h)に示したように多結晶シリコン膜10の表
面を酸化して酸化膜12を形成した後、酸化膜12をマ
スクにエミッタ領域の窒化珪素膜3を除去し、ベース層
13を形成するためにボロン16を打込む。次に同図(
i)に示すようにエミッタ領域の酸化膜2を除去した後
、多結晶シリコン膜14を形成し、さらにエミッタ不純
物としてヒ素I7を打込み熱処理を行なったヒ素を基板
1内に拡散させベース層13とエミツタ層15を形成す
る。
面を酸化して酸化膜12を形成した後、酸化膜12をマ
スクにエミッタ領域の窒化珪素膜3を除去し、ベース層
13を形成するためにボロン16を打込む。次に同図(
i)に示すようにエミッタ領域の酸化膜2を除去した後
、多結晶シリコン膜14を形成し、さらにエミッタ不純
物としてヒ素I7を打込み熱処理を行なったヒ素を基板
1内に拡散させベース層13とエミツタ層15を形成す
る。
以上本発明の詳細な説明したが、実際のLSI製作工程
ではN型基板の代りにP型基板にN型埋込み層を形成し
た後エピタキシャル成長層を形成し、素子間分離を行な
った基板を使用できることi は云うまでもなく・また
・1ミツタ拡散後6−スおよびコレクタコンタクトを形
成し、配線を行なうことは勿論である。
ではN型基板の代りにP型基板にN型埋込み層を形成し
た後エピタキシャル成長層を形成し、素子間分離を行な
った基板を使用できることi は云うまでもなく・また
・1ミツタ拡散後6−スおよびコレクタコンタクトを形
成し、配線を行なうことは勿論である。
(7)
〔発明の効果〕
上記説明から明らかなように、本発明によればベースコ
ンタクト幅およびエミッタ・ベース間隔を精度良くコン
トロールできるためにエミツタ幅1μm以下のいわゆる
サブミクロントランジスタが再現性良く形成できる。こ
のために高いトランジスタ歩留が要求されるLSI工程
にも自己整合トランジスタが採用でき、超高速LSIを
実現する上で非常に有効である。
ンタクト幅およびエミッタ・ベース間隔を精度良くコン
トロールできるためにエミツタ幅1μm以下のいわゆる
サブミクロントランジスタが再現性良く形成できる。こ
のために高いトランジスタ歩留が要求されるLSI工程
にも自己整合トランジスタが採用でき、超高速LSIを
実現する上で非常に有効である。
第1図は本発明の一実施例を説明するための工程図であ
る。 ■・・・シリコン基板、2,7.12・・・酸化膜、3
゜5・・・窒化珪素膜、4,8,10,14・・・多結
晶シリコン膜、6・・・エミッタ部のホトエツチング領
域、9・・・ベースコンタクト領域、11・・・グラフ
トベース拡散層、13・・・ベース拡散層、15・・・
エミッタ(8) ¥11 図 冗 1 国
る。 ■・・・シリコン基板、2,7.12・・・酸化膜、3
゜5・・・窒化珪素膜、4,8,10,14・・・多結
晶シリコン膜、6・・・エミッタ部のホトエツチング領
域、9・・・ベースコンタクト領域、11・・・グラフ
トベース拡散層、13・・・ベース拡散層、15・・・
エミッタ(8) ¥11 図 冗 1 国
Claims (1)
- 【特許請求の範囲】 半導体基板の表面上に第1絶縁物層、酸化を阻止し得る
第2絶縁物層、第1多結晶シリコン層および酸化を阻止
し得る第3絶縁層を積層して形成する工程と、上記第3
絶縁物層および上記第1多結晶シリコン層の所望部分を
選択的に除去する工程と、上記第1多結晶シリコン層の
露出された側部を酸化して所望の幅を有する酸化膜を形
成する工程と、第2多結晶シリコン膜を上記第2絶縁層
の露出部分と上記酸化膜を少なくとも覆うように形成す
る工程と、上記第3絶縁物層と上記酸化膜を除去した後
、上記第2および第1絶縁物層の露出された部分を除去
して開孔部を形成する工程と、上記第2多結晶シリコン
層を除去した後、第3多結晶シリコン層を全面に形成す
る工程と、加熱して上記第1多結晶シリコン層内の不純
物を上記第3多結晶シリコン膜へ拡散させるとともに上
記開孔部を介して上記半導体基板の表面領域へ拡散さく
1) せ矛工程と、上記第2および第1絶縁膜の露出された部
分を除去する工程と、上記不純物と同じ導電形を有する
不純物を上記半導体基板の表面領域ヘドープする工程と
、上記不純物と逆の導電形を有する不純物を上記半導体
基板の表面領域ヘドープする工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11456284A JPS60258965A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
US06/741,525 US4640721A (en) | 1984-06-06 | 1985-06-05 | Method of forming bipolar transistors with graft base regions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11456284A JPS60258965A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60258965A true JPS60258965A (ja) | 1985-12-20 |
JPH0570931B2 JPH0570931B2 (ja) | 1993-10-06 |
Family
ID=14640915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11456284A Granted JPS60258965A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60258965A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-06-06 JP JP11456284A patent/JPS60258965A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
US5597757A (en) * | 1992-04-03 | 1997-01-28 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including bipolar and MOS transistors |
Also Published As
Publication number | Publication date |
---|---|
JPH0570931B2 (ja) | 1993-10-06 |
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