JPH0140502B2 - - Google Patents
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- JPH0140502B2 JPH0140502B2 JP3364580A JP3364580A JPH0140502B2 JP H0140502 B2 JPH0140502 B2 JP H0140502B2 JP 3364580 A JP3364580 A JP 3364580A JP 3364580 A JP3364580 A JP 3364580A JP H0140502 B2 JPH0140502 B2 JP H0140502B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に
半導体装置に具備せしめる抵抗層の形成方法に関
する。
半導体装置に具備せしめる抵抗層の形成方法に関
する。
従来のバイポーラ型半導体集積回路の代表的な
構造に於て該集積回路内に配設される抵抗層は、
第１図に示すように例えばＰ型シリコン（Ｐ−
Si）基板１上に形成された底部にN+型シリコン
（N+Si）層からなる埋没層２を有するＮ型シリコ
ン（Ｎ−Si）エピタキシヤル層３内にPN接合に
より前記エピタキシヤル層と分離されるＰ−Si層
によつて形成されていた。第１図に於て４は抵抗
層、５はP+−Si層からなる分離層を表わす。
構造に於て該集積回路内に配設される抵抗層は、
第１図に示すように例えばＰ型シリコン（Ｐ−
Si）基板１上に形成された底部にN+型シリコン
（N+Si）層からなる埋没層２を有するＮ型シリコ
ン（Ｎ−Si）エピタキシヤル層３内にPN接合に
より前記エピタキシヤル層と分離されるＰ−Si層
によつて形成されていた。第１図に於て４は抵抗
層、５はP+−Si層からなる分離層を表わす。
然し近年VLSI等バイポーラ型半導体集積回路
（以下ICと略称する）の高集積化が要求されるた
めに、ICに於ける各機能層を浅くし、これら機
能層を拡散形成せしめる際の横方向拡散寸法を押
えて集積度の向上をはかる必要が生じて来た。従
つて必然的にこれら機能層を形成せしめる前記Ｎ
−Siエピタキシヤル層３は従来よりも大幅に薄く
形成されるので、このような薄いＮ−Siエピタキ
シヤル層３に従来の方法でＰ−Siかなる抵抗層４
を形成せしめた際には、抵抗層４とＮ−Siエピタ
キシヤル層３との間に形成される接合部６が、前
記エピタキシヤル層３の底部に形成されている
N+−Si埋没層２のエピタキシヤル層への這い上
がり部７と極めて接近するので、該ICを動作せ
しめ前記抵抗層に電圧が印加されると、前記接合
部６の空乏層が拡がつてエピタキシヤル層の底部
に形成されている高濃度のＮ型不純物を含んだ
N+−Si埋没層（詳しくは埋没層のエピタキシヤ
ル層への這い上がり部）７に達するために、抵抗
層の接合容量が大幅に増加し、ICの動作速度が
低下するという問題がある。
（以下ICと略称する）の高集積化が要求されるた
めに、ICに於ける各機能層を浅くし、これら機
能層を拡散形成せしめる際の横方向拡散寸法を押
えて集積度の向上をはかる必要が生じて来た。従
つて必然的にこれら機能層を形成せしめる前記Ｎ
−Siエピタキシヤル層３は従来よりも大幅に薄く
形成されるので、このような薄いＮ−Siエピタキ
シヤル層３に従来の方法でＰ−Siかなる抵抗層４
を形成せしめた際には、抵抗層４とＮ−Siエピタ
キシヤル層３との間に形成される接合部６が、前
記エピタキシヤル層３の底部に形成されている
N+−Si埋没層２のエピタキシヤル層への這い上
がり部７と極めて接近するので、該ICを動作せ
しめ前記抵抗層に電圧が印加されると、前記接合
部６の空乏層が拡がつてエピタキシヤル層の底部
に形成されている高濃度のＮ型不純物を含んだ
N+−Si埋没層（詳しくは埋没層のエピタキシヤ
ル層への這い上がり部）７に達するために、抵抗
層の接合容量が大幅に増加し、ICの動作速度が
低下するという問題がある。
本発明は上記問題点を除去する目的で、抵抗層
を半導体基板表面の絶縁層上に形成せしめ、且つ
該抵抗層領域をベース層領域と同一マスクを用い
て同時に整合形成せしめることによりマスク合わ
せ誤差を除いて、動作速度の低下を防止し且つ集
積度を向上せしめる抵抗層形成工程を有する半導
体装置の製造方法を提供する。
を半導体基板表面の絶縁層上に形成せしめ、且つ
該抵抗層領域をベース層領域と同一マスクを用い
て同時に整合形成せしめることによりマスク合わ
せ誤差を除いて、動作速度の低下を防止し且つ集
積度を向上せしめる抵抗層形成工程を有する半導
体装置の製造方法を提供する。
即ち本発明は半導体装置の製造方法に於て、シ
リコン基板面に二酸化シリコン層とその上層の高
純度ポリ・シリコン層を形成する工程、前記ポ
リ・シリコン層上に抵抗形成領域及びベース形成
領域を個々に覆う耐酸化マスク層を同時に形成せ
しめて後前記ポリ・シリコン層を選択酸化する工
程、前記耐酸化膜を除去して後前記ポリ・シリコ
ン層の抵抗形成領域に不純物イオンを選択的に注
入し該領域にポリシリコンからなる抵抗層を形成
する工程、前記ベース形成領域のポリ・シリコン
層及び二酸化シリコン層を選択的に除去して後、
該領域のシリコン基板面に不純物イオンを選択的
に注入した後にベース層を拡散形成する工程を有
することを特徴とする。
リコン基板面に二酸化シリコン層とその上層の高
純度ポリ・シリコン層を形成する工程、前記ポ
リ・シリコン層上に抵抗形成領域及びベース形成
領域を個々に覆う耐酸化マスク層を同時に形成せ
しめて後前記ポリ・シリコン層を選択酸化する工
程、前記耐酸化膜を除去して後前記ポリ・シリコ
ン層の抵抗形成領域に不純物イオンを選択的に注
入し該領域にポリシリコンからなる抵抗層を形成
する工程、前記ベース形成領域のポリ・シリコン
層及び二酸化シリコン層を選択的に除去して後、
該領域のシリコン基板面に不純物イオンを選択的
に注入した後にベース層を拡散形成する工程を有
することを特徴とする。
以下本発明をNPN型トランジスタを機能素子
として有するバイポーラICを例にとつて、第２
図ａ乃至ｉに示す工程断面図に従つて詳細に説明
する。
として有するバイポーラICを例にとつて、第２
図ａ乃至ｉに示す工程断面図に従つて詳細に説明
する。
本発明の方法は第２図ａに示すように、Ｐ−Si
基板１上にＮ−Siエピタキシヤル層３が形成され
ており、該エピタキシヤル層３がP+−Si層から
なる分離層５により複数の素子領域８に分離さ
れ、且つ素子工程８のエピタキシヤル層３の底部
にN+−Si層からなる埋没層２が形成されてなる
素子領域完成Si基板上に、先ず熱酸化法により約
2500〜3500〔Å〕程度の厚さの第１の二酸化シリ
コン（SiO2）層９を形成して後、該第１のSiO2
層９上に化学気相成長（CVD）法を用いて厚さ
2500〜3500〔Å〕程度の高純度ポリ・シリコン層
１０を形成し、然る後更に該高純度ポリ・シリコ
ン層１０上にCVD法を用いて1000〜1500〔Å〕程
度の厚さの窒化シリコン（Si3N4）層１１を形成
する。
基板１上にＮ−Siエピタキシヤル層３が形成され
ており、該エピタキシヤル層３がP+−Si層から
なる分離層５により複数の素子領域８に分離さ
れ、且つ素子工程８のエピタキシヤル層３の底部
にN+−Si層からなる埋没層２が形成されてなる
素子領域完成Si基板上に、先ず熱酸化法により約
2500〜3500〔Å〕程度の厚さの第１の二酸化シリ
コン（SiO2）層９を形成して後、該第１のSiO2
層９上に化学気相成長（CVD）法を用いて厚さ
2500〜3500〔Å〕程度の高純度ポリ・シリコン層
１０を形成し、然る後更に該高純度ポリ・シリコ
ン層１０上にCVD法を用いて1000〜1500〔Å〕程
度の厚さの窒化シリコン（Si3N4）層１１を形成
する。
次いで該基板上にフオト・レジスト層を被着
し、一回のフオト・フロセス工程により所望の素
子領域８上に各々抵抗層或るいはベース層のフオ
ト・レジストからなるマスタ・パターンを形成し
て後、該フオト・レジストによるパターンをマス
クとして、例えばCF4ガスプラズマにより前記
Si3N4層１１を選択的にエツチングして第２図ｂ
に示すように所望の素子領域８のポリ・シリコン
層１０上に耐酸化性を有するSi3N4層１１からな
る抵抗層マスク・パターン１２或るいはベース層
マスク・パターン１３を形成する。そしてこの
際、抵抗層マスク・パターン１２とベース層マス
ク・パターン１３の相対位置は前記のように一回
のフオト・フロセスにより決められるので、相対
位置精度はフオト・マスクの精度と等しく、少な
くとも0.5〔μm〕以下の誤差範囲で形成せしめる
ことができるので後工程で電極コンタクト窓を抵
抗、ベース・エミツタ領域等に形成する際にマス
ク余ゆうを大きくとる必要がない、同様に電極配
線を形成する際にもマスク余ゆうを大きくとる必
要なく、従つて集積度を向上できる。次いで前記
Si3N4層からなる抵抗層マスク・パターン１２及
びベース層マスク・パターン１３をマスクとして
熱酸化法により基板上のポリ・シリコン層１０を
その底部まで完全に酸化せしめ、第２図ｃに示す
ように前記抵抗層マスク・パターン１２及びベー
ス層マスク・パターン１３に覆われていない部分
の第１のSiO2層９上に5000〜7000〔Å〕程度の厚
い第２のSiO2層１４を形成する。なお此の際第
２のSiO2層１４は、前記マスク・パターンの下
部へ横方向にポリ・シリコン層１０の厚さにほぼ
等しい寸法例えば2500〜3500〔Å〕程度食い込ん
で形成される。
し、一回のフオト・フロセス工程により所望の素
子領域８上に各々抵抗層或るいはベース層のフオ
ト・レジストからなるマスタ・パターンを形成し
て後、該フオト・レジストによるパターンをマス
クとして、例えばCF4ガスプラズマにより前記
Si3N4層１１を選択的にエツチングして第２図ｂ
に示すように所望の素子領域８のポリ・シリコン
層１０上に耐酸化性を有するSi3N4層１１からな
る抵抗層マスク・パターン１２或るいはベース層
マスク・パターン１３を形成する。そしてこの
際、抵抗層マスク・パターン１２とベース層マス
ク・パターン１３の相対位置は前記のように一回
のフオト・フロセスにより決められるので、相対
位置精度はフオト・マスクの精度と等しく、少な
くとも0.5〔μm〕以下の誤差範囲で形成せしめる
ことができるので後工程で電極コンタクト窓を抵
抗、ベース・エミツタ領域等に形成する際にマス
ク余ゆうを大きくとる必要がない、同様に電極配
線を形成する際にもマスク余ゆうを大きくとる必
要なく、従つて集積度を向上できる。次いで前記
Si3N4層からなる抵抗層マスク・パターン１２及
びベース層マスク・パターン１３をマスクとして
熱酸化法により基板上のポリ・シリコン層１０を
その底部まで完全に酸化せしめ、第２図ｃに示す
ように前記抵抗層マスク・パターン１２及びベー
ス層マスク・パターン１３に覆われていない部分
の第１のSiO2層９上に5000〜7000〔Å〕程度の厚
い第２のSiO2層１４を形成する。なお此の際第
２のSiO2層１４は、前記マスク・パターンの下
部へ横方向にポリ・シリコン層１０の厚さにほぼ
等しい寸法例えば2500〜3500〔Å〕程度食い込ん
で形成される。
次いでH3PO4等を用いてSi3N4膜かなる抵抗層
マスク・パターン１２及びベース層マスク・パタ
ーン１３を溶解除去して第２図ｄに示すようにそ
の下層のポリ・シリコン層１０を露出せしめて
後、該基板面にフオト・レジスト層１５を塗着
し、然る後該フオト・レジスト層１５を写真技術
により選択的に除去して抵抗層形成領域１６を露
出せしめ、次いで該領域のポリ・シリコン層１０
にフオト・レジスト層１５及び第２のSiO2層１
４をマスクとして選択的に例えば硼素イオB+を
所望の濃度に注入する。そしてフオト・レジスト
層１５を除去して後、該基板に所望の高温処理を
施す高温アニール法或るいはポリ・シリコン層１
０の表面に所望の強度のレーザー光を選択照射せ
しめるレーザー・アニール法により、前記B+の
注入されたポリ・シリコン層１０を所望の抵抗値
を有する抵抗層１０′とする。
マスク・パターン１２及びベース層マスク・パタ
ーン１３を溶解除去して第２図ｄに示すようにそ
の下層のポリ・シリコン層１０を露出せしめて
後、該基板面にフオト・レジスト層１５を塗着
し、然る後該フオト・レジスト層１５を写真技術
により選択的に除去して抵抗層形成領域１６を露
出せしめ、次いで該領域のポリ・シリコン層１０
にフオト・レジスト層１５及び第２のSiO2層１
４をマスクとして選択的に例えば硼素イオB+を
所望の濃度に注入する。そしてフオト・レジスト
層１５を除去して後、該基板に所望の高温処理を
施す高温アニール法或るいはポリ・シリコン層１
０の表面に所望の強度のレーザー光を選択照射せ
しめるレーザー・アニール法により、前記B+の
注入されたポリ・シリコン層１０を所望の抵抗値
を有する抵抗層１０′とする。
次いで該基板表面にフオト・レジスト層１５を
塗着し、然る後フオト・レジスト層１５′を写真
技術により選択的に除去してベース層形成領域１
７を露出せしめる。
塗着し、然る後フオト・レジスト層１５′を写真
技術により選択的に除去してベース層形成領域１
７を露出せしめる。
次いで該基板を例えば弗酸（HF）と硝酸
（HNO3）を主成分とするエツチング液で処理し
て第２図ｅに示すようにベース層形成領域１７の
ポリ・シリコン層を選択除去し、続いて例えば該
基板を弗酸（HF）を主成分とするエツチング液
で処理し、前記ベース形成領域１７のポリ・シリ
コン層の下層に形成されていた第１のSiO2膜９
を選択的に除去してベース形成領域１７のＮ−Si
エピタキシヤル層３を表出せしめ、次いで該領域
のＮ−Siエピタキシヤル層３にフオト・レジスト
層１５′及び第２のSiO2層１４をマスクとして選
択的に例えばB+を所望の濃度に注入する。そし
てフオト・レジスト層１５′を除去して後該基板
に所望の高温処理を施す高温アニール法により、
前記B+の注入されたシリコンエピタキシヤル層
３に所望の不純物濃度を有する。所望の深さのＰ
−Si層からなるベース層１８を形成する。そして
この際該ベース層１８及び前記抵抗層１０′の表
面には第２図ｆのように第３のSiO2層１９が形
成される。
（HNO3）を主成分とするエツチング液で処理し
て第２図ｅに示すようにベース層形成領域１７の
ポリ・シリコン層を選択除去し、続いて例えば該
基板を弗酸（HF）を主成分とするエツチング液
で処理し、前記ベース形成領域１７のポリ・シリ
コン層の下層に形成されていた第１のSiO2膜９
を選択的に除去してベース形成領域１７のＮ−Si
エピタキシヤル層３を表出せしめ、次いで該領域
のＮ−Siエピタキシヤル層３にフオト・レジスト
層１５′及び第２のSiO2層１４をマスクとして選
択的に例えばB+を所望の濃度に注入する。そし
てフオト・レジスト層１５′を除去して後該基板
に所望の高温処理を施す高温アニール法により、
前記B+の注入されたシリコンエピタキシヤル層
３に所望の不純物濃度を有する。所望の深さのＰ
−Si層からなるベース層１８を形成する。そして
この際該ベース層１８及び前記抵抗層１０′の表
面には第２図ｆのように第３のSiO2層１９が形
成される。
次いで第２図ｇに示すように前記ベース層１８
上の第３のSiO2層１９にエミツタ拡散窓２０を
形成して後、例えば拡散法により該エミツタ拡散
窓２０からベース層１８に燐等のＮ型不純物を選
択的に導入し所望の不純物濃度を有する所望の深
さのＮ−Si層からなるエミツタ層２１を形成す
る。そしてこの際エミツタ層２１上には第４の
SiO2層２２が形成される。
上の第３のSiO2層１９にエミツタ拡散窓２０を
形成して後、例えば拡散法により該エミツタ拡散
窓２０からベース層１８に燐等のＮ型不純物を選
択的に導入し所望の不純物濃度を有する所望の深
さのＮ−Si層からなるエミツタ層２１を形成す
る。そしてこの際エミツタ層２１上には第４の
SiO2層２２が形成される。
次いて第２図ｈに示すように抵抗層１０′上の
第３のSiO2層１９に於ける所望の距離を隔てた
二個の抵抗電極窓２３及び２３′、ベース層１８
上の第３のSiO2層１９に於けるベース電極窓２
４及びエミツタ層２１上の第４のSiO2層２２に
於けるエミツタ電極窓２５を一回のフオト・リソ
グラフイ工程により同時に形成して後、第２図ｉ
に示すように該基板上に前記電極窓により抵抗層
１０′、ベース層１８或るいはエミツタ層２１に
接続する例えばアルミニウム（Al）からなる金
属配線層２６を蒸着及びフオト・リソグラフイの
技術により図のように形成せしめる。なお上記実
施例に於てはコレクタ層の電極窓及び金属配線層
については省略したが、これ等も上記電極窓形成
及び金属配線層形成と同一工程で行うことができ
る。
第３のSiO2層１９に於ける所望の距離を隔てた
二個の抵抗電極窓２３及び２３′、ベース層１８
上の第３のSiO2層１９に於けるベース電極窓２
４及びエミツタ層２１上の第４のSiO2層２２に
於けるエミツタ電極窓２５を一回のフオト・リソ
グラフイ工程により同時に形成して後、第２図ｉ
に示すように該基板上に前記電極窓により抵抗層
１０′、ベース層１８或るいはエミツタ層２１に
接続する例えばアルミニウム（Al）からなる金
属配線層２６を蒸着及びフオト・リソグラフイの
技術により図のように形成せしめる。なお上記実
施例に於てはコレクタ層の電極窓及び金属配線層
については省略したが、これ等も上記電極窓形成
及び金属配線層形成と同一工程で行うことができ
る。
上記実施例に於ては本発明をNPN型トラジス
タを有するバイポーラ・ICについて説明したが、
本発明に於ける抵抗層はＮ型或るいはＰ型何れの
導電型でも良いので、前記と導電型の異なるバイ
ポーラICにも適用することができ、又抵抗層を
形成する際のポリ・シリコン層への不純物導入を
ベース層を形成する際に同時に行うこともでき
る。
タを有するバイポーラ・ICについて説明したが、
本発明に於ける抵抗層はＮ型或るいはＰ型何れの
導電型でも良いので、前記と導電型の異なるバイ
ポーラICにも適用することができ、又抵抗層を
形成する際のポリ・シリコン層への不純物導入を
ベース層を形成する際に同時に行うこともでき
る。
以上説明したように本発明の方法は半導体集積
回路装置に於ける抵抗層をトラジスタ等の機能素
子が形成されている半導体集積回路基板面の絶縁
層上に形成せしめるので、抵抗層に電圧が印加さ
れた際の接合容量の増加に伴う半導体集積回路の
動作速度の低下の問題は完全に除かれ、又該抵抗
層は半導体集積回路基板内に形成される機能素子
と一回のマスク工程（フオト・プロセス工程）に
より極めて精度良く整合形成することができるの
で、後工程で抵抗・ベース・エミツタ等の領域に
電極コンタクト窓及び電極配線を形成する際にマ
スク余裕を大きくとる必要がなく集積度を向上す
ることができ、大規模集積回路等の半導体装置の
動作速度の向上及び集積度の向上に対して極めて
有効である。
回路装置に於ける抵抗層をトラジスタ等の機能素
子が形成されている半導体集積回路基板面の絶縁
層上に形成せしめるので、抵抗層に電圧が印加さ
れた際の接合容量の増加に伴う半導体集積回路の
動作速度の低下の問題は完全に除かれ、又該抵抗
層は半導体集積回路基板内に形成される機能素子
と一回のマスク工程（フオト・プロセス工程）に
より極めて精度良く整合形成することができるの
で、後工程で抵抗・ベース・エミツタ等の領域に
電極コンタクト窓及び電極配線を形成する際にマ
スク余裕を大きくとる必要がなく集積度を向上す
ることができ、大規模集積回路等の半導体装置の
動作速度の向上及び集積度の向上に対して極めて
有効である。
第１図は従来のバイポーラICの断面構造図で、
第２図ａ乃至ｉは本発明の一実施例の工程断面図
である。 図に於て、１はＰ型シリコン基板、２はN+埋
没層、３はＮ型シリコン・エピタキシヤル層、４
は抵抗層、５はP+分離層、６は接合部、７は埋
没層の這い上り部、８は素子領域、９は第１の二
酸化シリコン層、１０は高純度ポリ・シリコン
層、１０′は抵抗層、１１は窒化シリコン層、１
２は抵抗層マスク・パターン、１３はベース層マ
スク・パターン、１４は第２の二酸化シリコン
層、１５はフオト・レジスト層、１６は抵抗層形
成領域、１７はベース層形成領域、１８はベース
層、１９は第３の二酸化シリコン層、２０はエミ
ツタ拡散窓、２１はエミツタ層、２２は第４の二
酸化シリコン層、２３及び２３′は抵抗電極窓、
２４はベース電極窓、２５はエミツタ電極窓、２
６は金属配線層、B+は硼素イオン、を表わす。
第２図ａ乃至ｉは本発明の一実施例の工程断面図
である。 図に於て、１はＰ型シリコン基板、２はN+埋
没層、３はＮ型シリコン・エピタキシヤル層、４
は抵抗層、５はP+分離層、６は接合部、７は埋
没層の這い上り部、８は素子領域、９は第１の二
酸化シリコン層、１０は高純度ポリ・シリコン
層、１０′は抵抗層、１１は窒化シリコン層、１
２は抵抗層マスク・パターン、１３はベース層マ
スク・パターン、１４は第２の二酸化シリコン
層、１５はフオト・レジスト層、１６は抵抗層形
成領域、１７はベース層形成領域、１８はベース
層、１９は第３の二酸化シリコン層、２０はエミ
ツタ拡散窓、２１はエミツタ層、２２は第４の二
酸化シリコン層、２３及び２３′は抵抗電極窓、
２４はベース電極窓、２５はエミツタ電極窓、２
６は金属配線層、B+は硼素イオン、を表わす。
Claims (1)
- １ シリコン基板面に二酸化シリコン層とその上
層の高純度ポリ・シリコン層を形成する工程、前
記ポリ・シリコン層上に抵抗形成領域及びベース
形成領域を個々に覆う耐酸化マスク層を同時に形
成せしめて後前記ポリ・シリコン層を選択酸化す
る工程、前記耐酸化膜を除去して後前記ポリ・シ
リコン層の抵抗形成領域に不純物イオンを選択的
に注入し該領域にポリ・シリコンからなる抵抗層
を形成する工程、前記ベース形成領域のポリ・シ
リコン層及び二酸化シリコン層を除去して後該領
域のシリコン基板面にベース層を拡散形成する工
程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364580A JPS56130961A (en) | 1980-03-17 | 1980-03-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364580A JPS56130961A (en) | 1980-03-17 | 1980-03-17 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56130961A JPS56130961A (en) | 1981-10-14 |
| JPH0140502B2 true JPH0140502B2 (ja) | 1989-08-29 |
Family
ID=12392174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3364580A Granted JPS56130961A (en) | 1980-03-17 | 1980-03-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56130961A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611454B2 (ja) * | 1989-09-22 | 1997-05-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1980
- 1980-03-17 JP JP3364580A patent/JPS56130961A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56130961A (en) | 1981-10-14 |
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