CN104659092A - 半导体结构 - Google Patents
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Abstract
一种半导体结构，包括具有第一导电型的基板、具有第二导电型的深阱、具有第一导电型的第一阱、具有第二导电型的第二阱、栅极、第一绝缘物以及第二绝缘物。深阱形成于基板内并由基板的表面向下扩展。第一阱与第二阱由基板的表面向下扩展并形成于深阱内，第二阱与第一阱分离。栅极形成于基板上并位于第一阱和第二阱之间。第一绝缘物由基板的表面向下扩展并形成于栅极与第二阱之间。第二绝缘物由基板的表面向下扩展并邻接于第一阱。第一绝缘物的深度与第二绝缘物的深度比小于1。
Description
技术领域
本发明涉及一种半导体结构，且特别是涉及一种具有第一绝缘物与第二绝缘体，且第一绝缘物的深度与第二绝缘物的深度比小于1的半导体结构。
背景技术
随着半导体产业的发展，持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及降低成本，一直是重要的目标。高功率组件经常被应用作为半导体组件。导通电阻(On-resistance,Ron)是主宰整个半导体组件性能表现的关键因素之一。导通电阻越低，代表整个组件的功率损耗越低。
在一般半导体结构中，需要较低的导通电阻与较高的崩溃电压（breakdown voltage,BVD）。目前已有许多关于改善半导体组件特性所作的结构改良，但其通常需要增加额外的光掩模与工艺方式，使得半导体结构的制造成本增加。
发明内容
本发明涉及一种半导体结构，可降低其导通电阻，特别是利用第一绝缘物的深度与第二绝缘物的深度比小于1，使半导体结构的导通电阻降低且崩溃电压增加，不仅节省成本更能提升应用组件的特性表现。
根据本发明的一方面，提出一种半导体结构，包括基板、深阱、第一阱、第二阱、栅极、第一绝缘物以及第二绝缘物。基板具有第一导电型。深阱具有第二导电型，形成于基板内并由基板的表面向下扩展。第一阱具有第一导电型，由基板的表面向下扩展并形成于深阱内。第二阱具有第二导电型，由基板的表面向下扩展并形成于深阱内，并与第一阱分离。栅极形成于基板上并位于第一阱和第二阱之间。第一绝缘物由基板的表面向下扩展并形成于栅极与第二阱之间。第二绝缘物由基板的表面向下扩展并邻接于第一阱。第一绝缘物的深度与第二绝缘物的深度比小于1。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合所附图示，作详细说明如下。
附图说明
图1绘示本发明一实施例的半导体结构的局部示意图。
图2绘示本发明另一实施例的半导体结构的局部示意图。
图3绘示本发明实施例的半导体结构与一比较例的半导体结构，在栅极电压为5V时，漏极电流对漏极电压的特征曲线图。
附图标记说明：
1、2：半导体结构
10、22：基板
101：表面
11、21：深阱
13、23：第一阱
14、24：第二阱
15、25：栅极
17、27：第一绝缘物
18、28：第二绝缘物
19、29：第一掺杂电极区
20、30：第二掺杂电极区
132、232：掺杂区
102、202：高掺杂的埋层
D1、D2、D3、D4：深度
具体实施方式
以下系参照所附图示详细叙述本发明的实施例。图示中相同的标号系用以标示相同或类似的部分。需注意的是，图示系已简化以利清楚说明实施例的内容，图示上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围的用。
图1绘示本发明一实施例的半导体结构1的局部示意图。在本实施例中，半导体结构1例如是一种横向扩散金属氧化物半导体（LDMOS）结构。实施例的半导体结构1包括基板10、深阱（deep well,DW）11、第一阱13、第二阱14、栅极15、第一绝缘物17以及第二绝缘物18。基板10具有第一导电型，例如是P型。深阱11具有第二导电型，例如是N型，深阱11形成于基板10内并由基板10的表面101向下扩展。第一阱13具有第一导电型，例如是P型阱，第一阱13由基板10的表面101向下扩展并形成于深阱11内。第二阱14具有第二导电型，例如是N型阱，第二阱14由基板10的表面101向下扩展并形成于深阱11内，并与第一阱13分离。栅极15形成于基板10上，大致位于第一阱13和第二阱14之间。第一绝缘物17由基板10表面101向下扩展并大致位于栅极15与第二阱14之间。第二绝缘物18由基板10表面101向下扩展并邻接于第一阱13。其中第一绝缘物17的深度D1与第二绝缘物18的深度D2比小于1。
此外，在一实施例中，部分第一绝缘物17可形成于第二阱14中，而部分第二绝缘物18可形成于第一阱13中。
在本实施例中，半导体结构1还包括第一掺杂电极区19及第二掺杂电极区20。第一掺杂电极区19具有第二导电型（例如是N型），由基板10表面101向下扩展并形成于第一阱13内。第二掺杂电极区20同样具有第二导电型，由基板10表面101向下扩展并形成于第二阱14内。第一绝缘物17可位于栅极15与第二掺杂电极区20之间。第一掺杂电极区19和第二掺杂电极区20可分别作为半导体结构1的源极（source）和漏极（drain）。另外，在第一阱13内于第一掺杂电极区19旁还可形成掺杂区132以作为基极（bulk），掺杂区132可具有第一导电型（例如是P型）。
半导体结构1更可包括高掺杂的埋层（buried layer,BL）102分散在基板10中并位于深阱11下方，高掺杂的埋层102可具有第二导电型（例如是N型）。在一实施例中，自第二掺杂电极区20、第二阱14至深阱11的掺杂浓度可由浓到淡。
在一实施例中，第一绝缘物17的深度D1可介于50nm至300nm之间，第二绝缘物18的深度D2可介于350nm至450nm之间。然而，本发明并不以此为限，第一绝缘物17的深度D1与第二绝缘物18的深度D2应视实际应用的组件尺寸而作相应调整。但第一绝缘物17的深度D1需小于第二绝缘物18的深度D2，也就是说，第一绝缘物17的深度D1与第二绝缘物18的深度D2比小于1。
再者，于一实施例中，第一绝缘物17与第二绝缘物18至少其中之一可为单层结构或由多层绝缘物所组成的复合结构，例如是浅沟槽隔离（shallowtrench isolation,STI）或氧化物。举例来说，第一绝缘物17与第二绝缘物18的材料可包含由二氧化硅（SiO2）、氮氧化硅（SiON）、氮化硅（Si3N4）、碳氮化硅（SiCN）或高介电常数材料等所组成的复合结构。例如，第一绝缘物17与第二绝缘物18的材料为二氧化硅与氮化硅的复合结构。高介电常数材料可例如是稀土金属氧化物层或镧系金属氧化物层。
图2绘示本发明另一实施例的半导体结构2的局部示意图。在本实施例中，半导体结构2为双重结构（dual structure），例如是一种并联式的横向扩散金属氧化物半导体结构。
实施例的半导体结构2包括基板22、深阱21、高掺杂的埋层202、第一阱23、第二阱24、栅极25、第一绝缘物27以及第二绝缘物28。在本实施例中，基板22具有第一导电型，例如是P型，深阱21具有第二导电型，例如是N型。高掺杂的埋层202分散在基板22中并位于深阱21下方，且具有第二导电型。第一阱23具有第一导电型，第二阱24具有第二导电型，第一阱23与第二阱24形成于深阱21内且彼此分离。栅极25形成于基板22上并大致位于第一阱23和第二阱24之间。第一绝缘物27大致位于栅极25与第二阱24之间。第二绝缘物28邻接于第一阱23。第一绝缘物27的深度D3与第二绝缘物28的深度D4比小于1。也就是说，第一绝缘物27的深度D3小于第二绝缘物28的深度D4。
半导体结构2还包括第一掺杂电极区29与第二掺杂电极区30分别位于第一阱23和第二阱24内，以作为源极和漏极。栅极25与第二掺杂电极区30之间以第一绝缘物27隔开。另外，在第一阱23内于第一掺杂电极区29旁还可形成掺杂区232以作为基极，掺杂区232可具有第一导电型（在本实施例中例如是P型）。
由于半导体结构2为双重结构（并联式结构），第二掺杂电极区30左右两侧系呈镜向结构。也就是说，半导体结构2包括两个对称的第一阱23、两个对称的第一掺杂电极区29、两个对称的第一绝缘物27、两个对称的第二绝缘物28及两个对称的栅极25。
与图1所绘示的实施例类似，第一绝缘物27的深度D3可介于50nm至300nm之间，第二绝缘物28的深度D4可介于350nm至450nm之间。然而，本发明并不以此为限，第一绝缘物27的深度D3与第二绝缘物28的深度D4应视实际应用的组件尺寸而作相应调整。
以下以图1的半导体结构1为例，说明本发明的半导体结构的制造方法。本发明实施例的半导体结构1的制造方法包括以下步骤。
提供基板10，基板10可具有第一导电型，例如是P型。
形成深阱11于基板10内，并由基板10的表面101向下扩展，深阱11具有第二导电型，例如是N型。
形成具有第一导电型的第一阱13，第一阱13由基板10的表面101向下扩展并形成于深阱11内。
形成具有第二导电型的第二阱14于深阱11内，第二阱14由基板10的表面101向下扩展并与第一阱13分离。
形成第一绝缘物17，第一绝缘物17由基板10的表面101向下扩展，使第一绝缘物17具有一深度D1。在一实施例中，第一绝缘物17的一部分形成于第二阱14处。
形成第二绝缘物18，第二绝缘物18由基板10的表面101向下扩展，使第二绝缘物18具有一深度D2，并邻接于第一阱13。在本发明实施例中，第一绝缘物17的深度D1与第二绝缘物18的深度D2比小于1。
形成栅极15于基板10上，并位于第一阱13和第二阱14之间，在一实施例中，第一绝缘物17的另一部分可对应于栅极15的下方。
在一些实施例中，形成第一绝缘物17与第二绝缘物18的步骤，可包括第一蚀刻、第二蚀刻及沉积步骤。也就是说，第一绝缘物17与第二绝缘物18可同时形成，且透过第一蚀刻与第二蚀刻，使得第一绝缘物17的深度D1与第二绝缘物18的深度D2比小于1。
在其它实施例中，形成第一绝缘物17与第二绝缘物18的步骤，可包括第一蚀刻、第一沉积、第二蚀刻及第二沉积。第一绝缘物17的深度D1决定于第一蚀刻步骤与第二蚀刻步骤其中之一，第二绝缘物18的深度D2决定于第一蚀刻步骤与第二蚀刻步骤其中之另一，使得第一绝缘物17的深度D1与第二绝缘物18的深度D2比小于1。也就是说，第二绝缘物18可于形成第一绝缘物17之前形成，也可于形成第一绝缘物17之后形成。
在一实施例中，半导体结构1的制造方法，还包括以下步骤。
形成具有第二导电型的第一掺杂电极区19于第一阱13内，第一掺杂电极区19由基板10的表面101向下扩展。
形成具有第二导电型的第二掺杂电极区20于第二阱14内，第二阱14由基板10的表面101向下扩展，使第一绝缘物17可位于栅极15与第二掺杂电极区20之间。
本发明图2的半导体结构2的制造方法与半导体结构1的制造方法类似，在此不多加赘述。
图3绘示本发明实施例的半导体结构与一比较例的半导体结构，在栅极电压（Vg）为5V时，漏极电流（Id）对漏极电压（Vd）的特征曲线图（I-Vcurve）。本发明实施例与比较例的不同处在于绝缘物的深度。在本发明实施例中，位于栅极与第二掺杂电极区（漏极）之间的第一绝缘物的深度小于第二绝缘物的深度。在比较例中，位于栅极与第二掺杂电极区（漏极）之间的绝缘物的深度与其它绝缘物的深度皆相同。
在下表一与图3中，本发明实施例的第一绝缘物的深度为100nm，第二绝缘物的深度为400nm；比较例的所有绝缘物的深度皆为400nm。在图3中，本发明实施例对应于曲线L1，比较例对应于曲线L2。
表一
Dsti：位于栅极与第二掺杂电极区（漏极）之间的绝缘物的深度。
Idl：单位长度的漏极电流
Ron：导通电阻
BVD：崩溃电压
如图3所示，在不同的Vd值条件下，本发明实施例（曲线L1）的Id值皆大于比较例（曲线L2）。由表一更可明确看出，本发明实施例的导通电阻明显小于比较例的导通电阻，且本发明实施例的导通电阻与崩溃电压的比值（Ron/BVD）也小于比较例的导通电阻与崩溃电压的比值。
由上述实施例可知，本发明的半导体结构，由于第一绝缘物的深度与第二绝缘物18的深度比小于1，不但能降低半导体结构的导通电阻，使应用组件的功率损耗降低，又能同时维持高崩溃电压。对导通电阻值对崩溃电压值的比值（Ron/BVD）来说，下降的幅度可更为增加。对应用的电源管理集成电路组件来说，特别是可携式的集成电路组件，可有效地改善应用组件的性能表现。再者，实施例的半导体结构不需要增加额外的光掩模与工艺方式，能有效节省成本。且应用实施例的半导体结构的组件也具有很高的市场竞争力。
综上所述，虽然本发明已以实施例披露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。
Claims (15)
1.一种半导体结构，包括：
基板，具有第一导电型；
深阱，具有第二导电型，该深阱形成于该基板内并由该基板的表面向下扩展；
至少一第一阱，具有该第一导电型，该第一阱由该基板的表面向下扩展并形成于该深阱内；
至少一第二阱，具有该第二导电型，该第二阱由该基板的表面向下扩展并形成于该深阱内，并与该第一阱分离；
至少一栅极，形成于该基板上并位于该第一阱和该第二阱之间；
至少一第一绝缘物，由该基板的表面向下扩展并形成于该栅极与该第二阱之间；以及
至少一第二绝缘物，由该基板的表面向下扩展并邻接于该第一阱；
其中该第一绝缘物的深度与该第二绝缘物的深度比小于1。
2.如权利要求1所述的半导体结构，其中该第一绝缘物的深度介于50nm至300nm之间。
3.如权利要求1所述的半导体结构，其中该第二绝缘物的深度介于350nm至450nm之间。
4.如权利要求1所述的半导体结构，其中该第一导电型为P型，该第二导电型为N型。
5.如权利要求1所述的半导体结构，其中部分该第一绝缘物形成于该第二阱中。
6.如权利要求1所述的半导体结构，其中部分该第二绝缘物形成于该第一阱中。
7.如权利要求1所述的半导体结构，还包括：
第一掺杂电极区，具有该第二导电型，其中该第一掺杂电极区由该基板的表面向下扩展并形成于该第一阱内。
8.如权利要求7所述的半导体结构，还包括：
第二掺杂电极区，具有该第二导电型，其中该第二掺杂电极区由该基板的表面向下扩展并形成于该第二阱内，该第一绝缘物位于该栅极与该第二掺杂电极区之间。
9.如权利要求8所述的半导体结构，其中该半导体结构为双重结构，该第二掺杂电极区左右两侧呈镜向结构。
10.如权利要求9所述的半导体结构，包括两个对称的该第一阱、两个对称的该第一掺杂电极区、两个对称的该第一绝缘物、两个对称的该第二绝缘物及两个对称的该栅极。
11.如权利要求1所述的半导体结构，其中该第一绝缘物与该第二绝缘物至少其中之一为单层结构或多层式复合结构。
12.如权利要求11所述的半导体结构，其中该第一绝缘物与该第二绝缘物至少其中之一为浅沟槽隔离或氧化物。
13.如权利要求11所述的半导体结构，其中该多层式复合结构的材料选自由二氧化硅、氮氧化硅、氮化硅、碳氮化硅和高介电常数材料所组成的组。
14.如权利要求1所述的半导体结构，还包括高掺杂的埋层分散在该基板中，该高掺杂的埋层位于该深阱下方，具有该第二导电型。
15.如权利要求1所述的半导体结构，其中该半导体结构为横向扩散金属氧化物半导体结构。
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2013
- 2013-11-21 CN CN201310593863.XA patent/CN104659092A/zh active Pending
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