CN103383963A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其制造方法，半导体结构包括第一导电型的一基板；第二导电型的一深阱，形成于基板内并由基板表面向下扩展；第一导电型的一第一阱，由基板表面向下扩展并形成于深阱内；第二导电型的一第二阱，于深阱内由基板表面向下扩展并与第一阱相隔一距离；一栅极，形成于基板上并位于第一阱和第二阱之间；一绝缘物，由基板表面向下扩展并形成于栅极与第二阱间；一导电插塞(conductive plug)，包括电连接的第一部分和第二部分，其中第一部分与栅极电连接，第二部分延伸于绝缘物里。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种具导电插塞的半导体结构及其制造方法，可同时使半导体结构的导通电阻降低和击穿电压增加。
背景技术
对半导体业界来说，持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及降低成本，一直是重要的目标。随着半导体产业的发展，高功率元件经常被应用在许多电子元件方面。在高压操作或高功率的电源管理集成电路(Power Management Integrated Circuit，PMIC)产品中，一般可应用横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，LDMOS)或延伸式漏极金属氧化物半导体(Extended Drain Metal OxideSemiconductor，EDMOS)作为驱动元件。
导通电阻(On-resistance，Ron)是主宰整个半导体元件性能表现的关键因素之一。导通电阻或特征导通电阻（specific on-resistance，Ron-sp）越低，代表整个元件的功率损耗越低。对电源管理集成电路元件来说，特别是可携式的集成电路元件，导通电阻是非常重要的元件特性。目前已有许多关于改善LDMOS或EDMOS元件特性所作的结构改良(例如改变STI的形状或大小)，但其改善仍十分有限，以导通电阻对击穿电压的比值(Ron/BVD)来说，最多只有改良约5%左右。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以降低其导通电阻，特别是利用一导电插塞的形成以同时使半导体结构的导通电阻降低和击穿电压增加，进而提升应用元件的特性表现。
为达上述目的，根据本发明的一方面，提出一种半导体结构，包括第一导电型的一基板；第二导电型的一深阱，形成于基板内并由基板表面向下扩展；第一导电型的一第一阱，由基板表面向下扩展并形成于深阱内；第二导电型的一第二阱，于深阱内由基板表面向下扩展并与第一阱相隔一距离；一栅极，形成于基板上并位于第一阱和第二阱之间；一绝缘物，由基板表面向下扩展并形成于栅极与第二阱间；一导电插塞(conductive plug)，包括电连接的一第一部分和一第二部分，其中第一部分与栅极电连接，第二部分延伸于绝缘物里。
根据本发明的另一方面，提出一种半导体元件的制造方法，包括：
提供第一导电型的一基板；
形成第二导电型的一深阱于基板内，并由基板表面向下扩展；
形成第一导电型的一第一阱，由基板表面向下扩展并形成于深阱内；
形成第二导电型的一第二阱于深阱内，由基板的表面向下扩展并与第一阱相隔一距离；
形成一绝缘物，由基板的表面向下扩展并一部分形成于第二阱处；
形成一栅极于基板上，并位于第一阱和第二阱之间，且绝缘物的另一部分对应于栅极的下方；
形成一导电插塞(conductive plug)包括电连接的一第一部分和一第二部分，其中第一部分与栅极电连接，第二部分则延伸至绝缘物里。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图，作详细说明如下：
附图说明
图1为本发明一实施例的并联式的横向扩散金属氧化物半导体(LDMOS)元件的示意图；
图2为本发明另一实施例的横向扩散金属氧化物半导体(LDMOS)元件的局部示意图；
图3为本发明又一实施例的横向扩散金属氧化物半导体(LDMOS)元件的局部示意图；
图4A、图4B，其分别为操作实施例的图1和图2的LDMOS元件时，其电流路径的示意图；
图5A、图5B，其分别为操作实施例的图1和图2的LDMOS元件时，其发生击穿电压的示意图；
图6A、图6B、图6C，其分别为实施例的LDMOS元件的导电插塞与栅极接触的三种分布态样的上视图。
主要元件符号说明
1、2、3：LDMOS元件
10、20、30：基板
11、21、31：深阱
102：埋层
13：P型阱
132：P型掺杂区
14：N型阱
142、242：N型场
15、25、65：栅极
150、250：通道区域
152、252a-252c：电荷累积区域
17：浅沟槽隔离物
18：源极
19：漏极
23：第一阱
24：第二阱
27：绝缘物
271：绝缘物的第一侧壁
26、36：导电插塞
261、361：第一部分
262、362：第二部分
28：第一掺杂电极区
29：第二掺杂电极区
365：导线
66：点状块体导电插塞
67：长型块体导电插塞
68：长条状块体导电插塞
d1：第一间距
d2：第二间距
d3：第三间距
具体实施方式
以下参照所附附图详细叙述本发明的实施例。附图中相同的标号用以标示相同或类似的部分。需注意的是，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
图1为本发明一实施例的一种并联式的横向扩散金属氧化物半导体(LDMOS)元件的示意图。实施例的LDMOS元件1包括一P型基板10，一N型深阱(n-deep well，NDW)11，一高掺杂的N型埋层（n-buried layer，NBL）102分散在基板10中并位于N型深阱11下方，一P型阱13和一N型阱14形成于N型深阱11内并相隔一距离，一栅极15形成于P型基板10上并大致位于P型阱13和N型阱14之间，一绝缘物如浅沟槽隔离物(STI)17大致位于栅极15与N型阱14之间。LDMOS元件1还包括重掺杂的两N型掺杂区分别位于P型阱13和N型阱14内，以作为源极18(source)和漏极(drain)19。其中栅极15与漏极19之间以浅沟槽隔离物17隔开。另外，P型阱13内于源极18旁还可形成一P型掺杂区132以作为基极(bulk)；在N型深阱11外侧还可形成一P型阱和其内的P型掺杂区以作为保护环(guard ring)，以提高元件边缘的耐压能力。由于LDMOS元件1为并联式结构，漏极19左右两侧呈一镜向结构。实施例的LDMOS元件1在漏极端的阱深处做掺杂浓度的变化，如图1中的N型阱14外围还形成一N型场(HVN field)142，自漏极19、N型阱14、N型场142至N型深阱11的掺杂浓度由浓到淡，可降低导通电阻，改善LDMOS或EDMOS元件特性。
以下实施例中，提出具导电插塞的半导体结构及其制造方法，不但可降低半导体结构的导通电阻，还同时提高了击穿电压，进而大幅改善应用元件的特性。
图2为本发明另一实施例的横向扩散金属氧化物半导体(LDMOS)元件的局部示意图。实施例的LDMOS元件2包括第一导电型(如P型)的一基板20，第二导电型(如N型)的一深阱(deep well，NDW)21，形成于基板20内并由基板20的表面向下扩展；第一导电型的一第一阱(如P型阱)23和第二导电型的一第二阱(如N型阱)24，由基板20表面向下扩展并形成于N型深阱21内并相隔一距离；一栅极25形成于基板20上，大致位于第一阱23和第二阱24之间；一绝缘物27，如氧化物或浅沟槽隔离物(STI)，由基板20表面向下扩展并大致位于栅极25与第二阱24之间，其中绝缘物27的第一侧壁271对应于栅极25下方，绝缘物27的一部分则位于第二阱24处。LDMOS元件2还包括第二导电型的一第一掺杂电极区28，由基板20表面向下扩展并形成于第一阱23内；和第二导电型的一第二掺杂电极区29，由基板20表面向下扩展并形成于第二阱24内，且绝缘物27位于栅极25与第二掺杂电极区29之间。第一掺杂电极区28和第二掺杂电极区29分别作为元件的源极(source)和漏极(drain)。
实施例的LDMOS元件2可还包括一第二导电型场域如N型场(HVNfield)242，形成于第二阱24的外围，且自漏极29、第二阱24、N型场242至深阱21的掺杂浓度由浓到淡。
实施例的LDMOS元件2还包括一导电插塞(conductive plug)26，包括电连接的一第一部分261与一第二部分262。其中，第一部分261与栅极25电连接，第二部分262延伸至绝缘物27里。如图2所示，导电插塞26的第一部分261形成于栅极25上并与栅极25接触，且第一部分261与第二部分262一体成型。导电插塞26例如是钨插塞(tungsten plug)或是其他导电材料的插塞。与栅极25连接的导电插塞26，其制作可利用现有制作工艺，例如利用接触孔(contact)的光掩模与蚀刻等制作工艺同时形成，而不需要额外的光掩模与光刻步骤。
如图2所示，导电插塞26的第二部分262与绝缘物27的第一侧壁271呈一第一间距d1，此第一间距d1也可定义为一延伸长度(extension length)，即栅极25下方(包括部分栅极25与间隔物252的长度)至绝缘物27的距离。第二部分262也与绝缘物27的底面呈一第二间距d2。第二部分262与第二掺杂电极区29相距一第三间距d3。一实施例中，第一间距d1例如为0.13μm至0.55μm。一实施例中，第二间距d2例如为0.1μm至0.3μm；第二部分262与绝缘物27的深度比例如是0.25至0.75。一实施例中，第三间距d3例如为0.1μm至0.52μm。然而，本发明并不以此为限，导电插塞26的各部分数值如第一间距d1、第二间距d2、第三间距d3等，应视实际应用的元件尺寸如绝缘物27的底部宽度和深度等而作相应调整。
再者，实施例中，绝缘物27可为单层结构或由多层绝缘物所组成的复合结构。例如，绝缘物27可包含由二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)或高介电常数材质等所组成的复合结构。例如，绝缘物27为SiO2与Si3N4的复合结构，Si3N4可以作为蚀刻停止层，有利于进一步精确控制第二间距d2。高介电常数材质可以是稀土金属氧化物层或镧系金属氧化物层。
图3为本发明又一实施例的横向扩散金属氧化物半导体(LDMOS)元件的局部示意图。除了导电插塞的型态，如图3所示的LDMOS元件3与图2所示的LDMOS元件2的结构相同，在此不再赘述。LDMOS元件3的导电插塞36，包括第一部分361、第二部分362与一导线365(如金属线)，其中，第一部分361形成于栅极25上并与栅极25接触，第二部分362与栅极25相距一间隔并延伸至绝缘物27里，导线365则电连接第一部分361和第二部分362。
请参照图4A、图4B，其分别为操作实施例的图1和图2的LDMOS元件时，其电流路径的示意图。其中，图4A的各元件与标号同图1，图4B的各元件与标号同图2。其中，图4A中LDMOS元件包括一通道区域150和电荷累积区域152；假设施加一正电压于栅极15，则电荷累积区域152累积了许多负电荷。图4B中，实施例的LDMOS元件包括一通道区域250和电荷累积区域252a-252c。由于实施例的LDMOS元件具有导电插塞26(包括第一部分261和第二部分262)，因此相较于图4A的电荷累积区域152，图4B中的电荷累积区域252a-252c被延长了，假设施加一正电压于栅极25，则负电荷可分散在路径更长的电荷累积区域252a-252c中并靠近漏极端，进而降低元件的导通电阻值。特别是在漏极端施加一低偏压的操作情况，导通电阻值的降低幅度更为明显。
请参照图5A、图5B，其分别为操作实施例的图1和图2的LDMOS元件时，其发生击穿电压的示意图。其中，图5A的各元件与标号同图1，图5B的各元件与标号同图2。其中，LDMOS元件的击穿电压容易发生在P-N接面(PN junction)处，如P型的第二阱13、23与N型的深阱11、21的交界(如图5A、图5B中爆炸符号所示)。图5B的LDMOS元件由于具有导电插塞26，其第二部分262如同一屏蔽板(shielding plate)，可以使漏极(第二掺杂电极区29)到第二阱23之间的电力线重新分配，图5B比起图5A的发生击穿电压的P-N接面处的电力线不再那么密集，此种电场的改变可提高元件的击穿电压。
另外，实际应用实施例时，LDMOS元件中的导电插塞与栅极之间可以呈不同态样的分布。请参照图6A、图6B、图6C，其分别为实施例的LDMOS元件的导电插塞与栅极接触的三种分布态样的上视图。其中导电插塞可以是多个点状(如方型、圆型等)块体66分布于栅极上65，如图6A所示。导电插塞也可以是数个长型块体67形成于栅极上65，如图6B所示。导电插塞也可以是一长条状块体68形成于栅极上65，如图6C所示。当然，该些态样仅为可能应用态样的其中三种，并非作为限缩本发明保护范围之用。再者，此领域中具有通常知识者可知，导电插塞上表面的形状与所在栅极的面积比例可视应用的制作工艺条件与方法而作适当调整，本发明对此并不多作限制。
[相关实验]
实施例中，第二部分262延伸至绝缘物27里的深度会影响半导体元件的特性。而第二部分262与绝缘物27的第一侧壁271之间的距离(第一间距d1)的变化不但会影响元件的导通电阻值，也会影响元件的击穿电压值。
以下提出相关实验中的阵列实验进行量测。请同时参照图2。绝缘物27的深度和宽度分别约为0.4μm与0.75μm。其中，比较例(BSL)的元件结构不具有导电插塞(如图1)。以第1组中的三个实验例(Split 1-1-Split 1-3)为例，其导电插塞的第一间距d1分别为0.55μm、0.15μm和0.13μm（其余相关尺寸如导电插塞延伸至绝缘物27里的深度和宽度请参照表1），所量测的击穿电压值分别为41V、43V和44.8V，特征导通电阻值(mohm×mm2)分别为26.44、25.29和24.40，其特征导通电阻对击穿电压的比值分别为0.64、0.59和0.54。若以比较例(BSL)为基准，第1组的三个实验例不但特征导通电阻值可分别降低1%、5%和9%，击穿电压值也可增加17%、23%和28%，而特征导通电阻对击穿电压的比值的改良百分比分别可达到15%、23%和28%。
表1为阵列相关实验的详细结构及量测结果。
表1
续表1
因此，上述实施例所提出的半导体结构可降低其导通电阻，特别是具导电插塞的半导体结构，不但能降低半导体结构的导通电阻，使应用元件的功率损耗降低，又能同时提高击穿电压，对导通电阻值对击穿电压值的比值(Ron/BVD)来说，下降的幅度可更为增加。对应用的电源管理集成电路元件来说，特别是可携式的集成电路元件，可有效地改善应用元件的性能表现。再者，实施例的半导体结构可在现有的制作工艺架构下也无须改变元件中各单元尺寸的情况下形成导电插塞，十分适合量产。且应用实施例的半导体结构的元件也具有很高的市场竞争力。
综上所述，虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。
Claims (24)
1.一种半导体结构，包括：
第一导电型的基板；
第二导电型的深阱，形成于该基板内并由该基板的表面向下扩展；
第一阱为该第一导电型，由该基板的表面向下扩展并形成于该深阱内；
第二阱为该第二导电型，在该深阱内由该基板的表面向下扩展并与该第一阱相隔一距离；
栅极，形成于该基板上并位于该第一阱和该第二阱之间；
绝缘物(isolation block)，由该基板的表面向下扩展并形成于该栅极与该第二阱间；
导电插塞(conductive plug)，包括：
第一部分，与该栅极电连接；和
第二部分，与该第一部分电连接并延伸于该绝缘物里。
2.如权利要求1所述的半导体结构，其中该第二部分与该绝缘物对应于该栅极下方的第一侧壁呈一第一间距。
3.如权利要求2所述的半导体结构，其中该第一间距为0.13μm至0.55μm。
4.如权利要求1所述的半导体结构，其中该第二部分与该绝缘物的底面呈一第二间距。
5.如权利要求4所述的半导体结构，其中该第二间距为0.1μm至0.3μm。
6.如权利要求4所述的半导体结构，其中该第二部分与该绝缘物的深度比例为0.25至0.75。
7.如权利要求1所述的半导体结构，还包括第一掺杂电极区，其为该第二导电型，由该基板的表面向下扩展并形成于该第一阱内。
8.如权利要求1所述的半导体结构，还包括第二掺杂电极区，其为该第二导电型，由该基板的表面向下扩展并形成于该第二阱内，且该绝缘物位于该栅极与该第二掺杂电极区之间。
9.如权利要求8所述的半导体结构，其中该第二部分与该第二掺杂电极区相距一第三间距。
10.如权利要求9所述的半导体结构，其中该第三间距为0.1μm至0.52μm。
11.如权利要求1所述的半导体结构，其中该第一部分形成于该栅极上并与该栅极接触。
12.如权利要求11所述的半导体结构，其中该第一部分与该第二部分为一体成型。
13.如权利要求11所述的半导体结构，其中该第二部分与该栅极相距一间隔，该第一部分和该第二部分以一导线连接。
14.如权利要求1所述的半导体结构，其中该绝缘物为一单层结构或一多层式复合结构。
15.如权利要求14所述的半导体结构，其中该绝缘物为一浅沟槽隔离物(Shallow Trench Isolation，STI)或一氧化物。
16.如权利要求14所述的半导体结构，其中该多层式复合结构的该绝缘物选自由二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)和高介电常数材质所组成的群组。
17.如权利要求16所述的半导体结构，其中该高介电常数材质为一或多种稀土金属氧化物，或一或多种镧系金属氧化物。
18.一种半导体结构的制造方法，包括：
提供一第一导电型的基板；
形成一第二导电型的深阱于该基板内，并由该基板的表面向下扩展；
形成该第一导电型的第一阱，由该基板的表面向下扩展并形成于该深阱内；
形成该第二导电型的第二阱于该深阱内，由该基板的表面向下扩展并与该第一阱相隔一距离；
形成一绝缘物(isolation block)，由该基板的表面向下扩展并一部分形成于该第二阱处；
形成一栅极于该基板上，并位于该第一阱和该第二阱之间，且该绝缘物的另一部分对应于该栅极的下方；
形成一导电插塞(conductive plug)包括电连接的第一部分和第二部分，其中该第一部分与该栅极电连接，该第二部分则延伸至该绝缘物里。
19.如权利要求18所述的制造方法，还包括：
形成该第二导电型的第一掺杂电极区于该第一阱内，且由该基板的表面向下扩展。
20.如权利要求18所述的制造方法，还包括：
形成该第二导电型的第二掺杂电极区于该第二阱内，由该基板的表面向下扩展，且该绝缘物位于该栅极与该第二掺杂电极区之间。
21.如权利要求18所述的制造方法，其中该第一部分形成于该栅极上并与该栅极接触。
22.如权利要求21所述的制造方法，其中该第一部分与该第二部分一体成型。
23.如权利要求21所述的制造方法，其中该第二部分与该栅极相距一间隔，形成该导电插塞的步骤还包括：形成一导线连接该第一部分和该第二部分。
24.如权利要求18所述的制造方法，其中该绝缘物为一单层结构或一多层式复合结构。
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