KR20040057822A - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조시에 드레인(SNC) 영역을 만든 후 웰에 노출된 접합부를 산화막/금속/산화막 구조로 만들어 드레인 영역에서의 전계를 금속이 차단할 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판의 ISO 영역을 선택적으로 식각하여 소오스/드레인 식각 영역을 형성하는 단계;에피택셜 성장 공정을 진행하여 소오스/드레인 식각 영역에 제 1 에피택셜층을 형성하는 단계;상기 제 1 에피택셜층을 선택적으로 식각하여 제 1,2,3 채널 에지 식각 영역을 순차적으로 형성하고 각각의 식각 공정후에 제 1 산화막, 금속층, 제 2 산화막을 차례로 채우는 단계;에피택셜 성장 공정을 진행하여 채널 에지 부분의 제 1 산화막/금속층/제 2 산화막이 형성된 부분상에 제 2 에피택셜층을 형성하는 단계;채널 영역상에 게이트를 형성하고, 제 1,2 에피택셜층에 불순눌 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 드레인(SNC) 영역을 만든 후 웰에 노출된 접합부를 산화막/금속/산화막 구조로 만들어 드레인 영역에서의 전계를 금속이 차단할 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
DRAM의 고집적화로 인해 반도체 소자의 셀 크기도 점점 줄어들게 되어 스토리지 노드의 형성시에 전극 콘택이 셀 트랜지스트의 게이트에서 점점 인접한 위치에 형성되고 있다.
따라서 스토리지 노드의 높은 N+ 고농도 폴리가 게이트 전극에 까지 확산되어 정션(junction)이 게이트와 오버랩 되어 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage Current;GIDL)가 크게 나타나 DRAM 셀의 리프레쉬 특성에 악 영향을 주고 있다.
반도체 소자의 고집적화로 인해 게이트 산화막도 낮아지게 되어 상기 셀의 GIDL 전류는 더욱 심하게 발생되고, 이로 인해 셀의 리프레쉬 특성에 심각한 영향을 미쳐 반도체 소자의 제조 공정 수율 및 신뢰성을 저하시키게 된다.
그러나 이와 같은 종래 기술의 반도체 메모리 소자는 다음과 같은 문제점이 있다.
종래 기술은 소오스와 드레인이 실리콘 기판과 접합을 이루고 있기 때문에 필연적으로 소오스와 드레인 영역을 형성하기 위한 면적이 필요하다.
또한 접합부를 통한 리프레쉬 타임 감소의 중요한 요소인 접합 면적 및 GIDL 누설이 문제로 대두되어오고 있다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 문제를 해결하기 위하여 안출한 것으로, 드레인(SNC) 영역을 만든 후 웰에 노출된 접합부를 산화막/금속/산화막 구조로 만들어 드레인 영역에서의 전계를 금속이 차단할 수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1 내지 도 19는 본 발명에 따른 반도체 메모리 소자의 제조를 위한 공정 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
1. 반도체 기판 2. ISO 영역
3. 웰 영역 4a.4b.4c.4d.4e. 마스크층
6. 소오스/드레인 식각 영역 7.제 1 에피택셜층
8. 제 1 채널 에지 식각 영역 9. 제 1 산화막
10. 제 2 채널 에지 식각 영역 11. 금속층
12. 제 3 채널 에지 식각 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판의 ISO 영역을 선택적으로 식각하여 소오스/드레인 식각 영역을 형성하는 단계;에피택셜 성장 공정을 진행하여 소오스/드레인 식각 영역에 제 1 에피택셜층을 형성하는 단계;상기 제 1 에피택셜층을 선택적으로 식각하여 제 1,2,3 채널 에지 식각 영역을 순차적으로 형성하고 각각의 식각 공정후에 제 1 산화막, 금속층, 제 2 산화막을 차례로 채우는 단계;에피택셜 성장 공정을 진행하여 채널 에지 부분의 제 1 산화막/금속층/제 2 산화막이 형성된 부분상에 제 2 에피택셜층을 형성하는 단계;채널 영역상에 게이트를 형성하고, 제 1,2 에피택셜층에 불순눌 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1 내지 도 19는 본 발명에 따른 반도체 메모리 소자의 제조를 위한 공정 단면도이다.
본 발명은 ISO에 드레인(SNC) 영역을 만든 후 웰에 노출된 접합부에 다시 산화막/금속/산화막 구조로 만들어, 채널이 오픈되는 부분을 최소화하고 드레인부에서의 전계를 금속이 차폐시키도록한 것이다.
이는 리프레쉬 타임의 중요한 요소인 접합 특성 및 GIDL 누설 감소, 접합 면적 최소화를 통한 셀 사이즈 감소를 통한 리프레쉬 타임 특성을 높일 수 있도록한다.
먼저, 도 1에서와 같이, 반도체 기판(1)에 ISO 영역(2)을 형성하고 웰 이온주입 공정을 진행하여 웰 영역(3)을 형성한다.
그리고 도 2에서와 같이, 포토레지스트 패턴(4a)을 형성하고 도 3에서와 같이, 포토레지스트 패턴(4a)을 마스크로 이용하여 이온 주입 공정(5)을 진행한다.
이어, 도 4에서와 같이, ISO 영역(2)에 소오스와 드레인 형성을 위해 선택적으로 식각 공정을 진행하여 소오스/드레인 식각 영역(6)을 형성한다.
그리고 도 5에서와 같이, 소오스/드레인 식각 영역(6)을 형성하기 위한 식각 공정에서 마스크로 사용된 포토레지스트 패턴을 제거한다.
이어, 도 6에서와 같이, 에피택셜 성장 공정을 진행하여 소오스/드레인 식각 영역(6)에 제 1 에피택셜층(7)을 형성한다.
그리고 도 7 및 도 8에서와 같이, 마스크층(4b)을 이용하여 상기 제 1 에피택셜층(7)을 선택적으로 식각하여 제 1 채널 에지 식각 영역(8)을 형성한다.
이어, 도 9에서와 같이, 상기 제 1 채널 에지 식각 영역(8)을 포함하는 전면에 HDP(High Density Plasma) 산화막을 증착하고 식각하여 제 1 채널 에지 식각 영역(8)내에 제 1 산화막(9)을 형성한다.
그리고 도 10에서와 같이, 상기 제 1 산화막(9)에 채널 영역에서 바깥쪽으로 인접한 부분이 오픈되는 마스크층(4c)을 이용하여 제 1 에피택셜층(7)을 선택적으로 식각하여 제 2 채널 에지 식각 영역(10)을 형성한다.
이어, 도 11에서와 같이, 텅스텐 등과 같은 금속층을 증착하고 식각하여 제 2 채널 에지 식각 영역(10)내에 금속층(11)을 형성하고 금속층(11)에 채널 영역의 바깥쪽으로 인접하는 부분의 제 1 에피택셜층(7)을 식각하기 위한 마스크층(4d)을 형성한다.
그리고 도 12 및 도 13에서와 같이, 마스크층(4d)을 이용하여 제 1 에피택셜층(7)을 선택적으로 식각하여 제 3 채널 에지 식각 영역(12)을 형성하고 제 3 채널 에지 식각 영역(12)내에 제 2 산화막(13)을 형성한다.
이와 같은 구조로 채널 영역의 에지 부분에서는 산화막/금속층/산화막이 적층되는 구조를 갖게된다.
이어, 도 14에서와 같이, 마스크층(4e)을 이용하여 이온 주입 공정을 진행하고 에피택셜 성장 공정을 진행하여 채널 에지 부분의 산화막/금속층/산화막이 형성된 부분상에 제 2 에피택셜층(14)을 형성한다.
그리고 도 15에서와 같이, 전면에 게이트 산화막(15),게이트 폴리층(16),게이트 금속층(17), 게이트 캡층(18)을 차례로 형성하고 마스크층(4f)을 이용하여 선택적으로 식각하여 도 16에서와 같이 게이트 전극을 형성한다.
이어, 도 16 및 도 17에서와 같이, 게이트 전극을 포함하는 전면에 산화막(19)을 형성하고 LDD 영역(20)을 형성하기 위한 이온 주입 공정을 진행한다.
그리고 도 18 및 도 19에서와 같이, 게이트 전극 측면에 나이트라이드 증착 및 식각 공정으로 사이드월 스페이서(21)를 형성하고 불순물 이온 주입 공정을 진행하여 소오스/드레인 영역(22)을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은 ISO 영역에 드레인(SNC) 영역을 만든후 웰에 노출되는 접합부를 다시 산화막/금속/산화막 구조로 만들어, 채널이 오픈되는 부분의 국소화뿐만 아니라 드레인 부에서의 전계를 금속이 차폐시킴으로써 리프레쉬 타임의 중요한 요소인 접합 특성 및 GIDL 누설을 감소시킬 수 있다.
또한, 접합 면적 최소화를 통한 셀 사이즈 감소를 통한 리프레쉬 타임 특성을 향상시키는 효과가 있다.
Claims (4)
- 반도체 기판의 ISO 영역을 선택적으로 식각하여 소오스/드레인 식각 영역을 형성하는 단계;에피택셜 성장 공정을 진행하여 소오스/드레인 식각 영역에 제 1 에피택셜층을 형성하는 단계;상기 제 1 에피택셜층을 선택적으로 식각하여 제 1,2,3 채널 에지 식각 영역을 순차적으로 형성하고 각각의 식각 공정후에 제 1 산화막, 금속층, 제 2 산화막을 차례로 채우는 단계;에피택셜 성장 공정을 진행하여 채널 에지 부분의 제 1 산화막/금속층/제 2 산화막이 형성된 부분상에 제 2 에피택셜층을 형성하는 단계;채널 영역상에 게이트를 형성하고, 제 1,2 에피택셜층에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 제 1,2,3 채널 에지 식각 영역내에 형성되는 제 1 산화막, 금속층, 제 2 산화막은 채널 영역에서 바깥쪽으로 제 1 산화막 →금속층 →제 2 산화막의 순서로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 제 1,2,3 채널 에지 식각 영역은 소오스/드레인 영역과 채널 영역의 경계 부분에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 제 1,2 산화막을 HDP 산화막으로 형성하고 금속층을 텅스텐을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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| KR1020020084642A KR20040057822A (ko) | 2002-12-26 | 2002-12-26 | 반도체 메모리 소자의 제조 방법 |
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Cited By (1)
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| US8698238B2 (en) | 2011-12-12 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
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- 2002-12-26 KR KR1020020084642A patent/KR20040057822A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8698238B2 (en) | 2011-12-12 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
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