TW201330115A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件的製造方法。此製造方法包括：備製具有電晶體區與對準區的基板；分別在電晶體區的基板中形成第一溝槽，以及在對準區的基板中形成第二溝槽；在電晶體區的基板中形成漂移區；形成兩個第三溝槽，分別鄰接於漂移區的兩端；以及分別在第一溝槽中形成隔離圖案，在第二溝槽中形成埋入式介電圖案，並且在兩個第三溝槽中形成介電圖案。第一溝槽的深度小於第三溝槽的深度，而且第一溝槽的深度等於或實質上等於第二溝槽的深度。

Description

半導體元件及其製造方法 【相關申請案交叉參考】
此美國非暫時申請案依據35U.S.C.§119主張2011年12月22日申請的韓國專利申請案第10-2011-0140380號的優先權，上述韓國專利申請案的全文以引用方式併入本文中。
本揭露的實施例是有關於半導體元件以及其製造方法。
在半導體元件中，載體，例如電子或電洞，是在預定的摻雜區之間的通道移動。而載體移動的距離或區域會影響半導體元件的導通電阻。
下列範例實施例是有關於半導體元件以及其製造方法。
根據一範例實施例，一種半導體元件的製造方法包括：備製具有 電晶體區與對準區的基板；分別在電晶體區的基板中形成第一溝槽，並且在對準區的基板中形成第二溝槽；在電晶體區的基板中形成漂移區；形成兩個第三溝槽，分別鄰接於漂移區的兩端；以及分別在第一溝槽中形成隔離圖案，在第二溝槽中形成埋入式介電圖案，以及在第三溝槽中分別形成介電圖案。第一溝槽的深度小於第三溝槽的深度，而且第一溝槽的深度等於或實質上等於第二溝槽的深度。
第一溝槽以及第二溝槽可利用單一圖案化製程同時形成。
第二溝槽可作為後續曝光製程中的對準鍵。
形成漂移區的步驟可包括：將第一導電型的摻質植入於在電晶體區中圍繞著第一溝槽的基板中。
上述製造方法可更包括在漂移區中形成第一井區與第二井區。第一井區可形成在上述介電圖案的其中一個與隔離圖案之間，且第一井區可與隔離圖案相隔開。第二井區可形成在另一個上述介電圖案與隔離圖案之間。第一井區可藉由植入不同於第一導電型的第二導電型的摻質來形成，而第二井區可藉由植入第一導電型的摻質來形成。
形成隔離圖案、埋入式介電圖案以及介電圖案的步驟可包括：在第一溝槽、第二溝槽與第三溝槽以及基板上形成介電層，然後將介電層平坦化直到暴露出基板的上表面。
第一溝槽的底表面可為平坦狀，以使第一溝槽在整個底表面上維持一致的深度。
根據一範例實施例，一種半導體元件包括：兩個介電圖案，位於基板中；漂移區，設置在基板中並且位於兩個介電圖案之間，漂移區具有 突出部，其朝向基板的底表面突出；隔離圖案，設置在兩個介電圖案之間漂移區中；閘極圖案，位於基板上；以及源極區與汲極區，位於閘極圖案的兩側。介電圖案的深度大於隔離圖案的深度。
隔離圖案的整個底表面可具有一致的深度。
漂移區的突出部可與隔離圖案相互重疊。
基板可具有電晶體區與對準區。上述半導體元件可更包括：埋入式介電圖案，其位於對準區的基板中。埋入式介電圖案的深度可等於或實質上等於隔離圖案的深度。
上述半導體元件可更包括：設置在漂移區中的第一井區與第二井區。第一井區與第二井區可彼此分開。第一井區可設置在其中一個上述介電圖案與隔離圖案之間，而第二井區可設置在另一個上述介電圖案與隔離圖案之間。第一井區可與隔離圖案相隔開。上述半導體元件可更包括：位於第一井區中的第一摻雜區與第二摻雜區，以及位於第二井區中的第三摻雜區。閘極圖案可覆蓋設置於第二摻雜區與隔離圖案之間的第一井區與漂移區。當將偏壓供給至閘極圖案、第一摻雜區、第二摻雜區以及第三摻雜區時，載體可沿著第一井區與第二井區之間的漂移區。
根據一實施例，提供一種半導體元件，其包括：基板；位於基板中的漂移區，其中漂移區具有突出部；第一摻雜圖案；第二摻雜圖案；位於第一與第二摻雜圖案間的隔離圖案，其中隔離圖案與第一摻雜圖案相隔開，但與第二摻雜圖案相接觸；以及位於基板上的閘極圖案，其中閘極圖案與至少一部分的隔離圖案互相重疊，而漂移區的突出部與至少一部分的隔離圖案相重疊。
上述半導體元件更包括：介電圖案，其鄰接於第一摻雜圖案與第二摻雜圖案中的至少一者，其中介電圖案的深度大於隔離圖案的深度。
漂移區的突出部的寬度等於或實質上等於隔離圖案的寬度，或者是大於隔離圖案的寬度。
上述半導體元件更包括：位於基板中的井區，其中井區覆蓋第一摻雜圖案，而且至少一部分的井區與閘極圖案相重疊。
100‧‧‧基板
107‧‧‧漂移區
107p‧‧‧突出部
109a‧‧‧第一井區
109b‧‧‧第二井區
110‧‧‧抗反射層
105a‧‧‧第一溝槽
105b‧‧‧第二溝槽
105c‧‧‧第三溝槽
115a‧‧‧第一開口
115b‧‧‧第二開口
120‧‧‧第一罩幕圖案
133‧‧‧第二罩幕圖案
135‧‧‧第三罩幕圖案
140a‧‧‧隔離圖案
140b‧‧‧埋入式介電圖案
140c‧‧‧介電圖案
150a‧‧‧第一摻雜區
150b‧‧‧第二摻雜區
150c‧‧‧第三摻雜區
160‧‧‧閘極介電圖案
170‧‧‧閘極圖案
180‧‧‧層間介電層
185a‧‧‧第一接觸插塞
185b‧‧‧第二接觸插塞
185c‧‧‧第三接觸插塞
185d‧‧‧第四接觸插塞
193‧‧‧第一內連線
195‧‧‧第二內連線
197‧‧‧第三內連線
A‧‧‧電晶體區
B‧‧‧對準區
D1‧‧‧第一深度
D2‧‧‧第二深度
D3‧‧‧第三深度
下文參照所附圖式對本發明之實施例作更詳細的說明。
圖1為根據本發明一實施例所繪示的半導體元件的剖面示意圖。
圖2為根據本發明一實施例所繪示的半導體元件的剖面示意圖。
圖3~圖8為根據本發明一實施例所繪示的半導體元件製造方法的剖面示意圖。
以下，參照所附圖式，針對本發明實施例之標的作更完整的說明。然而，值得注意的是，本發明之標的亦可藉由其他多種形式實施，並不侷限於下列範例實施例所揭露之內容。
除非另有明確說明，在下文中，「一」或「該」等描述單數的詞彙應被解讀為包含複數。另外，當一個元件(譬如是一層、一區或一基板)被描述為在另一個元件之上時，可指直接位於另一個元件上，或是有其他元件介於其間。在此說明書及其圖示中，相同的元件符號或表示可用來代 表相同或實質上相同的元件。
在下文中，「及/或」一詞可包含一個或多個所提及的元件之各種所有組合。另外，當一個元件被描述為「連接」或「耦接」於另一個元件時，可指直接連接或耦接於另一個元件，或者是有其他元件介於其間。
圖1為根據本發明一實施例所繪示的半導體元件的剖面示意圖。
參照圖1，可在基板100中設置兩個介電圖案140c。上述兩個介電圖案140c可彼此間隔分開配置。根據一實施例，各介電圖案140c可包括氮化物層、氧化物層或氮氧化物層。此外，根據一實施例，基板100可為矽基板、鍺基板或化合物半導體基板。或者是，基板100可包括磊晶半導體層。
在基板100中可設置漂移區107。漂移區107可以配置在上述兩個介電圖案140c之間。漂移區107可以是基板100的一部分。漂移區107可摻雜有第一導電型的摻質。漂移區107可包括本體以及突出部107p，其中突出部107p是從本體的底部朝向基板100的底表面突出。
在漂移區107中可設置隔離圖案140a。隔離圖案140a可以配置在上述兩個介電圖案140c之間，並且與介電圖案140c彼此分開。根據一實施例，隔離圖案140a可包括氮化物層、氧化物層或氮氧化物層。根據一實施例，隔離圖案140a可包括與介電圖案140c相同的材料。舉例來說，根據一實施例，隔離圖案140a與介電圖案140c可包括氧化矽層。
隔離圖案140a可設置為具有從基板100的上表面算起的第一深度D1，而各介電圖案140c可設置為具有從基板100的上表面算起的第二深度D2。根據一實施例，第一深度D1可小於第二深度D2。舉例來說，根 據一實施例，第二深度D2至少為第一深度D1的兩倍大。根據一實施例，第一深度D1例如是0.15~0.2微米，而第二深度D2例如是0.4~0.6微米。
在一實施例中，隔離圖案140a的整個底表面可以是平坦狀的。例如，隔離圖案140a的上表面以及底表面之間的距離在隔離圖案140a的任何位置皆一致。例如，隔離圖案140a的上表面以及底表面之間的距離可維持一致的第一深度D1。因此，隔離圖案104a的底表面可為平坦狀，而無任何不規則的輪廓或梯狀的高低差異。
在一實施例中，至少一部分的隔離圖案140a可與漂移區107的突出部107p相互重疊。舉例來說，根據一實施例，隔離圖案140a可與漂移區107的突出部107p完全重疊。
隔離圖案140a在第一方向上具有第一寬度，而漂移區107的突出部107p在第一方向上具有第二寬度。第一方向可以是從其中一個介電圖案140c朝向另一個介電圖案140c的方向。根據一實施例，第二寬度可實質上等於或大於第一寬度。然而，本發明並不限於以上所揭露之內容。舉例來說，突出部107p的第二寬度亦可小於隔離圖案140a的第一寬度。
根據一實施例，介電圖案140c與隔離圖案140a可在基板100中定義出主動區。
在漂移區107中可設置第一井區109a以及第二井區109b。在一實施例中，第二井區109b可具有與漂移區107相同的導電型，而第一井區109a可具有與漂移區107不同的導電型。例如，根據一實施例，當漂移區107具有第一導電型時，第二井區109b亦具有第一導電型，而此時，第一井區109a可具有不同於第一導電型的第二導電型。
第一井區109a與第二井區109b彼此分開。第一井區109a可設置在漂移區107中，並位於其中一個介電圖案140c與隔離圖案140a之間。在一實施例中，第一井區109a例如可藉由漂移區107的一部份而與隔離圖案140a分隔開來。
根據一實施例，漂移區107的摻雜濃度可低於第一井區109a與第二井區109b的摻雜濃度。
第二井區109b可設置在漂移區107中，並位於另一個介電圖案140c與隔離圖案140a之間。在一實施例中，至少一部分的隔離圖案140a可與第二井區109b相互重疊。舉例來說，根據一實施例，隔離圖案140a的一端部可橫向延伸入第二井區109b，以使隔離圖案140a的側壁位於第二井區109b中。然而，本發明並不限於以上所揭露之內容。例如，根據一實施例，隔離圖案140a可與第二井區109b重疊。另外，例如，隔離圖案140a可設置在第二井區109b中。
在第一井區109a中可設置第一摻雜區150a以及第二摻雜區150b。第一摻雜區150a與第二摻雜區150b可沿著與第一井區109a鄰接的介電圖案140c朝向隔離圖案140a的方向，依序以陣列形式設置在第一井區109a的表面區中。在一實施例中，第一摻雜區150a與第二摻雜區150b可彼此相接觸。
第一摻雜區150a的導電型可不同於第二摻雜區150b的導電型。根據一實施例，第一摻雜區150a的導電型可與第一井區109a相同，而第二摻雜區150b的導電型可與漂移區107相同。舉例來說，根據一實施例，當漂移區107具有第一導電型時，第一摻雜區150a可具有第二導電型，而第 二摻雜區150b可具有第一導電型。
在第二井區109b中可設置第三摻雜區150c。第三摻雜區150c可設置在第二井區109b的表面區中，而與至少一部分的第二井區109b重疊。第三摻雜區150c可具有與第二井區109b以及漂移區107相同的導電型。例如，根據一實施例，當漂移區107具有第一導電型時，第三摻雜區150c亦可具有第一導電型。
根據一實施例，第一摻雜區150a的摻雜濃度可大於第一井區109a的摻雜濃度，而第二摻雜區150b與第三摻雜區150c的摻雜濃度可大於第二井區109b的摻雜濃度。
在基板100中可設置閘極圖案170。閘極圖案170可與至少一部分的隔離圖案140a、一部分的漂移區107以及至少一部分的第一井區109a相重疊。閘極圖案170可覆蓋位於隔離圖案140a與第一井區109a之間的一部分漂移區107，並且覆蓋位於第二摻雜區150b與漂移區107之間的一部分第一井區109a。
第一井區109a與閘極圖案170相重疊的部份可對應於通道區。根據一實施例，當半導體元件操作時，可在通道區中形成反轉通道。當通道區中形成反轉通道時，載體(例如電子或電洞)可自第三摻雜區150c，經由漂移區107以及反轉通道，朝向第二摻雜區150b移動。在一實例中，第一摻雜區150a可具有P型導電性，第二摻雜區150b可具有N型導電性，而第三摻雜區150c可具有N型導電性。第二摻雜區150b與第三摻雜區150c可分別為源極區與汲極區。上述半導體元件可以是N型功率金屬氧化物半導體場效電晶體(N type power MOSFET)。在其他實例中，第一摻雜區150a 可具有N型導電性，第二摻雜區150b可具有P型導電性，而第三摻雜區150c可具有P型導電性。上述半導體元件可以是P型功率金屬氧化物半導體場效電晶體(P type power MOSFET)。
閘極圖案170可包括摻雜半導體層(例如是摻雜矽層或摻雜鍺層等)、金屬層(例如是鎢層、鈦層或鉭層等)、導電金屬氮化物層(例如是氮化鈦層或氮化鉭層等)以及金屬半導體化合物層(例如是矽化鎢層或矽化鈷層等)中的至少一者。
在基板100與閘極圖案170之間可設置閘極介電圖案160。閘極介電圖案160可包括氧化物層(例如是熱氧化物層)、氮化物層以及高介電常數層(例如是金屬氧化物層，其譬如是氧化鋁層或氧化鉿層等)中的至少一者。
在包含上述閘極圖案170的基板100上可設置層間介電層180。層間介電層180可覆蓋閘極圖案170以及基板100。根據一實施例，層間介電層180可包括氧化物層、氮化物層或氮氧化物層。根據一實施例，層間介電層180可具有單層結構或多層結構。
在層間介電層180中可設置第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d。上述第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d可彼此分隔開。此外，第一接觸插塞185a可以電性連接至第一摻雜區150a，以及第二接觸插塞185b可以電性連接至第二摻雜區150b。第三接觸插塞185c可以電性連接至第三摻雜區150c，以及將第四接觸插塞185d電性連接至閘極圖案170。
第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d可分別包括導電材料。例如，第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d可分別包括摻雜半導體層(例如是摻雜矽層或摻雜鍺層等)、金屬層(例如是鎢層、鈦層或鉭層等)、導電金屬氮化物層(例如是氮化鈦層或氮化鉭層等)以及金屬半導體化合物層(例如是矽化鎢層或矽化鈷層等)中的至少一者。根據一實施例，第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d可包含相同導電材料。
此外，可在層間介電層180上設置第一內連線193、第二內連線195以及第三內連線197。第一內連線193可電性連接至第一接觸插塞185a以及第二接觸插塞185b。第二內連線195可電性連接至第四接觸插塞185d，而第三內連線197可電性連接至第三接觸插塞185c。
第一內連線193、第二內連線195以及第三內連線197可分別包括導電材料。舉例來說，根據一實施例，第一內連線193、第二內連線195以及第三內連線197可分別包括摻雜半導體層(例如是摻雜矽層或摻雜鍺層等)、金屬層(例如是鎢層、鈦層或鉭層等)、導電金屬氮化物層(例如是氮化鈦層或氮化鉭層等)以及金屬半導體化合物層(例如是矽化鎢層或矽化鈷層等)中的至少一者。
根據一實施例，隔離圖案140a的第一深度D1可小於上述兩個介電圖案140c的第二深度D2。隔離圖案140a可具有承受第三摻雜區150c以及閘極圖案170之間高電壓的功能。根據一實施例，當一功率金屬氧化物半導體電晶體(power MOS transistor)操作時，可在第一井區109a與閘 極圖案170相重疊的部分中形成反轉通道。在反轉通道形成時，載體(例如電子或電洞)可沿著位於第三摻雜區150c與第二摻雜區150b之間的漂移區107以及反轉通道漂移。上述載體可移動經過第一井區109a與隔離圖案140a之間的漂移區107。當隔離圖案140a的第一深度D1等於或大於上述兩個介電圖案140c的第二深度D2時，可增加載體在第一井區109a與第二井區109b之間的漂移長度。因此，上述功率金屬氧化物半導體電晶體的導通電阻亦會增加。然而，如先前所述，根據一實施例，隔離圖案140a的第一深度D1亦可小於上述兩個介電圖案140c的第二深度D2。因此，可減少載體在第一井區109a與第二井區109b之間的漂移長度，以將功率金屬氧化物半導體電晶體的導通電阻降至最低。
漂移區107可包括本體以及突出部107p，其中突出部107p是從本體向下突出。突出部107p可增加漂移區107在隔離圖案140a以下的深度。藉此，可增加載體漂移的漂移區107的剖面區域，以減少上述功率金屬氧化物半導體電晶體的導通電阻。
圖2為根據本發明一實施例所繪示的半導體元件的剖面示意圖。
參照圖2，基板100包括電晶體區A以及對準區B，其中電晶體區A可包括圖1所揭露之所有元件。
此外，在對準區B的基板100中可設置埋入式介電圖案140b。根據一實施例，埋入式介電圖案140b可包括氮化物材料、氧化物材料或氮氧化物材料。根據一實施例，埋入式介電圖案140b可包含與隔離圖案140a以及介電圖案140c相同的介電材料。例如，根據一實施例，埋入式介電圖案140b、隔離圖案140a以及介電圖案140c皆可包括氧化矽材料。
埋入式介電圖案140b可具有第三深度D3。在一實施例中，埋入式介電圖案140b的第三深度D3可等於或實質上等於隔離圖案140a的第一深度D1。根據一實施例，埋入式介電圖案140b的第三深度D3可小於介電圖案140c的第二深度D2。
圖2所繪示之半導體元件可達成與圖1揭露之半導體元件相同或實質上相同的功效。
以下，參照圖2至圖8，詳細說明根據本發明一實施例之一種行成半導體元件的方法。圖3至圖8為根據本發明一實施例所繪示的一種半導體元件的形成方法的剖面示意圖。
請參照圖3，提供具有電晶體區A以及對準區B的基板100。對準區B可用來形成曝光製程中所需要的對準鍵，而電晶體區A可用來形成構成半導體元件的電晶體。根據一實施例，基板100可以是矽基板、鍺基板或化合物半導體基板。或者，基板100可包括磊晶半導體層。
可在基板100上設置抗反射層110。在一實施例中，抗反射層110是利用對基板100具有蝕刻選擇性的材料來形成。舉例來說，根據一實施例，若基板100為矽基板，抗反射層110可以使用氮化矽層來形成。
可在抗反射層110上設置第一罩幕圖案120。第一罩幕圖案120可包括第一開口115a以及第二開口115b。第一開口115a可形成在電晶體區A中，第二開口115b可形成在對準區B中。第一開口115a以及第二開口115b分別暴露出一部分的抗反射層110。
請參照圖4，可在基板100中形成第一溝槽105a以及第二溝槽105b。第一溝槽105a可形成在電晶體區A的基板100中，而第二溝槽105b 可形成在對準區B的基板100中。在後續的曝光製程中，第二溝槽105b可作為對準鍵使用。
第一溝槽105a以及第二溝槽105b可藉由使用第一罩幕圖案120作為蝕刻罩幕，相繼對抗反射層110與基板100進行蝕刻的方式來形成。根據一實施例，可進行至少一乾蝕刻程序對抗反射層110與基板100進行蝕刻。根據一實施例，可在單一製程室中對抗反射層110與基板100進行蝕刻。或者是，可進行不同的兩個乾蝕刻程序進行蝕刻。根據一實施例，抗反射層110可在第一製程室中進行蝕刻，而基板100可在不同於第一製程室的第二製程室中進行蝕刻。
第一溝槽105a可具有第一深度D1，而第二溝槽105b可具有第三深度D3。根據一實施例，第一深度D1可以等於或實質上等於第三深度D3。
根據一實施例，第一溝槽105a的整個區域可具有一致的深度。例如，第一溝槽105a的整個底表面可為平坦狀，而無任何不規則的輪廓或梯狀的高低差異。
請參照圖5，可將第一罩幕圖案120移除。第一罩幕圖案120可利用對於抗反射層110以及基板100具有蝕刻選擇性的蝕刻程序來進行移除。在一實施例中，可利用濕蝕刻程序來移除第一罩幕圖案120。
可在第一罩幕圖案120被移除後的基板上形成第二罩幕圖案133。第二罩幕圖案133可用來填滿第二溝槽105b。第二罩幕圖案133可完全覆蓋對準區B，且暴露出一部分的電晶體區A(例如是第一溝槽105a)。在一實施例中，第二罩幕圖案133是以光阻層來形成。
於第二罩幕圖案133所暴露出的區域之下的基板100中形成漂移區107。漂移區107可利用第二罩幕圖案133作為植入光罩，藉由將第一導電型的摻質植入基板100中的方式來形成。
漂移區107可形成有突出部107p，其朝向基板100的底表面突出。由於第一溝槽105a的存在，因而可形成突出部107p。突出部107p可具有與第一溝槽105a相似的輪廓。由於漂移區107是在形成第一溝槽105a之後形成，因此可形成突出部107p。
請參照圖6，可將第二罩幕圖案133移除。第二罩幕圖案133可利用對於抗反射層110以及基板100具有蝕刻選擇性的蝕刻程序來進行移除。在一實施例中，可利用濕蝕刻程序來移除第二罩幕圖案133。
可在第二罩幕圖案133被移除後的基板上形成第三罩幕圖案135。第三罩幕圖案135可用來填滿第二溝槽105b。第三罩幕圖案135可完全覆蓋對準區B，並且暴露出電晶體區A的某些部分。在一實施例中，第三罩幕圖案135是以光阻層來形成。
可在基板100中形成兩個第三溝槽105c。上述兩個第三溝槽105c可藉由使用第三罩幕圖案135作為蝕刻罩幕，對基板100進行蝕刻的方式來形成。上述兩個第三溝槽105c可彼此間隔分開配置。其中一個第三溝槽105c可與漂移區107的第一端相鄰接，而另一個第三溝槽105c可與漂移區107的第二端相鄰接，其中第二端與第一端彼此相對。因此，漂移區107可以配置在上述兩個第三溝槽105c之間。
第三溝槽105c可分別具有第二深度D2。且第二深度D2可大於第一深度D1。例如，根據一實施例，第二深度D2大約為第一深度D1的 兩倍大。
參照圖7，可將第三罩幕圖案135移除。接著，可將隔離圖案140a、兩個介電圖案140c以及埋入式介電圖案140b形成在基板100中。隔離圖案140a可形成在第一溝槽105a中，上述兩個介電圖案140c可分別形成在兩個第三溝槽105c中，而埋入式介電圖案140b可形成在第二溝槽105b中。
根據一實施例，隔離圖案140a、上述兩個介電圖案140c以及埋入式介電圖案140b是藉由在第三罩幕圖案135移除後的基板上沉積介電層，然後使介電層平坦化直到暴露出基板100的上表面之方式來形成。
介電圖案140c與隔離圖案140a可定義出主動區。
可在基板100中形成第一井區109a以及第二井區109b。第一井區109a可形成在漂移區107中，並位於其中一個介電圖案140c與隔離圖案140a之間。第一井區109a可藉由將第二導電型的摻質植入位於兩個介電圖案140c之中的一個介電圖案140c與隔離圖案140a之間的漂移區107之方式來形成。根據一實施例，第二導電型可不同於第一導電型。根據一實施例，當第一導電型是N型時，第二導電型可以是P型。
第一井區109a的第一端可與兩個介電圖案140c之中的一個介電圖案140c相接觸。第一井區109a與第一端相對的第二端以及隔離圖案140a可彼此相隔分開。舉例來說，漂移區107的一部分可位於第一井區109a與隔離圖案140a之間。
第二井區109b可形成在漂移區107中，並位於兩個介電圖案140c之中的另一個介電圖案140c與隔離圖案140a之間。第二井區109b可藉由 將第一導電型的摻質植入位於兩個介電圖案140c之中的所述另一個介電圖案140c與隔離圖案140a之間的漂移區107之方式來形成。根據一實施例，第二井區109b的第一端可與隔離圖案140a相接觸，而第二井區109b與第一端相對的第二端可與兩個介電圖案140c之中的所述另一個介電圖案140c相接觸。
請參照圖8，可在第一井區109a中形成第一摻雜區150a以及第二摻雜區150b。第一摻雜區150a可藉由將第二導電型的摻質植入一部分的第一井區109a中來形成，而第二摻雜區150b可藉由將第一導電型的摻質植入鄰接於第一摻雜區150a的第一井區109a中來形成。
在第一井區190a的表面區中，第一摻雜區150a以及第二摻雜區150b可橫向與彼此相鄰接。根據一實施例，第一摻雜區150a與第二摻雜區150b可沿著與第一井區109a鄰接的介電圖案140c朝向隔離圖案140a的方向相繼排列形成。在一實施例中，第一摻雜區150a與第二摻雜區150b可彼此相接觸。
可在第二井區109b中形成第三摻雜區150c。第三摻雜區150c可藉由將第一導電型的摻質植入第二井區109b的表面區來形成。
可在基板100上形成閘極介電圖案160與閘極圖案170。根據一實施例，閘極介電圖案160與閘極圖案170可藉由在基板100上相繼形成閘極介電層與閘極導電層，然後圖案化閘極導電層與閘極介電層來形成。
再次參照圖2，可在包含上述閘極介電圖案160與閘極圖案170的基板上形成層間介電層180。根據一實施例，層間介電層180可利用化學氣相沉積(chemical vapor deposition)製程來形成。
可形成穿過層間介電層180的第一孔洞、第二孔洞、第三孔洞以及第四孔洞。第一孔洞可暴露出一部分的第一摻雜區150a，而第二孔洞可暴露出一部分的第二摻雜區150b。第三孔洞可暴露出一部分的第三摻雜區150c，而第四孔洞可暴露出一部分的閘極圖案170。
可分別在第一孔洞、第二孔洞、第三孔洞以及第四孔洞中形成第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d。第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d可藉由在包含第一孔洞、第二孔洞、第三孔洞以及第四孔洞的基板上沉積導電層，然後將導電層平坦化直到暴露出層間介電層180的上表面之方式來形成。
可在層間介電層180上形成第一內連線193、第二內連線195以及第三內連線197。第一內連線193可電性連接至第一接觸插塞185a以及第二接觸插塞185b。第二內連線195可電性連接至第四接觸插塞185d。第三內連線197可電性連接至第三接觸插塞185c。第一內連線193、第二內連線195以及第三內連線197可藉由在包含第一接觸插塞185a、第二接觸插塞185b、第三接觸插塞185c以及第四接觸插塞185d的基板上沉積導電層，然後將導電層圖案化之方式來形成。
根據上述實施例，第一溝槽可形成在電晶體區的基板中，而在曝光製程中作為對準鍵的第二溝槽可形成在對準區的基板中。由於第一溝槽與第二溝槽是利用單一圖案化製程同時形成，因此可形成淺於第三溝槽的第一溝槽，而無需進行額外的圖案化製程。藉此，可簡化半導體元件的製造程序，進而降低半導體元件的製造成本。
由於形成有隔離圖案的第一溝槽的深度可小於形成有介電圖案140c的第三溝槽的深度，因此，可減少載體沿著漂移區移動的漂移長度，進而將功率金屬氧化物半導體電晶體的導通電阻降至最低。
雖然本發明概念之實施例已揭露如上，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。因此，上述實施例僅是示例，並非用來限定本發明。故本發明之保護範圍當視後附之申請專利範圍所界定之最大可能範圍為準，而不應受限於以上所描述之內容。
100‧‧‧基板
107‧‧‧漂移區
107p‧‧‧突出部
109a‧‧‧第一井區
109b‧‧‧第二井區
140a‧‧‧隔離圖案
140b‧‧‧埋入式介電圖案
140c‧‧‧介電圖案
150a‧‧‧第一摻雜區
150b‧‧‧第二摻雜區
150c‧‧‧第三摻雜區
160‧‧‧閘極介電圖案
170‧‧‧閘極圖案
180‧‧‧層間介電層
185a‧‧‧第一接觸插塞
185b‧‧‧第二接觸插塞
185c‧‧‧第三接觸插塞
185d‧‧‧第四接觸插塞
193‧‧‧第一內連線
195‧‧‧第二內連線
197‧‧‧第三內連線
A‧‧‧電晶體區
B‧‧‧對準區
D1‧‧‧第一深度
D2‧‧‧第二深度
D3‧‧‧第三深度

Claims (10)

  1. 一種半導體元件的製造方法，包括：備製基板，其具有電晶體區與對準區；分別在該電晶體區的該基板中形成第一溝槽，並在該對準區的該基板中形成第二溝槽；在該電晶體區的該基板中形成漂移區；形成兩個第三溝槽，分別鄰接於該漂移區的兩端；以及分別在該第一溝槽中形成隔離圖案，在該第二溝槽中形成埋入式介電圖案，並在該些第三溝槽中分別形成介電圖案，其中該第一溝槽的深度小於該些第三溝槽的一深度，而且該第一溝槽的該深度等於或實質上等於該第二溝槽的深度。
  2. 如申請專利範圍第1項所述之製造方法，其中該第一溝槽以及該第二溝槽是利用單一圖案化製程同時形成。
  3. 如申請專利範圍第1項所述之製造方法，其中形成該漂移區的步驟包括：將第一導電型的多個摻質植入於在該電晶體區中圍繞著該第一溝槽的該基板中。
  4. 如申請專利範圍第3項所述之製造方法，更包括：在該漂移區中形成第一井區與第二井區，其中該第一井區是形成在其中一個上述介電圖案與該隔離圖案之間，其中該第一井區與該隔離圖案相隔開，以及其中該第二井區是形成在上述介電圖案的另一個與該隔離圖案之間。
  5. 如申請專利範圍第4項所述之製造方法，其中該第一井區是藉由 植入不同於該第一導電型的第二導電型的多個摻質來形成，而該第二井區是藉由植入該第一導電型的多個摻質來形成。
  6. 如申請專利範圍第1項所述之製造方法，其中該第一溝槽的底表面為平坦狀，以使該第一溝槽在整個底表面上維持一致的深度。
  7. 一種半導體元件，包括：兩個介電圖案，位於基板中；漂移區，設置在該基板中並且位於該些介電圖案之間，該漂移區具有一突出部朝向該基板的底表面突出；隔離圖案，設置在上述兩個介電圖案之間的該漂移區中；閘極圖案，位於該基板上；以及源極區與汲極區，位於該閘極圖案的兩側；其中該介電圖案的深度大於該隔離圖案的深度。
  8. 如申請專利範圍第7項所述之半導體元件，其中該隔離圖案的整個底表面具有一致的深度。
  9. 如申請專利範圍第7項所述之半導體元件，其中該漂移區的該突出部與該隔離圖案相互重疊。
  10. 如申請專利範圍第7項所述之半導體元件，其中該基板具有電晶體區與對準區，其中該半導體元件更包括埋入式介電圖案，其位於該對準區的該基板中，以及其中該埋入式介電圖案的深度等於或實質上等於該隔離圖案的該深度。
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