CN103177967B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了半导体器件及其形成方法。该方法包括：制备具有晶体管区和对准区的衬底；分别在晶体管区的衬底中和对准区的衬底中形成第一沟槽和第二沟槽；在晶体管区的衬底中形成漂移区；形成分别与漂移区的两端相邻的两个第三沟槽；以及分别在第一沟槽中形成隔离图案、在第二沟槽中形成掩埋电介质图案以及在两个第三沟槽中形成电介质图案。第一沟槽的深度小于第三沟槽的深度，第一沟槽的深度等于或实质上等于第二沟槽的深度。

Description

半导体器件及其形成方法
技术领域
本公开的实施例在这里涉及半导体器件及其形成方法。
背景技术
在半导体器件中，诸如电子或空穴的载流子移动经过预定掺杂区之间的沟道。载流子的移动距离或区域会影响半导体器件的导通电阻（on-resistance）。
发明内容
因此，示例性实施例针对半导体器件及其形成方法。
根据示例性实施例，一种形成半导体器件的方法包括：制备具有晶体管区和对准区的衬底；分别在晶体管区的衬底中和对准区的衬底中形成第一沟槽和第二沟槽；在晶体管区的衬底中形成漂移区；形成分别与漂移区的两端相邻的两个第三沟槽；以及分别在第一沟槽中形成隔离图案、在第二沟槽中形成掩埋电介质图案以及在两个第三沟槽中形成电介质图案。第一沟槽的深度小于第三沟槽的深度，第一沟槽的深度等于或实质上等于第二沟槽的深度。
第一和第二沟槽可以使用单一图案化工艺同时形成。
第二沟槽可以在随后的曝光工艺中用作对准键（alignment key）。
形成漂移区可以包括将第一导电类型的掺杂剂注入到晶体管区中围绕第一沟槽的衬底中。
该方法还可以包括在漂移区中形成第一阱区和第二阱区。第一阱区可以形成在电介质图案中的一个与隔离图案之间，第一阱区可以形成为与隔离图案间隔开，第二阱区可以形成在电介质图案中的另一个与隔离图案之间。第一阱区可以通过注入与第一导电类型不同的第二导电类型的掺杂剂形成，第二阱区可以通过注入第一导电类型的掺杂剂形成。
形成隔离图案、掩埋电介质图案和电介质图案可以包括：在第一、第二和第三沟槽中以及在衬底上形成电介质层；以及平坦化电介质层直到暴露衬底的顶表面。
第一沟槽的底表面可以是平坦的，使得第一沟槽的深度在第一沟槽的整个底表面始终是一致的。
根据示例性实施例，一种半导体器件包括：在衬底中的两个电介质图案；漂移区，设置在两个电介质图案之间的衬底中以具有朝向衬底的底表面突出的突起；隔离图案，在两个电介质图案之间的漂移区中；在衬底上的栅图案；以及在栅图案两侧的源区和漏区。两个电介质图案的深度大于隔离图案的深度。
隔离图案的整个底表面可以具有一致的深度。
漂移区的突起可以交叠隔离图案。
衬底可以具有晶体管区和对准区。半导体器件还可以包括在对准区的衬底中的掩埋电介质图案。掩埋电介质图案的深度可以等于或实质上等于隔离图案的深度。
半导体器件还可以包括设置在漂移区中的第一阱区和第二阱区。第一阱区和第二阱区可以彼此间隔开。第一阱区可以设置在两个电介质图案中的一个与隔离图案之间，第二阱区可以设置在两个电介质图案中的另一个与隔离图案之间。第一阱区可以与隔离图案间隔开。半导体器件还可以包括：在第一阱区中的第一掺杂区和第二掺杂区；以及在第二阱区中的第三掺杂区。栅图案可以覆盖设置在第二掺杂区和隔离图案之间的第一阱区和漂移区。当电压偏置施加到栅图案、第一掺杂区、第二掺杂区和第三掺杂区时，载流子可以沿第一阱区和第二阱区之间的漂移区漂移。
根据实施例，提供一种半导体器件，该半导体器件包括：衬底；在衬底中的漂移区，其中漂移区包括突起；第一掺杂图案；第二掺杂图案；在第一和第二掺杂图案之间的隔离图案，其中隔离图案与第一掺杂图案间隔开并接触第二掺杂图案；以及在衬底上的栅图案，其中栅图案交叠隔离图案的至少一部分，其中漂移区的突起交叠隔离图案的至少一部分。
半导体器件还可以包括与第一掺杂图案和第二掺杂图案中的至少一个相邻的电介质图案，其中电介质图案的深度大于隔离图案的深度。
漂移区的突起的宽度与隔离图案的宽度相同或实质上相同，或者大于隔离图案的宽度。
半导体器件还可以包括在衬底中的阱区，其中阱区覆盖第一掺杂图案，其中阱区的至少一部分交叠栅图案。
附图说明
鉴于附图以及随同的详细说明，本公开的实施例将变得更加明显。
图1是示出根据实施例的半导体器件的截面图；
图2是示出根据实施例的半导体器件的截面图；
图3至图8是示出根据实施例的形成半导体器件的方法的截面图。
具体实施方式
在下文将参照附图更全面地描述本发明主题的实施例。然而，应当指出，本发明主题不限于以下示例性实施例，而是可以以各种形式实现。
当在这里使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。将理解，当称一元件诸如层、区域或衬底在另一元件“上”时，它可以直接在该另一元件上，或者可以存在居间元件。相同的附图标记或相同的参考指示符可以在整个说明书和附图中表示相同或实质上相同的元件。
当在这里使用时，术语“和/或”包括一个或多个相关所列项目的任意和所有组合。将理解，当称一元件“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在居间元件。
图1是示出根据实施例的半导体器件的截面图。
参照图1，两个电介质图案140c可以设置在衬底100中。两个电介质图案140c可以彼此间隔开。根据实施例，每个电介质图案140c可以包括氮化物层、氧化物层或氮氧化物层。根据实施例，衬底100可以是硅衬底、锗衬底或化合物半导体衬底。备选地，衬底100可以包括外延半导体层。
漂移区107可以设置在衬底100中。漂移区107可以设置在两个电介质图案140c之间。漂移区107可以是衬底100的一部分。漂移区107可以用第一导电类型的掺杂剂掺杂。漂移区107可以包括主体以及从主体的底部朝向衬底100的底表面突出的突起107p。
隔离图案140a可以设置在漂移区107中。隔离图案140a可以设置在两个电介质图案140c之间并且可以与两个电介质图案140c间隔开。根据实施例，隔离图案140a可以包括氮化物层、氧化物层或氮氧化物层。根据实施例，隔离图案140a可以包括与电介质图案140c相同的材料。例如，根据实施例，隔离图案140a和电介质图案140c可以包括硅氧化物层。
隔离图案140a可以设置为具有自衬底100的顶表面的第一深度D1，电介质图案140c可以设置为具有自衬底100的顶表面的第二深度D2。根据实施例，第一深度D1可以小于第二深度D2。例如，根据实施例，第二深度D2可以是第一深度D1的至少两倍。例如，根据实施例，第一深度D1可以为0.15～0.2μm，第二深度D2可以为0.4～0.6μm。
在实施例中，隔离图案140a的整个底表面可以是平坦的。例如，隔离图案140a的顶表面和底表面之间的距离可以在整个隔离图案140a始终是一致的。例如，隔离图案140a的顶表面和底表面之间的距离可以一致地保持为第一深度D1。因此，隔离图案140a的底表面可以是平坦的，而没有任何不平坦的轮廊或任何台阶差异。
在实施例中，隔离图案140a的至少一部分可以交叠漂移区107的突起107p。例如，根据实施例，隔离图案140a可以完全交叠漂移区107的突起107p。
隔离图案140a可以在第一方向上具有第一宽度，漂移区107的突起107p可以在第一方向上具有第二宽度。第一方向可以是从两个电介质图案140c中的一个朝向两个电介质图案140c中的另一个的方向。根据实施例，第二宽度可以实质上等于或大于第一宽度。然而，本发明构思不限于以上描述。例如，备选地，突起107p的第二宽度可以小于隔离图案140a的第一宽度。
根据实施例，电介质图案140c和隔离图案140a可以在衬底100中定义有源区。
第一阱区109a和第二阱区109b可以设置在漂移区107中。在实施例中，第二阱区109b可以具有与漂移区107相同的导电类型，第一阱区109a可以具有与漂移区107不同的导电类型。例如，根据实施例，当漂移区107具有第一导电类型时，第二阱区109b可以具有第一导电类型，第一阱区109a可具有与第一导电类型不同的第二导电类型。
第一阱区109a和第二阱区109b可以彼此间隔开。第一阱区109a可以设置在两个电介质图案140c中的一个与隔离图案140a之间的漂移区107中。在实施例中，第一阱区109a可以例如通过漂移区107的一部分而与隔离图案140a间隔开。
根据实施例，漂移区107的掺杂剂浓度可以小于第一阱区109a和第二阱区109b的掺杂剂浓度。
第二阱区109b可以设置在两个电介质图案140c中的另一个与隔离图案140a之间的漂移区107中。在实施例中，隔离图案140a的至少一部分可以交叠第二阱区109b。例如，根据实施例，隔离图案140a的端部可以横向地延伸到第二阱区109b中，使得隔离图案140a的侧壁位于第二阱区109b中。然而，本发明构思不限于以上描述。例如，根据实施例，隔离图案140a可以交叠第二阱区109b。例如，隔离图案140a可以设置在第二阱区109b中。
第一掺杂区150a和第二掺杂区150b可以设置在第一阱区109a中。第一掺杂区150a和第二掺杂区150b可以沿着从与第一阱区109a相邻的电介质图案140c朝向隔离图案140a的方向顺序地布置在第一阱区109a的表面区域中。在实施例中，第一和第二掺杂区150a和150b可以设置为彼此接触。
第一掺杂区150a的导电类型可以不同于第二掺杂区150b的导电类型。根据实施例，第一掺杂区150a可以具有与第一阱区109a相同的导电类型，第二掺杂区150b可以具有与漂移区107相同的导电类型。例如，根据实施例，当漂移区107具有第一导电类型时，第一掺杂区150a可以具有第二导电类型，第二掺杂区150b可以具有第一导电类型。
第三掺杂区150c可以设置在第二阱区109b中。第三掺杂区150c可以设置在第二阱区109b的表面区域中并且可以交叠第二阱区109b的至少一部分。第三掺杂区150c可以具有与第二阱区109b和漂移区107相同的导电类型。例如，根据实施例，当漂移区107具有第一导电类型时，第三掺杂区150c也可以具有第一导电类型。
根据实施例，第一掺杂区150a的掺杂剂浓度可以大于第一阱区109a的掺杂剂浓度，第二和第三掺杂区150b和150c的掺杂剂浓度可以大于第二阱区109b的掺杂剂浓度。
栅图案170可以设置在衬底100上。栅图案170可以交叠隔离图案140a的至少一部分、漂移区107的一部分以及第一阱区109a的至少一部分。栅图案170可以覆盖漂移区107的在隔离图案140a与第一阱区109a之间的部分以及第一阱区109a的在第二掺杂区150b和漂移区107之间的部分。
第一阱区109a的与栅图案170交叠的部分可以对应于沟道区。当根据实施例的半导体器件运行时，反型沟道（inversion channel）可以形成在沟道区中。当反型沟道形成在沟道区中时，载流子（例如，电子或空穴）可以从第三掺杂区150c经过漂移区107和反型沟道朝向第二掺杂区150b移动。在示例中，第一掺杂区150a可以具有P型导电性，第二掺杂区150b可以具有N型导电性，第三掺杂区150c可以具有N型导电性。第二掺杂区150b和第三掺杂区150c可以分别是源区和漏区。半导体器件可以是N型功率MOSFET。在其它示例中，第一掺杂区150a可以具有N型导电性，第二掺杂区150b可以具有P型导电性，第三掺杂区150c可以具有P型导电性。半导体器件可以是P型功率MOSFET。
栅图案170可以包括掺杂半导体层（例如，掺杂硅层、掺杂锗层或类似物）、金属层（例如，钨层、钛层、钽层或类似物）、导电金属氮化物层（例如，钛氮化物层、钽氮化物层或类似物）和金属-半导体化合物层（例如，钨硅化物层、钴硅化物层或类似物）中的至少一种。
栅电介质图案160可以设置在衬底100和栅图案170之间。栅电介质图案160可以包括氧化物层（例如，热氧化物层）、氮化物层和高k电介质层（例如，金属氧化物层诸如铝氧化物层、铪氧化物层或类似物）中的至少一种。
层间电介质层180可以设置在包括栅图案170的衬底上。层间电介质层180可以覆盖栅图案170和衬底100。根据实施例，层间电介质层180可以包括氧化物层、氮化物层或氮氧化物层。根据实施例，层间电介质层180可以具有单层结构或多层结构。
第一、第二、第三和第四接触插塞185a、185b、185c和185d可以设置在层间电介质层180中。第一、第二、第三和第四接触插塞185a、185b、185c和185d可以彼此间隔开。第一接触插塞185a可以电连接到第一掺杂区150a，第二接触插塞185b可以电连接到第二掺杂区150b。第三接触插塞185c可以电连接到第三掺杂区150c，第四接触插塞185d可以电连接到栅图案170。
第一、第二、第三和第四接触插塞185a、185b、185c和185d的每个可以包括导电材料。例如，第一、第二、第三和第四接触插塞185a、185b、185c和185d的每个可以包括掺杂半导体层（例如，掺杂硅层、掺杂锗层或类似物）、金属层（例如，钨层、钛层、钽层或类似物）、导电金属氮化物层（例如，钛氮化物层、钽氮化物层或类似物）和金属-半导体化合物层（例如，钨硅化物层、钴硅化物层或类似物）中的至少一种。根据实施例，第一、第二、第三和第四接触插塞185a、185b、185c和185d可以包括相同的导电材料。
第一、第二和第三互连线193、195和197可以设置在层间电介质层180上。第一互连线193可以电连接到第一和第二接触插塞185a和185b。第二互连线195可以电连接到第四接触插塞185d，第三互连线197可以电连接到第三接触插塞185c。
第一、第二和第三互连线193、195和197的每个可以包括导电材料。例如，根据实施例，第一、第二和第三互连线193、195和197的每个可以包括掺杂半导体层（例如，掺杂硅层、掺杂锗层或类似物）、金属层（例如，钨层、钛层、钽层或类似物）、导电金属氮化物层（例如，钛氮化物层、钽氮化物层或类似物）和金属-半导体化合物层（例如，钨硅化物层、钴硅化物层或类似物）中的至少一种。
根据实施例，隔离图案140a的第一深度D1可以小于两个电介质图案140c的第二深度D2。隔离图案140a可以具有承受第三掺杂区150c和栅图案170之间的高电压的作用。当根据实施例的功率MOS晶体管运行时，反型沟道可以形成在第一阱区109a的与栅图案170交叠的部分中。当形成反型沟道时，载流子（例如，电子或空穴）可以沿设置在第三掺杂区150c和第二掺杂区150b之间的漂移区107和反型沟道漂移。载流子可以穿过第一阱区109a和隔离图案140a之间的漂移区107。当隔离图案140a的第一深度D1等于或大于两个电介质图案140c的第二深度D2时，载流子在第一阱区109a和第二阱区109b之间的漂移长度会增加。因而，功率MOS晶体管的导通电阻也会增大。然而，根据实施例，如上所述，隔离图案140a的第一深度D1可以小于两个电介质图案140c的第二深度D2。因此，可以减小载流子在第一阱区109a和第二阱区109b之间的漂移长度以最小化功率MOS晶体管的导通电阻。
漂移区107可以包括主体以及从主体向下突出的突起107p。由于突起107p的存在，在隔离图案140a下面的漂移区107的深度可以增加。因此，可以增大漂移区107的截面区域（载流子漂移经过该截面区域）以减小功率MOS晶体管的导通电阻。
图2是示出根据实施例的半导体器件的截面图。
参照图2，衬底100包括晶体管区A和对准区B。晶体管区A可以包括结合图1描述的所有元件。
掩埋电介质图案140b可以设置在对准区B的衬底100中。根据实施例，掩埋电介质图案140b可以包括氮化物材料、氧化物材料或氮氧化物材料。根据实施例，掩埋电介质图案140b可以包括与隔离图案140a和电介质图案140c相同的电介质材料。例如，根据实施例，掩埋电介质图案140b、隔离图案140a和电介质图案140c可以都包括硅氧化物材料。
掩埋电介质图案140b可以具有第三深度D3。在实施例中，掩埋电介质图案140b的第三深度D3可以等于或实质上等于隔离图案140a的第一深度D1。根据实施例，掩埋电介质图案140b的第三深度D3可以小于电介质图案140c的第二深度。
图2的半导体器件可以表现出与参照图1描述的半导体器件相同或实质上相同的效果。
在下文参照图2至图8详细描述根据实施例的形成半导体器件的方法。图3至图8是示出根据实施例的形成半导体器件的方法的截面图。
参照图3，可以提供具有晶体管区A和对准区B的衬底100。对准区B可以被提供来形成在曝光工艺中使用的对准键，晶体管区A可以被提供来形成构成半导体器件的晶体管。根据实施例，衬底100可以是硅衬底、锗衬底或化合物半导体衬底。备选地，衬底100可以包括外延半导体层。
抗反射层110可以形成在衬底100上。在实施例中，抗反射层110可以由相对于衬底100具有蚀刻选择性的材料形成。例如，根据实施例，当衬底100是硅衬底时，抗反射层110可以由硅氮化物层形成。
第一掩模图案120可以形成在抗反射层110上。第一掩模图案120可以形成为包括第一开口115a和第二开口115b。第一开口115a可以形成在晶体管区A中，第二开口115b可以形成在对准区B中。第一开口115a和第二开口115b的每个可以暴露抗反射层110的一部分。
参照图4，第一沟槽105a和第二沟槽105b可以形成在衬底100中。第一沟槽105a可以形成在晶体管区A的衬底100中，第二沟槽105b可以形成在对准区B的衬底100中。第二沟槽105b可以在随后的曝光工艺中用作对准键。
第一沟槽105a和第二沟槽105b可以通过使用第一掩模图案120作为蚀刻掩模顺序地蚀刻抗反射层110和衬底100而形成。根据实施例，抗反射层110和衬底100可以使用至少干蚀刻工艺来蚀刻。根据实施例，蚀刻抗反射层110和蚀刻衬底100可以在单一工艺腔室中进行。备选地，抗反射层110和衬底100可以使用两个不同的干蚀刻工艺来蚀刻。根据实施例，抗反射层110可以在第一工艺腔室中蚀刻，衬底100可以在与第一工艺腔室不同的第二工艺腔室中蚀刻。
第一沟槽105a可以形成为具有第一深度D1，第二沟槽105b可以形成为具有第三深度D3。根据实施例，第一深度D1可以等于或实质上等于第三深度D3。
根据实施例，第一沟槽105a可以形成为在其整个区域中具有一致的深度。例如，第一沟槽105a的整个底表面可以是平坦的，而没有任何不平坦的轮廊或任何台阶差异。
参照图5，可以去除第一掩模图案120。第一掩模图案120可以使用蚀刻工艺去除，该蚀刻工艺表现出相对于抗反射层110和衬底100的蚀刻选择性。在实施例中，第一掩模图案120可以使用湿蚀刻工艺去除。
第二掩模图案133可以形成在去除第一掩模图案120的衬底上。第二掩模图案133可以形成为填充第二沟槽105b。第二掩模图案133可以形成为完全覆盖对准区B并且暴露晶体管区A的一部分（例如，第一沟槽105a）。在实施例中，第二掩模图案133可以由光致抗蚀剂层形成。
漂移区107可以形成在被第二掩模图案133暴露的区域下面的衬底100中。漂移区107可以通过使用第二掩模图案133作为注入掩模将第一导电类型的掺杂剂注入到衬底100中而形成。
漂移区107可以形成为具有朝向衬底100的底表面突出的突起107p。该突起107p可以由于第一沟槽105a的存在而形成。突起107p可以形成为具有与第一沟槽105a类似的轮廊。由于漂移区107在形成第一沟槽105a之后形成，所以可以形成突起107p。
参照图6，可以去除第二掩模图案133。第二掩模图案133可以使用蚀刻工艺去除，该蚀刻工艺表现出相对于抗反射层110和衬底100的蚀刻选择性。在实施例中，第二掩模图案133可以使用湿蚀刻工艺去除。
第三掩模图案135可以形成在去除第二掩模图案133的衬底上。第三掩模图案135可以形成为填充第二沟槽105b。第三掩模图案135可以形成为完全覆盖对准区B并暴露晶体管区A的某些部分。在实施例中，第三掩模图案135可以由光致抗蚀剂层形成。
两个第三沟槽105c可以形成在衬底100中。两个第三沟槽105c可以通过使用第三掩模图案135作为蚀刻掩模蚀刻衬底而形成。两个第三沟槽105c可以形成为彼此间隔开。两个第三沟槽105c中的一个可以形成为邻近漂移区107的第一端，两个第三沟槽105c中的另一个可以形成为邻近漂移区107的第二端，该第二端与第一端相反地定位。因此，漂移区107可以设置在两个第三沟槽105c之间。
两个第三沟槽105c可以形成为具有第二深度D2。第二深度D2可以大于第一深度D1。例如，根据实施例，第二深度D2可以大于约第一深度D1的两倍。
参照图7，可以去除第三掩模图案135。然后，隔离图案140a、两个电介质图案140c和掩埋电介质图案140b可以形成在衬底100中。隔离图案140a可以形成在第一沟槽105a中，两个电介质图案140c可以分别形成在两个第三沟槽105c中，掩埋电介质图案140b可以形成在第二沟槽105b中。
根据实施例，隔离图案140a、两个电介质图案140c和掩埋电介质图案140b可以通过在去除了第三掩模图案135的衬底上沉积电介质层并通过平坦化该电介质层直到暴露衬底100的顶表面而形成。
电介质图案140c和隔离图案140a可以定义有源区。
第一阱区109a和第二阱区109b可以形成在衬底100中。第一阱区109a可以形成在两个电介质图案140c中的一个与隔离图案140a之间的漂移区107中。第一阱区109a可以通过将第二导电类型的掺杂剂注入到两个电介质图案140c中的一个与隔离图案140a之间的漂移区107中形成。根据实施例，第二导电类型可以是与第一导电类型不同的导电类型。根据实施例，当第一导电类型是N型时，第二导电类型可以是P型。
第一阱区109a的第一端可以接触两个电介质图案140c中的一个。第一阱区109a的第二端（其与第一端相反地定位）可以与隔离图案140a间隔开。例如，漂移区107的一部分可以提供在第一阱区109a与隔离图案140a之间。
第二阱区109b可以形成在两个电介质图案140c中的另一个与隔离图案140a之间的漂移区107中。第二阱区109b可以通过将第一导电类型的掺杂剂注入到两个电介质图案140c中的另一个与隔离图案140a之间的漂移区107中而形成。根据实施例，第二阱区109b的第一端可以接触隔离图案140a，第二阱区109b的第二端（其与第一端相反地定位）可以接触两个电介质图案140c中的另一个。
参照图8，第一掺杂区150a和第二掺杂区150b可以形成在第一阱区109a中。第一掺杂区150a可以通过将第二导电类型的掺杂剂注入到第一阱区109a的一部分中而形成，第二掺杂区150b可以通过将第一导电类型的掺杂剂注入到与第一掺杂区150a相邻的第一阱区109a中而形成。
第一掺杂区150a和第二掺杂区150b可以形成为在第一阱区109a的表面区域中彼此横向相邻。根据实施例，第一掺杂区150a和第二掺杂区150b可以形成为沿着从与第一阱区109a相邻的电介质图案140c朝向隔离图案140a的方向顺序地布置。在实施例中，第一和第二掺杂区150a和150b可以形成为彼此接触。
第三掺杂区150c可以形成在第二阱区109b中。第三掺杂区150c可以通过将第一导电类型的掺杂剂注入到第二阱区109b的表面区域中形成。
栅电介质图案160和栅图案170可以形成在衬底100上。根据实施例，栅电介质图案160和栅图案170可以通过在衬底100上顺序地形成栅电介质层和栅导电层以及通过图案化该栅导电层和该栅电介质层而形成。
再次参照图2，层间电介质层180可以形成在包括栅电介质图案160和栅图案170的衬底上。根据实施例，层间电介质层180可以使用化学气相沉积（CVD）工艺形成。
第一、第二、第三和第四孔可以形成为穿透层间电介质层180。第一孔可以形成为暴露第一掺杂区150a的一部分，第二孔可以形成为暴露第二掺杂区150b的一部分。第三孔可以形成为暴露第三掺杂区150c的一部分，第四孔可以形成为暴露栅图案170的一部分。
第一、第二、第三和第四接触插塞185a、185b、185c和185d可以分别形成在第一、第二、第三和第四孔中。第一、第二、第三和第四接触插塞185a、185b、185c和185d可以通过在包括第一、第二、第三和第四孔的衬底上沉积导电层以及通过平坦化该导电层直到暴露层间电介质层180的顶表面而形成。
第一、第二和第三互连线193、195和197可以形成在层间电介质层180上。第一互连线193可以电连接到第一和第二接触插塞185a和185b。第二互连线195可以电连接到第四接触插塞185d。第三互连线197可以电连接到第三接触插塞185c。第一、第二和第三互连线193、195和197可以通过在包括第一至第四接触插塞185a、185b、185c和185d的衬底上沉积导电层并且通过图案化该导电层而形成。
根据以上实施例，第一沟槽可以形成在晶体管区的衬底中，在曝光工艺中用作对准键的第二沟槽形成在对准区的衬底中。由于利用单一图案化工艺同时形成第一和第二沟槽，所以可以形成比第三沟槽浅的第一沟槽而不用额外的图案化工艺。因此，可以简化半导体器件的制造工艺，以降低半导体器件的制造成本。
第一沟槽（在该处形成隔离图案）的深度可以小于第三沟槽（在该处形成电介质图案140c）的深度。因此，可以减小沿漂移区移动的载流子的漂移长度，以最小化功率MOS晶体管的导通电阻。
尽管已经描述了本发明构思的实施例，但是对于本领域技术人员将是明显的，可以进行各种改变和变形而不脱离本发明构思的精神和范围。因此，应当理解，以上实施例不是进行限制，而是进行说明。因此，本发明构思的范围将由权利要求书及其等同物的最宽可允许解释来确定，而不应受以上描述约束或限制。
本申请要求于2011年12月22日在韩国知识产权局提交的韩国专利申请No.10-2011-0140380的优先权，其公开通过全文引用结合于此。

Claims (20)

1.一种形成半导体器件的方法，所述方法包括：
制备具有晶体管区和对准区的衬底；
分别在所述晶体管区的衬底中和所述对准区的衬底中形成第一沟槽和第二沟槽；
在所述晶体管区的衬底中形成漂移区；
形成分别与所述漂移区的两端相邻的两个第三沟槽；以及
分别在所述第一沟槽中形成隔离图案、在所述第二沟槽中形成掩埋电介质图案以及在所述两个第三沟槽中形成电介质图案，
其中所述第一沟槽的深度小于所述第三沟槽的深度，所述第一沟槽的深度等于所述第二沟槽的深度。
2.根据权利要求1所述的方法，其中所述第一沟槽和所述第二沟槽利用单一图案化工艺同时形成。
3.根据权利要求1所述的方法，其中所述第二沟槽在随后的曝光工艺中用作对准键。
4.根据权利要求1所述的方法，其中形成所述漂移区包括将第一导电类型的掺杂剂注入到所述晶体管区中围绕所述第一沟槽的衬底中。
5.根据权利要求4所述的方法，还包括在所述漂移区中形成第一阱区和第二阱区，
其中所述第一阱区形成在所述电介质图案中的一个与所述隔离图案之间，
其中所述第一阱区形成为与所述隔离图案间隔开，以及
其中所述第二阱区形成在所述电介质图案中的另一个与所述隔离图案之间。
6.根据权利要求5所述的方法，其中所述第一阱区通过注入与所述第一导电类型不同的第二导电类型的掺杂剂来形成，所述第二阱区通过注入所述第一导电类型的掺杂剂来形成。
7.根据权利要求1所述的方法，其中形成所述隔离图案、所述掩埋电介质图案和所述电介质图案包括：
在所述第一、第二和第三沟槽中以及在所述衬底上形成电介质层；以及平坦化所述电介质层直到暴露所述衬底的顶表面。
8.根据权利要求1所述的方法，其中所述第一沟槽的底表面是平坦的，使得所述第一沟槽的深度在所述第一沟槽的整个底表面始终是一致的。
9.一种半导体器件，包括：
在衬底中的两个电介质图案；
漂移区，设置在所述两个电介质图案之间的衬底中并具有主体和从所述主体朝向所述衬底的底表面突出的突起，所述漂移区从所述两个电介质图案中的一个延伸到所述两个电介质图案中的另一个；
隔离图案，在所述两个电介质图案之间的所述漂移区中；
在所述衬底上的栅图案；以及
在所述栅图案两侧的源区和漏区，
其中所述两个电介质图案的深度大于所述隔离图案的深度，
其中所述主体的深度大于所述两个电介质图案的深度。
10.根据权利要求9所述的半导体器件，其中所述隔离图案的整个底表面具有一致的深度。
11.根据权利要求9所述的半导体器件，其中所述漂移区的所述突起交叠所述隔离图案。
12.根据权利要求9所述的半导体器件，其中所述衬底具有晶体管区和对准区，其中所述半导体器件还包括在所述对准区的衬底中的掩埋电介质图案，以及
其中所述掩埋电介质图案的深度等于所述隔离图案的深度。
13.根据权利要求9所述的半导体器件，还包括在所述漂移区中设置为彼此间隔开的第一阱区和第二阱区，
其中所述第一阱区设置在所述两个电介质图案中的一个与所述隔离图案之间，
其中所述第二阱区设置在所述两个电介质图案中的另一个与所述隔离图案之间，以及
其中所述第一阱区与所述隔离图案间隔开。
14.根据权利要求13所述的半导体器件，还包括：
在所述第一阱区中的第一掺杂区和第二掺杂区；以及
在所述第二阱区中的第三掺杂区，
其中所述栅图案覆盖设置在所述第二掺杂区和所述隔离图案之间的所述第一阱区和所述漂移区。
15.根据权利要求14所述的半导体器件，其中当电压偏置施加到所述栅图案、所述第一掺杂区、所述第二掺杂区和所述第三掺杂区时，载流子沿所述第一阱区和所述第二阱区之间的所述漂移区漂移。
16.一种半导体器件，包括：
衬底；
在所述衬底中的漂移区，其中所述漂移区包括突起；
第一掺杂图案；
第二掺杂图案；
隔离图案，在所述第一掺杂图案和所述第二掺杂图案之间，其中所述隔离图案与所述第一掺杂图案间隔开并接触所述第二掺杂图案；以及
在所述衬底上的栅图案，其中所述栅图案交叠所述隔离图案的至少一部分，其中所述漂移区的所述突起交叠所述隔离图案的至少一部分。
17.根据权利要求16所述的半导体器件，还包括与所述第一掺杂图案和所述第二掺杂图案中的至少一个相邻的电介质图案，其中所述电介质图案的深度大于所述隔离图案的深度。
18.根据权利要求16所述的半导体器件，其中所述漂移区的所述突起的宽度与所述隔离图案的宽度相同。
19.根据权利要求16所述的半导体器件，其中所述漂移区的所述突起的宽度大于所述隔离图案的宽度。
20.根据权利要求16所述的半导体器件，还包括在所述衬底中的阱区，其中所述阱区覆盖所述第一掺杂图案，其中所述阱区的至少一部分交叠所述栅图案。
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