JPS6085537A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6085537A JPS6085537A JP58194575A JP19457583A JPS6085537A JP S6085537 A JPS6085537 A JP S6085537A JP 58194575 A JP58194575 A JP 58194575A JP 19457583 A JP19457583 A JP 19457583A JP S6085537 A JPS6085537 A JP S6085537A
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- JP
- Japan
- Prior art keywords
- mark
- groove
- recess
- layer
- film
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ） 発明の技術分野
本発明は半導体装置に係り、特に位置合わせマークの改
良された構造に関する。
良された構造に関する。
Ｔｂｌ 従来技術と問題点
近年、断面形状がＶ形成いはＵ形の溝の中に多結晶シリ
コンを埋め込んだ素子分離構造が多く用いられている。
コンを埋め込んだ素子分離構造が多く用いられている。
この種の素子分離構造を形成するには、■の字状或いは
Ｕの字状の溝を形成し、その内部に多結晶シリコンを埋
め込み、しかる後研磨を行なって表面を平坦化する。
Ｕの字状の溝を形成し、その内部に多結晶シリコンを埋
め込み、しかる後研磨を行なって表面を平坦化する。
ところが上記素子分離構造の形成方法は、極めて高精度
の研磨を必要するが、ウェーハの僅かな反りによる研磨
むらを生じる等の問題がある。特に位置合わせマークは
位置合わせの際の基準となるもので、高い形状精度を必
要とするにも拘わらず、上記研磨工程において肩部に損
傷を生じる。
の研磨を必要するが、ウェーハの僅かな反りによる研磨
むらを生じる等の問題がある。特に位置合わせマークは
位置合わせの際の基準となるもので、高い形状精度を必
要とするにも拘わらず、上記研磨工程において肩部に損
傷を生じる。
即ち位置合わせマークは、第１図＋ａ）、 （ｂ）に示
すように、シリコン基板１表面を選択的に除去して形成
した凹部２を用いるが、この後素子分離構造の形成工程
において■の字状或いはＵの字状の溝３を形成した後、
シリコン基板１上全面に被着せしめた多結晶シリコン層
４を研磨する際に、図示したように上記凹部２及び溝３
の肩部がえぐられ、位置合わせマークの形状精度を損な
う。
すように、シリコン基板１表面を選択的に除去して形成
した凹部２を用いるが、この後素子分離構造の形成工程
において■の字状或いはＵの字状の溝３を形成した後、
シリコン基板１上全面に被着せしめた多結晶シリコン層
４を研磨する際に、図示したように上記凹部２及び溝３
の肩部がえぐられ、位置合わせマークの形状精度を損な
う。
ｆｃｌ 発明の目的
本発明の目的は上述のような素子分離構造の形成工程に
おいて損傷を受けることのない位置合わせマークの構造
を提供することにある。
おいて損傷を受けることのない位置合わせマークの構造
を提供することにある。
ｔｄ） 発明の構成
本発明の特徴は、半導体基板表面の所定位置に設けられ
た凹部内に形成された位置合わせマークを具備すること
にある。
た凹部内に形成された位置合わせマークを具備すること
にある。
ｔｅｌ 発明の実施例
以下本発明の一実施例を図面を参照しながら説゛明する
。
。
第２図（８１，＋ｂｉは上記一実施例を製造工程ととも
に示す要部断面図で、１はシリコン基板でサブストレー
ト１１及びその上に形成されたエピタキシアル成長層１
２とからなり、３はＶの字状溝、１３ｉ −１４はそれ
ぞれ二酸化シリコン（５ｉ０２ ）膜及び窒化シリコン
（ＳｉＮ）膜、２１は凹部よりなるマーク領域、２２は
位置合わせマークである。
に示す要部断面図で、１はシリコン基板でサブストレー
ト１１及びその上に形成されたエピタキシアル成長層１
２とからなり、３はＶの字状溝、１３ｉ −１４はそれ
ぞれ二酸化シリコン（５ｉ０２ ）膜及び窒化シリコン
（ＳｉＮ）膜、２１は凹部よりなるマーク領域、２２は
位置合わせマークである。
本実施例ではサブストレート１１上に成長させたエピタ
キシアル成長層１２に位置合わせマーク２２を形成した
例を説明する。まず第２図（ａｌに示すように、所定の
パターンに従って四塩化カーボン（ＣＣＱａ）等を反応
ガスに用いてプラズマエツチングを施すことにより、上
記エピタキシアル成長層１２表面を選択的に除去して凹
部を形成し、これをマーク領域２１として用いる。この
マーク領域２１は例えば長方形状の凹部として良く、本
実施例では一辺が凡そ５０〔μｍ〕、深さが凡そ１ 〔
μｍ〕の正方形？凹部とした。
キシアル成長層１２に位置合わせマーク２２を形成した
例を説明する。まず第２図（ａｌに示すように、所定の
パターンに従って四塩化カーボン（ＣＣＱａ）等を反応
ガスに用いてプラズマエツチングを施すことにより、上
記エピタキシアル成長層１２表面を選択的に除去して凹
部を形成し、これをマーク領域２１として用いる。この
マーク領域２１は例えば長方形状の凹部として良く、本
実施例では一辺が凡そ５０〔μｍ〕、深さが凡そ１ 〔
μｍ〕の正方形？凹部とした。
次いでこのマーク領域２１内を同じくプラズマエツチン
グ法により選択的に除去して位置合わせマーク２２を形
成する。ここに形成した位置合わせマーク２２は例えば
−辺が丸そ１５〔μｍ〕、ｍ−。領域２１表面からの深
さが凡そ２〔μｍ〕の正方形の凹部である。
グ法により選択的に除去して位置合わせマーク２２を形
成する。ここに形成した位置合わせマーク２２は例えば
−辺が丸そ１５〔μｍ〕、ｍ−。領域２１表面からの深
さが凡そ２〔μｍ〕の正方形の凹部である。
このように位置合わせマーク２２を形成するマーク領域
２１を凹部としておき、このマーク領域２１内に位置合
わせマーク２２を形成することにより、本実施例では次
のような、利点を有することとなる。
２１を凹部としておき、このマーク領域２１内に位置合
わせマーク２２を形成することにより、本実施例では次
のような、利点を有することとなる。
以下本実施例にこのあと研磨工程を施す例を説明する。
上述のように位置合わせマーク２２を形成したのち、エ
ピタキシアル成長層１２表面を酸化して５ｉ０２膜１３
を形成し、次いでその上に化学気相成長法（ＣＶＤ法）
によりＳｉＮ膜１４を形成する。次いでこのＳｉＮ膜１
４及び５ｉ０２膜１３を選択的に除去して開口を設け、
次いでこの開口部に残留せる５ｉＮｌｉ１４及び５ｉ０
２膜１３をマスクとして異方性エツチングを施して、■
の字状の溝３を形成する。次いで加熱酸化法により上記
Ｖの字状の溝３の表面に再び５ｉ０２膜を形成する。
ピタキシアル成長層１２表面を酸化して５ｉ０２膜１３
を形成し、次いでその上に化学気相成長法（ＣＶＤ法）
によりＳｉＮ膜１４を形成する。次いでこのＳｉＮ膜１
４及び５ｉ０２膜１３を選択的に除去して開口を設け、
次いでこの開口部に残留せる５ｉＮｌｉ１４及び５ｉ０
２膜１３をマスクとして異方性エツチングを施して、■
の字状の溝３を形成する。次いで加熱酸化法により上記
Ｖの字状の溝３の表面に再び５ｉ０２膜を形成する。
次いで化学気相成長法（ＣＶＤ法）により上記＃３内を
含むシリコン基板１上全面に多結晶シリコン層４を被着
させる。〔以上第２図ｆａ）参照〕次いで研磨法を施し
て上記ＳｉＮ膜１４表面より上の多結晶シリコン層４を
除去し、更にマーク領域２１及び位置合わせマーク２２
内の多結晶シリコン層４をエツチングして除去すること
により、溝３内にのみ多結晶シリコン層４を残留させ、
素子間絶縁分離領域を形成する。〔以上第２図（ｂ）参
照〕ところがこの一連の工程中、研磨工程において前述
の如く窪んだ部分即ちマーク領域２１及び溝３の肩部が
えぐられ、形状精度を損する。しかし本実施例では位置
合わせマーク２２は、上記マーク領域２１の底面に形成
するので、上記研磨工程における凹部の肩の部分の損傷
は位置合わせマーク２２までは及ばない。
含むシリコン基板１上全面に多結晶シリコン層４を被着
させる。〔以上第２図ｆａ）参照〕次いで研磨法を施し
て上記ＳｉＮ膜１４表面より上の多結晶シリコン層４を
除去し、更にマーク領域２１及び位置合わせマーク２２
内の多結晶シリコン層４をエツチングして除去すること
により、溝３内にのみ多結晶シリコン層４を残留させ、
素子間絶縁分離領域を形成する。〔以上第２図（ｂ）参
照〕ところがこの一連の工程中、研磨工程において前述
の如く窪んだ部分即ちマーク領域２１及び溝３の肩部が
えぐられ、形状精度を損する。しかし本実施例では位置
合わせマーク２２は、上記マーク領域２１の底面に形成
するので、上記研磨工程における凹部の肩の部分の損傷
は位置合わせマーク２２までは及ばない。
このよ・うに本実施例の構造とすることにより、位置合
わせマーク２２の形成後に素子間絶縁分離領域等を形成
するために研磨工程を施しても、位置合わせマーク２２
の形状精度を損なう虞がない。
わせマーク２２の形成後に素子間絶縁分離領域等を形成
するために研磨工程を施しても、位置合わせマーク２２
の形状精度を損なう虞がない。
なおマーク領域２１は位置合わせマーク２２の大きさ及
び半導体装置の製造工程中において使用する電子ビーム
のビーム走査領域とを考慮して選択すべきものである。
び半導体装置の製造工程中において使用する電子ビーム
のビーム走査領域とを考慮して選択すべきものである。
即ちマーク領域２１位置合わせマーク２２に較べてあま
り大き過ぎると、マーク領域２１を凹部としたにも拘わ
らず従来同様に位置合わせマーク２２の肩部が損傷を受
けることとなる。従ってマーク領域２１は、使用する電
子ビームのビーム走査領域より僅かに大きい程度とする
ことが望ましい。
り大き過ぎると、マーク領域２１を凹部としたにも拘わ
らず従来同様に位置合わせマーク２２の肩部が損傷を受
けることとなる。従ってマーク領域２１は、使用する電
子ビームのビーム走査領域より僅かに大きい程度とする
ことが望ましい。
（ｆ） 発明の詳細
な説明した如く本発明によれば、素子間絶縁分離領域の
形成工程等において研磨工程を施しても、位置合わせマ
ークの形状精度を損なうことがない。
形成工程等において研磨工程を施しても、位置合わせマ
ークの形状精度を損なうことがない。
第１図（ａ）、 （ｂｌは従来の半導体装置の説明に供
するための要部断面図、第２図（ａ）、 ｆｂ）は本発
明の一実施例をその製造工程とともに示す要部断面図で
ある。 図において、１は半導体基板、２．２２は位置合わせマ
ーク、３はＶの字状或いはＵの字状の溝、４は多結晶シ
リコン層、１１はサブストレート、１２はエピタキシア
ル成長層、１３は５ｉ０２膜、１４ハＳｉＮ膜、２１は
凹部よりなるマーク領域を示す。 １−１ ｒ−ＪＮ−−ｒ□シ５−−） Ｏｎ
するための要部断面図、第２図（ａ）、 ｆｂ）は本発
明の一実施例をその製造工程とともに示す要部断面図で
ある。 図において、１は半導体基板、２．２２は位置合わせマ
ーク、３はＶの字状或いはＵの字状の溝、４は多結晶シ
リコン層、１１はサブストレート、１２はエピタキシア
ル成長層、１３は５ｉ０２膜、１４ハＳｉＮ膜、２１は
凹部よりなるマーク領域を示す。 １−１ ｒ−ＪＮ−−ｒ□シ５−−） Ｏｎ
Claims (1)
- 半導体基板表面の所定位置に設けられた凹部内に形成さ
れた位置合わせマークを具備することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194575A JPS6085537A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194575A JPS6085537A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085537A true JPS6085537A (ja) | 1985-05-15 |
Family
ID=16326813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194575A Pending JPS6085537A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013135233A (ja) * | 2011-12-22 | 2013-07-08 | Samsung Electronics Co Ltd | 半導体素子及びその形成方法 |
-
1983
- 1983-10-17 JP JP58194575A patent/JPS6085537A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013135233A (ja) * | 2011-12-22 | 2013-07-08 | Samsung Electronics Co Ltd | 半導体素子及びその形成方法 |
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