KR20130126337A - 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법 - Google Patents

반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법 Download PDF

Info

Publication number
KR20130126337A
KR20130126337A KR1020120050388A KR20120050388A KR20130126337A KR 20130126337 A KR20130126337 A KR 20130126337A KR 1020120050388 A KR1020120050388 A KR 1020120050388A KR 20120050388 A KR20120050388 A KR 20120050388A KR 20130126337 A KR20130126337 A KR 20130126337A
Authority
KR
South Korea
Prior art keywords
test
channel
semiconductor device
voltage
interface
Prior art date
Application number
KR1020120050388A
Other languages
English (en)
Inventor
곽석준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120050388A priority Critical patent/KR20130126337A/ko
Priority to US13/716,527 priority patent/US9329222B2/en
Publication of KR20130126337A publication Critical patent/KR20130126337A/ko
Priority to US15/087,744 priority patent/US20160216312A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06794—Devices for sensing when probes are in contact, or in position to contact, with measured object
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 기술은 다수의 접속부와 다수의 인터페이스 패드의 접속에 대해 보다 정확하게 측정하기 위한 것으로, 본 발명에 따른 다수의 인터페이스 패드를 포함하는 반도체 장치의 테스트 장비는 상기 다수의 인터페이스 패드에 접속하기 위한 다수의 접속부; 상기 다수의 접속부와 연결된 채널; 상기 채널에 인가하기 위한 테스트 전압을 생성하는 전압 생성부; 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 전류 측정부를 포함한다.

Description

반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법{TEST DEVICE OF SEMICONDUCTOR DEVICE, TEST SYSTEM OF SEMICONDUCTOR DEVICE AND METHOD FOR TESTING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치의 생산 과정에서, 웨이퍼 단계의 반도체 메모리 장치의 셀이 정상적으로 리드, 라이트 동작을 할 수 있는지 판단하기 위해 프로브 테스트가 실시된다. 프로브 테스트는 웨이퍼 단계의 반도체 메모리 장치의 각 패드에 프로브 카드의 탐침을 연결하여 전원 및 신호를 입출력함으로써 반도체 메모리 장치에 불량이 발생하였는지 여부를 확인하는 테스트이다.
그런데 프로브 테스트가 제대로 수행되기 위해서는 프로브 카드의 탐침과 반도체 장치의 전원 및 신호를 입출력하기 위한 패드들이 전기적으로 잘 접속되어야 한다. 따라서 프로브 테스트를 위한 예비 테스트로서 프로브 카드의 탐침과 반도체 장치의 패드가 전기적으로 잘 접속되었는지 확인하는 것이 매우 중요하다.
종래의 경우 프로브 카드의 탐침과 반도체 장치의 패드가 접속되었는지 확인하기 위해 반도체 장치의 패드와 연결된 탐침으로 통해 테스트 전류를 흘리고, 테스트 전류에 응답하여 반도체 장치의 패드에 인가되는 전압을 측정한다. 이때 탐침과 패드가 접속된 경우 특정 레벨의 전압이 측정되고 탐침과 패드가 접속되지 않은 경우 전압이 측정되지 않는다. 즉 탐침과 패드가 접속되지 않은 경우 전압 측정 결과가 프로프 카드와 연결된 테스트 장비의 전압 측정 범위의 최저값으로 나타난다.
한편, 현재 프로브 테스트시 테스트 장비의 한정된 채널의 수를 확장하기 위해서 1개의 채널에 다수의 탐침에 연결하여 사용하고 있다. 따라서 프로브 테스트를 수행하기 전에 다수의 탐침이 반도체 장치의 다수의 인터페이스 패드와 제대로 접속되었는지를 확인해야한다.
종래의 방법을 이용하는 경우 채널에 병렬로 연결된 다수의 탐침에 테스트 전류를 흘리고 테스트 전류에 응답하여 출력되는 전압을 이용하여 탐침과 패드의 접속 여부를 확인해야 한다. 그런데 다수의 탐침은 채널에 병렬연결되어 있으므로 다수의 탐침 중 하나의 탐침만 패드와 접속되어 있더라도 전압이 측정되며 이러한 전압은 다수의 탐침 중 패드와 접속된 탐침의 개수와 관계없이 일정하다. 또한 탐침과 패드가 강하게 접속되었는지 약하게 접속되었는지 여부에 관계없이 전압이 측정된다. 따라서 다수의 탐침 각각이 패드와 접속되었는지를 알 수 없고, 각 탐침이 패드와 접속된 강도가 어떤지도 알 수 없다.
본 발명은 테스트 전압을 인하고 테스트 전압에 응답하여 다수의 접속부에 흐르는 전류를 측정하여 반도체 장치의 다수의 인터페이스 패드와 다수의 접속부가 접속되었는지 여부 및 각 인터페이스 패드와 접속부의 접속 강도를 확인할 수 있는 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법을 제공한다.
본 발명에 따른 다수의 인터페이스 패드를 포함하는 반도체 장치의 테스트 장비는 상기 다수의 인터페이스 패드에 접속하기 위한 다수의 접속부; 상기 다수의 접속부와 연결된 채널; 상기 채널에 인가하기 위한 테스트 전압을 생성하는 전압 생성부; 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 전류 측정부를 포함할 수 있다.
상기 테스트 전압 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 이용하여 상기 다수의 접속부 각각이 상기 다수의 인터페이스 패드에 접속되었는지 여부 및 상기 다수의 접속부와 상기 다수의 인터페이스 패드의 접속 강도를 분석하는 결과 분석부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 장치의 테스트 시스템은 신호를 입출력하기 위한 다수의 인터페이스 패드를 포함하는 반도체 장치; 및 상기 다수의 인터페이스 패드에 접속하기 위한 다수의 접속부 및 상기 다수의 접속부와 연결된 채널을 포함하는 테스트 장비를 포함할 수 있고, 상기 테스트 장비는 상기 채널에 테스트 전압을 인가하고 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정한다.
또한 본 발명에 따른 다수의 인터페이스 패드를 포함하는 반도체 장치의 테스트 방법은 상기 다수의 인터페이스 패드에 다수의 접속부를 접속하는 단계; 상기 다수의 접속부에 연결된 채널에 테스트 전압을 인가하는 단계; 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 단계를 포함할 수 있다.
상기 테스트 전압 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 이용하여 상기 다수의 접속부 각각이 상기 다수의 인터페이스 패드에 접속되었는지 여부 및 상기 다수의 접속부와 상기 다수의 인터페이스 패드의 접속 강도를 분석하는 단계를 더 포함할 수 있다.
본 기술은 다수의 탐침에 테스트 전압을 인가하고 테스트 전압에 응답하여 흐르는 전류를 측정함으로써 다수의 탐침이 각각 인터페이스 패드와 접속되었는지 여부 및 각 인터페이스 패드와 접속부의 접속 강도에 대해서 확인할 수 있다.
도 1은 본 발명의 일 실시예에 따른 테스트 장비(100)의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 시스템의 구성도,
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 테스트 장비(100)의 구성도이다.
도 1에 도시된 바와 같이, 다수의 인터페이스 패드(P1 ~ P3)를 포함하는 반도체 장치(200)의 테스트 장비(100)는 다수의 인터페이스 패드(P1 ~ P3)에 접속하기 위한 다수의 접속부(N1 ~ N3), 다수의 접속부(N1 ~ N3)와 연결된 채널(CH), 채널(CH)에 인가하기 위한 테스트 전압(VT)을 생성하는 전압 생성부(110), 테스트 전압(VT)에 응답하여 채널에 흐르는 전류(IT)를 측정하는 전류 측정부(120) 및 테스트 전압(VT) 및 테스트 전압(VT)에 응답하여 채널에 흐르는 전류(IT)를 이용하여 다수의 접속부(N1 ~ N3) 각각이 다수의 인터페이스 패드(P1 ~ P3)에 접속되었는지 여부 및 다수의 접속부(N1 ~ N3)와 다수의 인터페이스 패드(P1 ~ P3)의 접속 강도를 분석하는 결과 분석부(130)를 포함한다.
도 1을 참조하여 반도체 장치(200)의 테스트 장비(100)에 대해 설명한다.
테스트 장비(100)는 반도체 장치(200)의 테스트를 수행하기 위해 반도체 장치(200)에 여러 가지 신호를 인가하고 반도체 장치(200)로부터 출력된 신호를 분석하여 반도체 장치(200)의 테스트 결과를 생성한다. 본 발명은 테스트 장비(100)에서 생성된 신호를 인가하기 위한 채널에 연결된 다수의 접속부(N1 ~ N3)이 반도체 장치(200)에 포함된 다수의 인터페이스 패드(P1 ~ P3)와 제대로 접속되었는지 확인하는 것과 관련된 발명이므로 이를 중심으로 설명하고 반도체 장치(200)에 신호를 인가하고 반도체 장치(200)에서 출력된 신호를 분석하는 내용에 대해서는 생략한다. 여기서 접속부는 종래 설명에서 상술한 프로브 카드의 채널에 연결된 탐침에 대응한다.
테스트 장비(100)의 다수의 접속부(N1 ~ N3)을 반도체 장치(200)의 다수의 인터페이스 패드(P1 ~ P3)에 접속하고 다수의 접속부(N1 ~ N3)과 다수의 인터페이스 패드(P1 ~ P3)가 제대로 접속되었는지 테스트한다. 여기서 접속부가 인터페이스 패드와 제대로 접속되었다는 것은 접속부와 인터페이스 패드가 전기적으로 소정의 강도 이상 연결되어 테스트 장비(100)가 반도체 장치(200)에 신호를 인가하고 반도체 장치(200)에서 출력된 신호를 분석하여 반도체 장치(200)의 불량 여부를 확인하는데 문제가 없다는 것을 의미한다. 이하 접속부와 인터페이스 패드가 제대로 접속되었는지 확인하는 테스트를 접속 테스트라 한다.
접속 테스트 시 전압 생성부(110)는 다수의 접속부(N1 ~ N3)에 연결된 채널(CH)에 인가할 테스트 전압(VT)을 생성한다. 테스트 전압(VT)은 채널(CH)을 통해 다수의 접속부(N1 ~ N3)으로 전달된다. 또한 다수의 접속부(N1 ~ N3)을 통해 다수의 인터페이스 패드(P1 ~ P3)로 인가된다. 테스트 전압(VT)은 각 접속부가 인터페이스 패드와 접속된 경우 테스트 전압(VT)에 응답하여 다수의 인터페이스 패드(P1 ~ P3)에 흐르는 전류를 테스트 장비(100)의 전류 측정부(120)가 명확하게 측정할 수 있도록 하는 전압레벨을 가진다. 이것은 테스트 전압(VT)의 전압레벨이 너무 낮아 다수의 인터페이스 패드(P1 ~ P3)에 전류가 거의 흐르지 않아 접속부와 인터페이스 패드의 접속 여부 및 접속 강도에 따른 전류의 변화를 제대로 측정할 수 없거나 테스트 전압(VT)의 전압레벨이 너무 높아 너무 많은 전류가 흘러 테스트 장비(100) 및 반도체 장치(200)가 손상되는 정도의 전류가 흐르지 않도록 함을 의미한다.
전류 측정부(120)는 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류를 측정한다. 다수의 접속부(N1 ~ N3)은 하나의 채널(CH)에 연결되어 있고 채널(CH)은 회로적으로 하나의 노드이므로 다수의 접속부(N1 ~ N3)은 모두 하나의 노드에 병렬 연결된 것이다. 따라서 테스트 전압(VT)에 응답하여 각 접속부와 접속부에 접속된 인터페이스 패드 사이에 흐르는 전류의 양의 합이 채널(CH)에 흐르는 전류의 양이 된다.
여기서 1개의 접속부와 그 접속부와 접속된 인터페이스 패드 사이에 흐르는 전류의 양은 접속부와 인터페이스 패드의 접속 강도에 따라 결정된다. 접속부와 인터페이스 패드의 접속 강도가 강해질수록 전류가 흐르는 경로의 저항값이 작아져서 접속부와 인터페이스 패드 사이에 흐르는 전류의 양이 많아지고 접속부와 인터페이스 패드의 접속 강도가 약해질수록 전류가 흐르는 경로의 저항값이 작아져서 접속부와 인터페이스 패드 사이에 흐르는 전류의 양이 줄어든다. 접속부와 인터페이스 패드가 접속되지 않은 경우 접속부와 인터페이스 패드 사이에는 전류가 흐르지 않는다.
또한 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류의 양은 각 접속부와 인터페이스 패드 사이에 흐르는 전류가 클수록 그리고 다수의 인터페이스 패드(P1 ~ P3)와 접속된 접속부의 개수가 많을수록 많아진다. 즉 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류의 양은 각 접속부가 자신에게 대응하는 인터페이스 패드와 강하게 접속될수록 그리고 다수의 접속부 중 자신에게 대응하는 인터페이스 패드와 접속된 인터페이스 패드의 개수가 많을수록 많아지고 반대의 경우 줄어든다.
도 1에는 제1접속부(N1)과 제1패드(P1), 제2접속부(N2)과 제2패드(P2)는 접속되고 제3접속부(N3)과 제3패드(P3)는 접속되지 않은 경우를 나타낸다. 이 경우 제1접속부(N1)과 제1패드(P1), 제2접속부(N2)과 제2패드(P2)가 접속된 강도에 따라 채널(CH)에 흐르는 전류가 결정된다. 제1접속부(N1)과 제1패드(P1), 제2접속부(N2)과 제2패드(P2)가 접속된 강도가 커질수록 채널(CH)에 흐르는 전류의 양이 많아지고 또한 제3접속부(N3)와 제3패드(P3) 접속된 경우 제3접속부(N3)와 제3패드(P3)의 접속 강도에 따라 채널(CH)에 흐르는 전류의 양이 더 많아질 수 있다.
이때 다수의 접속부(N1 ~ N3)가 자신에게 대응하는 인터페이스 패드와 제대로 접속되어도 인터페이스 패드와 접속부를 포함하는 회로가 개방 회로(open circuit)인 경우 접속부와 인터페이스 패드 사이에 전류가 흐르지 않으므로 다수의 인터페이스 패드(P1 ~ P3)는 각각 전류 경로(CP1 ~ CP3)와 연결된다. 각 전류 경로(CP1 ~ CP3)는 테스트 전압(VT)이 인가되었을 때 너무 큰 전류가 흘러서 테스트 장비(100) 및 반도체 장치(200)가 손상되거나 너무 작은 전류가 흘러 전류 측정부(120)가 전류를 제대로 측정하지 못하는 일이 발생하지 않도록 하는 저항값을 가지는 저항성 소자(도 1에 미도시 됨) 또는 다이오드(도 1에 미도시 됨)를 포함할 수 있다. 여기서 각 전류경로(CP1 ~ CP3)의 일단은 자신에게 대응하는 인터페이스 패드에 연결되고 타단은 전원전압단(도 2의 201) 또는 기저전압단(도 2의 202) 등에 연결될 수 있다.
결과 분석부(130)는 테스트 전압(VT) 및 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류(IT)를 이용해 다수의 접속부(N1 ~ N3)이 다수의 인터페이스 패드(P1 ~ P3)와 제대로 접속되었는지 분석한다. 이를 위해 결과 분석부(130)에는 각 접속부가 인터페이스 패드와 접속된 정도 및 다수의 접속부(N1 ~ N3) 중 인터페이스 패드와 접속된 접속부의 개수에 따라 테스트 전압(VT)에 응답하여 채널에 얼만큼의 전류가 흐르는지 저장되어 있을 수 있다. 예를 들어 각 접속부와 인터페이스 패드의 접속 강도에 따라 흐르는 전류량 및 다수의 접속부 중 인터페이스 패드와 접속된 접속부의 개수에 따라 흐르는 전류량의 범위 등에 관한 데이터가 테스트 장비(100)에 저장되어 있을 수 있다. 그리고 저장된 데이터와 채널(CH)에 인가된 테스트 전압(VT) 및 전류 측정부(130)에 의해 측정된 값을 비교하여 경우에 따라 몇 개의 접속부가 인터페이스 패드와 접속된 것인지 각 접속부가 인터페이스 패드와 접속된 정도는 어떠한지 판별할 수 있다.
본 발명에 따른 테스트 장비(100)는 접속 테스트시 1개의 채널에 다수의 접속부가 연결되고 다수의 접속부을 반도체 장치(200)에 포함된 다수의 인터페이스 패드와 접속하는 경우에도 몇 개의 접속부가 인터페이스 패드와 접속된 것인지 및 접속부와 인터페이스 패드가 접속된 강도는 어떤지 알 수 있다. 즉 접속 테스트의 정확도를 종래에 비해 비약적으로 높일 수 있다.
참고로 도 1에서는 채널(CH)의 수가 1개이고 1개의 채널(CH)에 연결된 다수의 접속부(N1 ~ N3)가 3개이고 다수의 인터페이스 패드(P1 ~ P3)가 3개인 경우에 대해 도시하였으나 채널(CH)의 개수, 1개의 채널(CH)에 연결된 접속부의 개수 및 인터페이스 패드의 개수는 설계에 따라 달라질 수 있다. 또한 도 1에서 전압 생성부(110) 및 전류 측정부(120)와 채널(CH)이 연결된 상태는 하나의 예시이다. 전압 생성부(110)는 채널(CH)에 테스트 전압(VT)을 인가할 수 있도록 채널(CH)과 연결되고 전류 측정부(120)는 인가된 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류를 측정할 수 있도록 채널(CH)에 연결되면 된다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 시스템의 구성도이다. 도 2의 반도체 장치의 테스트 시스템은 도 1의 반도체 장치의 테스트 장비(100)를 포함한다.
도 2에 도시된 바와 같이, 반도체 장치의 테스트 시스템은 신호를 입출력하기 위한 다수의 인터페이스 패드(P1 ~ P3)를 포함하는 반도체 장치(200) 및 다수의 인터페이스 패드(P1 ~ P3)에 접속하기 위한 다수의 접속부(N1 ~ N3) 및 다수의 접속부(N1 ~ N3)와 연결된 채널(CH)을 포함하는 테스트 장비(100)를 포함하고, 테스트 장비(100)는 채널(CH)에 테스트 전압(VT)을 인가하고 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류(IT)를 측정한다.
도 2를 참조하여 반도체 장치의 테스트 시스템에 대해 설명한다.
테스트 장비(100)의 세부 구성 및 동작은 도 1의 설명에서 상술한 바와 동일하므로 이하에서는 반도체 장치(200)는 중심으로 반도체 장치의 테스트 시스템을 설명한다.
반도체 장치(200)는 다수의 인터페이스 패드(P1 ~ P3)를 통해 입출력되는 신호를 이용해 고유의 동작을 수행하는 내부회로(210) 및 다수의 인터페이스 패드(P1 ~ P3)로 입력되는 정전기로부터 내부회로(210)를 보호하는 정전기 방전회로(220)를 더 포함한다.
다수의 인터페이스 패드(P1 ~ P3)는 반도체 장치(200)로 입력되거나 출력되는 신호가 통과하는 곳으로 반도체 장치(200)와 외부의 인터페이스에 이용된다.
내부회로(210)는 반도체 장치(200)의 다수의 인터페이스 패드(P1 ~ P3)를 통해 입출력되는 신호를 이용해 반도체 장치 고유의 동작을 수행하는 구성이다. 예를 들어 메모리 장치의 경우 커맨드(command), 어드레스(address) 및 데이터(data) 등을 입력받아 데이터를 라이트/리드 동작에 관여하는 회로를 말하고, 연산 장치의 경우 여러 신호를 받아 연산에 관여하는 회로를 말한다.
정전기 방전회로(220)는 다수의 인터페이스 패드(P1 ~ P3)를 통해 유입되는 정전기로부터 내부회로(210)는 보호하기 위한 회로이다. 반드시 정전기가 아니더라도 외부에서 다수의 인터페이스 패드(P1 ~ P3)를 통해 유입되는 파워 노이즈가 내부회로(210)를 손상할 염려가 있는 경우 파워 노이즈로부터 내부회로(210)를 보호하는데 사용될 수 있는 회로를 통칭한다.
정전기 방전회로(220)는 다수의 인터페이스 패드(P1 ~ P3)를 통해 정전기 또는 파워 노이즈가 유입되어 인터페이스 패드의 전압이 급격하게 상승하는 경우 이를 방전하기 위해 내부회로(210)에 전원전압(VDD)을 공급하기 위한 전원전압단(201)과 인터페이스 패드(P1 ~ P3) 사이에 연결된 하나 이상의 제1다이오드(D11 ~ D13) 및 인터페이스 패드의 전압이 급격하게 하강하는 경우 이를 방전하기 위해 내부회로(210)에 기저전압(VSS)을 공급하기 위한 기저전압단(202)과 인터페이스 패드(P1 ~ P3) 사이에 연결된 하나 이상의 제2다이오드(P21 ~ P23)를 포함한다.
하나 이상의 제1다이오드(D11 ~ D13)는 자신에게 대응하는 인터페이스 패드와 접속부가 접속된 경우 접속부를 통해 인가되는 테스트 전압(VT)에 응답하여 턴온되며 자신에게 대응하는 인터페이스 패드와 전원전압단(201) 사이에 전류를 흘린다. 즉 하나 이상의 제1다이오드(D11 ~ D13)는 도 1의 설명에서 상술한 전류 경로(CP1 ~ 체)의 역할을 수행한다.
테스트 전압(VT)은 접속부와 인터페이스 패드가 접속된 경우 하나 이상의 제1다이오드(D11 ~ D13)를 통해 전류가 흐르도록 하기 위해서 전원전압(VDD) 및 하나 이상의 제1다이오드(D11 ~ D13)의 문턱전압 합 이상일 수 있다. 즉 테스트 전압(VT)과 전원전압(VDD) 및 하나 이상의 제1다이오드(D11 ~ D13)의 문턱전압(VTH)의 관계는 VT ≥ VDD + VTH일 수 있다. 테스트 전압(VT)이 채널(CH)에 인가되면 접속부를 통해 접속부가 접속된 패드에 전달된다. 다이오드의 순방향으로 인가된 전압은 테스트 전압(VT)과 전원전압(VDD)의 차이가 되고 테스트 전압(VT), 전원전압(VDD) 및 다이오드의 문턱전압(VTH)의 관계가 VT ≥ VDD + VTH를 만족하면 테스트 전압(VT)과 전원전압(VDD)의 차이가 다이오드의 문턱전압(VTH) 보다 커지므로 다이오드는 도통되어 전류를 흘리게 되어 전류 경로가 형성된다. 여기서 도 1의 각 인터페이스 패드에 연결된 전류 경로(CP1 ~ CP3)는 각각 제1패드(P1) - 'D11' - 전원전압단(201)이 연결된 경로, 제2패드(P2) - 'D12' - 전원전압단(201)이 연결된 경로, 제3패드(P3) - 'D13' - 전원전압단(201)이 연결된 경로에 대응한다.
접속 테스트시 테스트 장비(100)의 동작은 도 1의 설명에서 상술한 바와 동일하며 도 2의 반도체 장비의 테스트 시스템은 도 1에서 설명한 반도체 장치의 테스트 장비와 동일한 효과를 가진다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다.
도 3에 도시된 바와 같이, 다수의 인터페이스 패드(P1 ~ P3)를 포함하는 반도체 장치(200)의 테스트 방법은 다수의 인터페이스 패드(P1 ~ P3)에 다수의 접속부(N1 ~ N3)를 접속하는 단계(S310, 이하 접속단계(S310)라 함), 다수의 접속부(N1 ~ N3)에 연결된 채널(CH)에 테스트 전압(VT)을 인가하는 단계(S320, 이하 전압 인가단계(S320)라 함), 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류(IT)를 측정하는 단계(S330, 이하 전류 측정단계(S330) 및 테스트 전압(VT) 및 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류(IT)를 이용하여 다수의 접속부(N1 ~ N3) 각각이 다수의 인터페이스 패드(P1 ~ P3)에 접속되었는지 여부 및 다수의 접속부(N1 ~ N3)와 다수의 인터페이스 패드(P1 ~ P3)의 접속 강도를 분석하는 단계(S340, 이하 분석단계(S340)라 함)를 포함한다.
도 1 내지 3을 참조하여 반도체 장치의 테스트 방법에 대해 설명한다.
테스트를 위해 먼저 접속단계(S310)에서는 테스트 장비(100)의 채널(CH)에 연결된 다수의 접속부(N1 ~ N3)가 반도체 장치(200)의 다수의 인터페이스 패드(P1 ~ P3)에 접속된다. 이 단계에서의 접속이란 다수의 접속부(N1 ~ N3)를 다수의 인터페이스 패드(P1 ~ P3)로부터 소정의 거리 이하에 위치시키는 것을 의미한다. 다수의 접속부(N1 ~ N3)와 다수의 인터페이스 패드(P1 ~ P3)를 전기적으로 접속되었는지 여부는 이하의 단계를 통해 확인한다.
접속단계(S310)가 완료되면 전압 인가단계(S320)에서 테스트 장비(100)는 테스트 전압(VT)을 생성하여 채널(CH)에 인가한다. 테스트 전압(VT)은 채널(CH)에 연결된 다수의 접속부(N1 ~ N3)를 통해 반도체 장치(200)의 다수의 인터페이스 패드(P1 ~ P3)로 인가된다.
전압 인가단계(S320)에서 인가된 테스트 전압(VT)에 응답하여 각 접속부 및 접속부와 접속된 인터페이스 패드 사이에는 전류가 흐른다. 또한 다수의 접속부(N1 ~ N3)는 채널(CH)이라는 하나의 노드에 병렬로 연결되어 있으므로 각 접속부와 인터페이스 패드 사이에 흐르는 전류의 양을 합한 것과 동일한 양의 전류가 채널(CH)에 흐른다. 전류 측정단계(S330)에서 테스트 장비(100)는 테스트 전압(VT)에 응답하여 채널(CH)에 흐르는 전류의 양을 측정한다. 이때 채널(CH)에 흐르는 전류의 양은 다수의 접속부(N1 ~ N3) 중 인터페이스 패드(P1 ~ P3)에 접속된 접속부의 개수가 많아질수록 증가하고, 접속부와 인터페이스 패드의 접속 강도가 강해질수록 증가한다.
분석단계(S340)에서 테스트 장비(100)는 전압 인가단계(S320)에서 인가된 테스트 전압(VT) 및 전류 측정단계(S330)에서 측정된 전류(IT)를 이용해 각 접속부가 인터페이스 패드에 접속되었는지 여부 및 접속부와 인터페이스 패드의 접속 강도를 확인한다. 자세한 설명은 도 1 및 도 2의 설명에서 상술한 바와 동일하다.
본 발명에 따른 반도체 장비의 테스트 방법은 도 1에서 설명한 반도체 장치의 테스트 장비와 동일한 효과를 가진다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (16)

  1. 다수의 인터페이스 패드를 포함하는 반도체 장치를 테스트하는 반도체 장치의 테스트 장비에 있어서,
    상기 다수의 인터페이스 패드에 접속하기 위한 다수의 접속부;
    상기 다수의 접속부와 연결된 채널;
    상기 채널에 인가하기 위한 테스트 전압을 생성하는 전압 생성부; 및
    상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 전류 측정부
    를 포함하는 반도체 장치의 테스트 장비.
  2. 제 1항에 있어서,
    상기 테스트 전압 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 이용하여 상기 다수의 접속부 각각이 상기 다수의 인터페이스 패드에 접속되었는지 여부 및 상기 다수의 접속부와 상기 다수의 인터페이스 패드의 접속 강도를 분석하는 결과 분석부
    를 더 포함하는 반도체 장치의 테스트 장비.
  3. 제 1항에 있어서,
    상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류의 양은 상기 다수의 접속부 중 상기 인터페이스 패드에 접속된 접속부의 개수가 많아질수록 증가하고, 상기 접속부와 상기 인터페이스 패드의 접속 강도가 강해질수록 증가하는 반도체 장치의 테스트 장비.
  4. 제 1항에 있어서,
    상기 다수의 인터페이스 패드 각각은 전류 경로와 연결되는 반도체 장치의 테스트 장비.
  5. 제 4항에 있어서,
    상기 전류 경로는
    저항성 소자 또는 다이오드를 포함하는 반도체 장치의 테스트 장비.
  6. 신호를 입출력하기 위한 다수의 인터페이스 패드를 포함하는 반도체 장치; 및
    상기 다수의 인터페이스 패드에 접속하기 위한 다수의 접속부 및 상기 다수의 접속부와 연결된 채널을 포함하는 테스트 장비를 포함하고,
    상기 테스트 장비는 상기 채널에 테스트 전압을 인가하고 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 반도체 장치의 테스트 시스템.
  7. 제 6항에 있어서,
    상기 테스트 장비는
    상기 채널에 인가하기 위한 테스트 전압을 생성하는 전압 생성부;
    상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 전류 측정부; 및
    상기 테스트 전압 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 이용하여 상기 다수의 접속부 각각이 상기 다수의 인터페이스 패드에 접속되었는지 여부 및 상기 다수의 접속부와 상기 다수의 인터페이스 패드의 접속 강도를 분석하는 결과 분석부
    를 더 포함하는 반도체 장치의 테스트 시스템.
  8. 제 7항에 있어서,
    상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류의 양은 상기 다수의 접속부 중 상기 인터페이스 패드에 접속된 접속부의 개수가 많아질수록 증가하고, 상기 접속부와 상기 인터페이스 패드의 접속 강도가 강해질수록 증가하는 반도체 장치의 테스트 시스템.
  9. 제 6항에 있어서,
    상기 다수의 인터페이스 패드 각각은 전류 경로와 연결되는 반도체 장치의 테스트 시스템.
  10. 제 6항에 있어서,
    상기 반도체 장치는
    상기 다수의 인터페이스 패드를 통해 입출력되는 신호를 이용해 고유의 동작을 수행하는 내부회로; 및
    상기 다수의 인터페이스 패드로 입력되는 정전기로부터 상기 내부회로를 보호하는 정전기 방전회로
    를 더 포함하는 반도체 장치의 테스트 시스템.
  11. 제 11항에 있어서,
    상기 정전기 방전회로는
    상기 내부회로에 전원전압을 공급하기 위한 전원전압단과 상기 다수의 인터페이스 패드 중 자신에게 대응하는 인터페이스 패드 사이에 연결된 하나 이상의 제1다이오드; 및
    상기 내부회로에 기저전압을 공급하기 위한 기저전압단과 상기 다수의 인터페이스 패드 중 자신에게 대응하는 인터페이스 패드 사이에 연결된 하나 이상의 제2다이오드
    를 포함하는 테스트 시스템.
  12. 제 11항에 있어서,
    상기 테스트 전압은 상기 전원전압 및 상기 하나 이상의 제1다이오드의 문턱전압 합 이상인 테스트 시스템.
  13. 다수의 인터페이스 패드를 포함하는 반도체 장치를 테스트하는 반도체 장치의 테스트 방법에 있어서,
    상기 다수의 인터페이스 패드에 다수의 접속부를 접속하는 단계;
    상기 다수의 접속부에 연결된 채널에 테스트 전압을 인가하는 단계; 및
    상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 측정하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  14. 제 13항에 있어서,
    상기 테스트 전압 및 상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류를 이용하여 상기 다수의 접속부 각각이 상기 다수의 인터페이스 패드에 접속되었는지 여부 및 상기 다수의 접속부와 상기 다수의 인터페이스 패드의 접속 강도를 분석하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
  15. 제 13항에 있어서,
    상기 테스트 전압에 응답하여 상기 채널에 흐르는 전류의 양은 상기 다수의 접속부 중 상기 인터페이스 패드에 접속된 접속부의 개수가 많아질수록 증가하고, 상기 접속부와 상기 인터페이스 패드의 접속 강도가 강해질수록 증가하는 반도체 장치의 테스트 방법.
  16. 제 13항에 있어서,
    상기 다수의 인터페이스 패드 각각은 전류 경로와 연결되는 반도체 장치의 테스트 방법.
KR1020120050388A 2012-05-11 2012-05-11 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법 KR20130126337A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120050388A KR20130126337A (ko) 2012-05-11 2012-05-11 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법
US13/716,527 US9329222B2 (en) 2012-05-11 2012-12-17 Test device and test system of semiconductor device and test method for testing semiconductor device
US15/087,744 US20160216312A1 (en) 2012-05-11 2016-03-31 Test device and test system of semiconductor device and test method for testing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120050388A KR20130126337A (ko) 2012-05-11 2012-05-11 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법

Publications (1)

Publication Number Publication Date
KR20130126337A true KR20130126337A (ko) 2013-11-20

Family

ID=49548158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120050388A KR20130126337A (ko) 2012-05-11 2012-05-11 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법

Country Status (2)

Country Link
US (2) US9329222B2 (ko)
KR (1) KR20130126337A (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312424A (ja) * 1994-05-18 1995-11-28 Nippondenso Co Ltd 半導体装置及びその製造方法
US7123493B2 (en) * 2004-08-10 2006-10-17 Advantest Corporation Power source apparatus
DE602005006378T2 (de) * 2005-03-11 2009-06-04 Verigy (Singapore) Pte. Ltd. Anschlusselemente für eine automatische Testeinrichtung zur Prüfung von integrierten Schaltungen
US7443186B2 (en) * 2006-06-12 2008-10-28 Cascade Microtech, Inc. On-wafer test structures for differential signals
KR20080101455A (ko) 2007-05-18 2008-11-21 주식회사 하이닉스반도체 반도체 탐침 및 그 제조방법
WO2009120638A2 (en) * 2008-03-24 2009-10-01 D-Wave Systems Inc. Systems, devices, and methods for analog processing
JP2009246218A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR101571148B1 (ko) 2009-09-02 2015-11-23 삼성전자주식회사 저항 메모리 소자의 저항 측정 방법 및 저항 측정 시스템

Also Published As

Publication number Publication date
US20160216312A1 (en) 2016-07-28
US20130300450A1 (en) 2013-11-14
US9329222B2 (en) 2016-05-03

Similar Documents

Publication Publication Date Title
KR101489542B1 (ko) 레거시 테스트 시스템의 동작 에뮬레이팅
TWI660183B (zh) Component inspection method, probe card, interposer and inspection device
US20110037494A1 (en) Method for Wafer-Level Testing of Integrated Circuits
TWI628448B (zh) 電路測試方法
KR20110046894A (ko) 반도체 장치의 테스트 회로 및 방법
US20070200571A1 (en) Verifying individual probe contact using shared tester channels
US5521513A (en) Manufacturing defect analyzer
CN104062534A (zh) 针对短路测试集成电路封装
US10481204B2 (en) Methods and systems to measure a signal on an integrated circuit die
JP7224313B2 (ja) 電子デバイスを自動テストするための装置及び方法
KR101274208B1 (ko) 접촉 불량 검출회로를 구비하는 반도체 장치
US10522529B2 (en) Circuit for providing electrostatic discharge protection on an integrated circuit and associated method and apparatus
KR20040101660A (ko) 테스트용 신호 패스를 가지는 출력 버퍼 회로 및 이에대한 테스트 방법
KR20130126337A (ko) 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법
JP7001680B2 (ja) 被試験装置を保護する制限回路を含むシステム
KR100647473B1 (ko) 멀티 칩 패키지 반도체 장치 및 불량 검출방법
JP2015010880A (ja) 絶縁検査装置
JP2014163851A (ja) オープン検出端子付き半導体集積回路
TWI735915B (zh) 與面向受測裝置側之光源整合的晶圓探針卡及製造方法
TWI449933B (zh) 晶片之測試系統
KR20160071160A (ko) 반도체 장치
CN116243129A (zh) 具有接触检查电路的半导体装置
KR100916763B1 (ko) 반도체 디바이스 테스트 시스템
CN114487909A (zh) 用于测试接口单元的短路检测方法和系统
JP2007064645A (ja) 半導体検査方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid