JPH04278562A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04278562A JPH04278562A JP6898591A JP6898591A JPH04278562A JP H04278562 A JPH04278562 A JP H04278562A JP 6898591 A JP6898591 A JP 6898591A JP 6898591 A JP6898591 A JP 6898591A JP H04278562 A JPH04278562 A JP H04278562A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 238000005498 polishing Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 claims 2
- 238000000926 separation method Methods 0.000 abstract 4
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000006482 condensation reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、素子分離を有する半
導体装置およびその製造方法に関するものである。
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】図２は従来の半導体装置の半導体素子形
成領域の一例を示す断面図である。図において、１は素
子形成領域、２はＰ型シリコン基板、３はシリコン基板
２表面にＬＯＣＯＳ法を用いて選択的に素子分離をする
ための素子分離絶縁膜、４はゲート電極となるポリシリ
コン膜、５はゲート酸化膜、６ａ，６ｂはＭＯＳトラン
ジスタのソース，ドレインとなるｎ型拡散層である。本
従来例は半導体素子形成領域に素子としてＭＯＳトラン
ジスタを形成したものである。
成領域の一例を示す断面図である。図において、１は素
子形成領域、２はＰ型シリコン基板、３はシリコン基板
２表面にＬＯＣＯＳ法を用いて選択的に素子分離をする
ための素子分離絶縁膜、４はゲート電極となるポリシリ
コン膜、５はゲート酸化膜、６ａ，６ｂはＭＯＳトラン
ジスタのソース，ドレインとなるｎ型拡散層である。本
従来例は半導体素子形成領域に素子としてＭＯＳトラン
ジスタを形成したものである。
【０００３】また図３（ａ） 〜図３（ｅ） は従来の
半導体装置の半導体素子領域を形成するための製造方法
の製造工程フローを示す図であり、図４（ａ） は選択
的に素子分離絶縁膜を形成するために素子形成領域表面
に窒化膜７を形成する窒化膜デポ工程、図３（ｂ） は
ＬＯＣＯＳ法を用いた素子分離絶縁膜形成工程、図３（
ｃ） はＭＯＳトランジスタのゲート電極及びゲート酸
化膜を形成するための酸化膜及びポリシリコン膜形成工
程、図３（ｄ） は前記酸化膜及びポリシリコン膜をエ
ッチングしてゲート電極を形成する工程、図３（ｅ）
はＭＯＳトランジスタのソース及びドレインとなるべき
ｎ型拡散層を形成する工程を示す。
半導体装置の半導体素子領域を形成するための製造方法
の製造工程フローを示す図であり、図４（ａ） は選択
的に素子分離絶縁膜を形成するために素子形成領域表面
に窒化膜７を形成する窒化膜デポ工程、図３（ｂ） は
ＬＯＣＯＳ法を用いた素子分離絶縁膜形成工程、図３（
ｃ） はＭＯＳトランジスタのゲート電極及びゲート酸
化膜を形成するための酸化膜及びポリシリコン膜形成工
程、図３（ｄ） は前記酸化膜及びポリシリコン膜をエ
ッチングしてゲート電極を形成する工程、図３（ｅ）
はＭＯＳトランジスタのソース及びドレインとなるべき
ｎ型拡散層を形成する工程を示す。
【０００４】次に、その製造プロセスについて説明する
。シリコン基板２の素子形成領域表面に窒化膜７を形成
し（図３（ａ） 参照） 、拡散炉で熱酸化し、ＬＯＣ
ＯＳ法にて選択的に素子分離絶縁膜３を例えば３ないし
４μ厚に形成する（図３（ｂ） 参照）。さらに、拡散
炉での熱酸化によりゲート酸化膜となる酸化膜５を例え
ば２０００オングストローム厚に形成し、その上にゲー
ト電極となるポリシリコン膜４を例えば３０００オング
ストローム厚に形成し（図３（ｃ） 参照） 、レジス
トをマスクとし、エッチング装置によりゲート電極部が
残るように酸化膜５及びポリシリコン膜４をエッチング
する（図３（ｄ） 参照） 。最後に、ソース，ドレイ
ン層を形成するためにイオン注入機にて、ｎ型不純物を
注入深さが例えば０．４ないし０．６μとなるように注
入し、ｎ型拡散層６ａ，６ｂを形成する（図３（ｅ）
参照）。
。シリコン基板２の素子形成領域表面に窒化膜７を形成
し（図３（ａ） 参照） 、拡散炉で熱酸化し、ＬＯＣ
ＯＳ法にて選択的に素子分離絶縁膜３を例えば３ないし
４μ厚に形成する（図３（ｂ） 参照）。さらに、拡散
炉での熱酸化によりゲート酸化膜となる酸化膜５を例え
ば２０００オングストローム厚に形成し、その上にゲー
ト電極となるポリシリコン膜４を例えば３０００オング
ストローム厚に形成し（図３（ｃ） 参照） 、レジス
トをマスクとし、エッチング装置によりゲート電極部が
残るように酸化膜５及びポリシリコン膜４をエッチング
する（図３（ｄ） 参照） 。最後に、ソース，ドレイ
ン層を形成するためにイオン注入機にて、ｎ型不純物を
注入深さが例えば０．４ないし０．６μとなるように注
入し、ｎ型拡散層６ａ，６ｂを形成する（図３（ｅ）
参照）。
【０００５】
【発明が解決しようとする課題】従来の半導体装置にお
ける半導体素子形成領域は以上のように構成されている
ので、素子分離絶縁膜で隣の素子形成領域と分離されて
はいるが、半導体素子が活性化状態にあり、ドレイン等
に電圧が印加されていたりすると、素子分離絶縁膜の下
を電流がリークし、完全に分離することができなくなり
、半導体素子の特性が維持できなくなるという問題点が
あった。
ける半導体素子形成領域は以上のように構成されている
ので、素子分離絶縁膜で隣の素子形成領域と分離されて
はいるが、半導体素子が活性化状態にあり、ドレイン等
に電圧が印加されていたりすると、素子分離絶縁膜の下
を電流がリークし、完全に分離することができなくなり
、半導体素子の特性が維持できなくなるという問題点が
あった。
【０００６】本発明は上記のような問題点を解消するた
めになされたもので、隣接した半導体素子形成領域を完
全に分離でき、素子分離絶縁膜下のリークを起こさない
半導体素子領域を有する半導体装置およびその製造方法
を得ることを目的とする。
めになされたもので、隣接した半導体素子形成領域を完
全に分離でき、素子分離絶縁膜下のリークを起こさない
半導体素子領域を有する半導体装置およびその製造方法
を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体素子形成領域の両側の素子分離絶縁膜にま
たがるように基板内部に絶縁膜を形成したものである。
置は、半導体素子形成領域の両側の素子分離絶縁膜にま
たがるように基板内部に絶縁膜を形成したものである。
【０００８】また、本発明に係る半導体装置の製造方法
は、シリコン基板表面に前述の絶縁膜を形成した後、そ
の表面にシリコンウエハを貼合せ、その表面を研磨し、
以後、そのシリコンウエハに従来の製造方法と同様に素
子分離絶縁膜を形成するものである。
は、シリコン基板表面に前述の絶縁膜を形成した後、そ
の表面にシリコンウエハを貼合せ、その表面を研磨し、
以後、そのシリコンウエハに従来の製造方法と同様に素
子分離絶縁膜を形成するものである。
【０００９】
【作用】この発明における半導体装置の素子形成領域は
、両側の素子分離絶縁膜間にまたがるように絶縁膜が基
板内部に形成されているので、素子形成領域が完全に絶
縁膜で覆われ、隣接した素子形成領域への電流リークを
全く防ぐことができる。
、両側の素子分離絶縁膜間にまたがるように絶縁膜が基
板内部に形成されているので、素子形成領域が完全に絶
縁膜で覆われ、隣接した素子形成領域への電流リークを
全く防ぐことができる。
【００１０】また、この発明の製造方法では、絶縁膜を
挟んでシリコン基板と素子形成領域となるシリコンウエ
ハを貼合せるため、研磨により絶縁膜と素子形成領域層
の厚みの制御が容易で、しかも不純物の少ないシリコン
を貼合せることにより不純物による素子への影響が少な
い。
挟んでシリコン基板と素子形成領域となるシリコンウエ
ハを貼合せるため、研磨により絶縁膜と素子形成領域層
の厚みの制御が容易で、しかも不純物の少ないシリコン
を貼合せることにより不純物による素子への影響が少な
い。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。図１（ａ） は本発明の一実施例による半導体装置
の半導体素子形成領域の一例を示す断面図である。この
実施例が図３に示した従来のものと異なる点は、絶縁膜
８を素子形成領域の両側にＬＯＣＯＳ法を用いて形成さ
れた素子分離絶縁膜間にまたがるようにシリコン基板２
の中に形成したことである。
る。図１（ａ） は本発明の一実施例による半導体装置
の半導体素子形成領域の一例を示す断面図である。この
実施例が図３に示した従来のものと異なる点は、絶縁膜
８を素子形成領域の両側にＬＯＣＯＳ法を用いて形成さ
れた素子分離絶縁膜間にまたがるようにシリコン基板２
の中に形成したことである。
【００１２】また、図１（ｂ） 〜（ｈ） は本発明の
素子形成領域を形成するための製造方法の製造工程フロ
ーを示す図であり、図１（ｂ） は絶縁膜８を形成する
ためにシリコン基板２の表面を酸化する工程、図１（ｃ
）は酸化による絶縁膜８の表面にシリコンウエハ９を貼
合せる工程を示している。図１（ｄ） 以降の工程は図
３（ａ） 以降に示した従来の工程と同じである。
素子形成領域を形成するための製造方法の製造工程フロ
ーを示す図であり、図１（ｂ） は絶縁膜８を形成する
ためにシリコン基板２の表面を酸化する工程、図１（ｃ
）は酸化による絶縁膜８の表面にシリコンウエハ９を貼
合せる工程を示している。図１（ｄ） 以降の工程は図
３（ａ） 以降に示した従来の工程と同じである。
【００１３】次に、その製造プロセスについて説明する
。シリコン基板２を拡散炉で熱酸化し、表面に例えば約
１０００オンドストローム厚の絶縁膜８を形成し（図１
（ｂ）参照） 、その絶縁膜８の表面を研磨し、フラッ
トにした後、シリコン基板２と同一のシリコンウエハ９
を貼合せ、さらにその表面を素子形成領域の厚み（０．
５〜１．０μｍ程度）になるまで研磨する（図１（ｃ）
参照） 。この貼合せ技術は貼合せ界面を研磨し、界面
に親水性処理をし、界面同士を接触させ、常圧で５００
℃〜１０００℃ Ｎ２ ＋Ｏ２ 雰囲気で約２時間熱
処理し、脱水縮合反応により貼合せるものである。次に
、素子分離絶縁膜を形成するためのマスクとなる窒化膜
７をデポし（図１（ｄ） 参照） 、拡散炉で熱酸化し
、ＬＯＣＯＳ法にて選択的に素子分離絶縁膜３を形成す
る。この時、熱酸化中にこの素子分離絶縁膜３が成長し
、シリコン基板中の絶縁膜８に到着し、合体する。この
状態で素子形成領域は完全に絶縁膜で覆われたことにな
る。また、この後の素子形成方法（図１（ｅ） 〜図１
（ｈ） 参照） は図３（ａ） 〜図３（ｅ） に示し
た従来の方法と同一である。
。シリコン基板２を拡散炉で熱酸化し、表面に例えば約
１０００オンドストローム厚の絶縁膜８を形成し（図１
（ｂ）参照） 、その絶縁膜８の表面を研磨し、フラッ
トにした後、シリコン基板２と同一のシリコンウエハ９
を貼合せ、さらにその表面を素子形成領域の厚み（０．
５〜１．０μｍ程度）になるまで研磨する（図１（ｃ）
参照） 。この貼合せ技術は貼合せ界面を研磨し、界面
に親水性処理をし、界面同士を接触させ、常圧で５００
℃〜１０００℃ Ｎ２ ＋Ｏ２ 雰囲気で約２時間熱
処理し、脱水縮合反応により貼合せるものである。次に
、素子分離絶縁膜を形成するためのマスクとなる窒化膜
７をデポし（図１（ｄ） 参照） 、拡散炉で熱酸化し
、ＬＯＣＯＳ法にて選択的に素子分離絶縁膜３を形成す
る。この時、熱酸化中にこの素子分離絶縁膜３が成長し
、シリコン基板中の絶縁膜８に到着し、合体する。この
状態で素子形成領域は完全に絶縁膜で覆われたことにな
る。また、この後の素子形成方法（図１（ｅ） 〜図１
（ｈ） 参照） は図３（ａ） 〜図３（ｅ） に示し
た従来の方法と同一である。
【００１４】なお、上記実施例では半導体素子としてＭ
ＯＳトランジスタを例にとって説明したが、特にＭＯＳ
トランジスタに限るものではなく、半導体素子であれば
何であってもよい。
ＯＳトランジスタを例にとって説明したが、特にＭＯＳ
トランジスタに限るものではなく、半導体素子であれば
何であってもよい。
【００１５】また、半導体素子形成領域のみならず、絶
縁膜にて完全に分離する必要のある領域であれば本発明
を適用できることは言うまでもない。
縁膜にて完全に分離する必要のある領域であれば本発明
を適用できることは言うまでもない。
【００１６】
【発明の効果】以上のように、本発明に係る半導体装置
およびその製造方法によれば、素子形成領域の両側の素
子分離絶縁膜にまたがるように基板内部に絶縁膜を形成
したので、隣接した素子形成領域を完全に分離でき、素
子分離絶縁膜下のリークを防止でき、半導体素子の特性
を維持できるという効果がある。
およびその製造方法によれば、素子形成領域の両側の素
子分離絶縁膜にまたがるように基板内部に絶縁膜を形成
したので、隣接した素子形成領域を完全に分離でき、素
子分離絶縁膜下のリークを防止でき、半導体素子の特性
を維持できるという効果がある。
【図１】この発明の一実施例による半導体装置の半導体
素子形成領域およびこの発明の半導体素子形成領域を形
成するための製造方法の製造フローを示す図である。
素子形成領域およびこの発明の半導体素子形成領域を形
成するための製造方法の製造フローを示す図である。
【図２】従来の半導体装置の半導体素子形成領域を示す
断面図である。
断面図である。
【図３】従来の半導体素子形成領域を形成するための製
造方法の製造フローを示す図である。
造方法の製造フローを示す図である。
１ 半導体素子形成領域
２ シリコン基板
３ 素子分離絶縁膜
４ ポリシリコン膜
５ ゲート酸化膜
６ａ，６ｂ ｎ型拡散層
７ 窒化膜
８ 絶縁膜
９ シリコンウエハ
Claims (2)
- 【請求項１】 局所酸化法（ＬＯＣａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ： 以下、ＬＯＣＯＳ
法と称す）を用いて選択的に素子分離を形成した素子分
離用絶縁膜を有する半導体装置において、半導体素子形
成領域の両側の前記素子分離用絶縁膜に接触するように
シリコン基板内に絶縁膜層を形成してなることを特徴と
する半導体装置。 - 【請求項２】 ＬＯＣＯＳ法を用いて選択的に素子分
離を形成する半導体装置の製造方法において、素子分離
を形成する前にシリコン基板表面に絶縁膜を形成する工
程と、前記絶縁膜を形成したシリコン基板の表面に、Ｌ
ＯＣＯＳ法を用いて選択的に素子分離を形成すべきシリ
コンウエハを貼合わせ、素子形成領域に等しい厚さにな
るまで該ウエハの表面を研磨する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6898591A JPH04278562A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6898591A JPH04278562A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278562A true JPH04278562A (ja) | 1992-10-05 |
Family
ID=13389468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6898591A Pending JPH04278562A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278562A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100081A (ja) * | 1972-03-29 | 1973-12-18 | ||
| JPS615544A (ja) * | 1984-06-19 | 1986-01-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6173345A (ja) * | 1984-09-19 | 1986-04-15 | Toshiba Corp | 半導体装置 |
| JPS61182240A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63246841A (ja) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | シリコン結晶体の誘電体分離法 |
| JPH01305534A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体基板の製造方法 |
| JPH02177433A (ja) * | 1988-12-28 | 1990-07-10 | Sony Corp | 半導体基板の製法 |
-
1991
- 1991-03-06 JP JP6898591A patent/JPH04278562A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100081A (ja) * | 1972-03-29 | 1973-12-18 | ||
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| JPH01305534A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体基板の製造方法 |
| JPH02177433A (ja) * | 1988-12-28 | 1990-07-10 | Sony Corp | 半導体基板の製法 |
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