KR100315019B1 - 반도체장치의소자분리방법 - Google Patents

반도체장치의소자분리방법 Download PDF

Info

Publication number
KR100315019B1
KR100315019B1 KR1019980025797A KR19980025797A KR100315019B1 KR 100315019 B1 KR100315019 B1 KR 100315019B1 KR 1019980025797 A KR1019980025797 A KR 1019980025797A KR 19980025797 A KR19980025797 A KR 19980025797A KR 100315019 B1 KR100315019 B1 KR 100315019B1
Authority
KR
South Korea
Prior art keywords
nitride film
trench
poly layer
oxide film
forming
Prior art date
Application number
KR1019980025797A
Other languages
English (en)
Other versions
KR20000004365A (ko
Inventor
이종민
홍병섭
박동수
이창진
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980025797A priority Critical patent/KR100315019B1/ko
Publication of KR20000004365A publication Critical patent/KR20000004365A/ko
Application granted granted Critical
Publication of KR100315019B1 publication Critical patent/KR100315019B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리방법에 관한 것으로, 버즈 비크의 발생을 억제하면서 반도체 소자를 분리시키기 위해, 기판 상면에 제 1 산화막과 제 1 질화막을 순차적으로 형성하고, 제 1 질화막을 구비한 상기 기판에 트렌치를 형성하여, 트렌치의 내벽에 제 2 질화막을 형성하고, 이후, 상기 트렌치를 채우도록 폴리층을 형성한다음, 상기 폴리층을 전면 식각하여, 상기 폴리층이 상기 트렌치 부분에만 남게한후 상기 제 1 질화막을 제거하고, 상기 제 1 질화막이 제거된 후, 상기 폴리층 상면에 제 2 산화막을 형성하여 구성한다.

Description

반도체 장치의 소자 분리 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 장치의 각 소자들이 각각의 기능을 수행하기 위해서는 각 소자들은 전기적으로 분리되거나 연결된다. 각 소자를 전기적으로 분리시키는 기술을 소자 분리 방법이라 한다.
종래의 소자 분리 방법으로는, 소자 분리 영역에 의해 구분되는 활성 영역의 스트레스를 방지하기 위해, 기판 상면에 패드 산화막을 약 100 내지 250Å 성장시킨다.
그다음, 패드 산화막 상면에 도핑되지 않은 폴리를 600 내지 650℃에서 약 500Å성장시킨다. 폴리 성장은 SiH4가스 및 저압 화학 기상 증착법을 사용한다. 다음, 폴리 상면에 약 1500 내지 2000Å의 질화막을 저압 기상 증착법을 사용하여 형성한다.
이어서, 소정의 마스크를 사용하여 마스크 패터닝을 실시한다, 다음, 질화막을 습식식각으로 제거하고 폴리를 건식식각으로 제거한다.
그러나, 종래의 소자 분리 방법에서는 버즈 비크 현상에 의해 활성 영역의 크기가 작아져, 디자인룰이 0.3㎛이하인 소자 분리 공정에는 적용하기 곤란하다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 버즈 비크의 성장을 억제시킬 수 있는 소자 분리 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 기판 상면에 제 1 산화막과 제 1 질화막을 순차적으로 형성한다. 제 1 질화막을 구비한 상기 기판에 트렌치를 형성하여, 트렌치의 내벽에 제 2 질화막을 형성하고, 이후, 상기 트렌치를 채우도록 폴리층을 형성한다. 다음, 상기 폴리층을 전면 식각하여, 상기 폴리층이 상기 트렌치 부분에만 남게한다. 다음 상기 제 1 질화막을 제거하고, 상기 제 1 질화막이 제거된 후, 상기 폴리층 상면에 제 2 산화막을 형성한다. 여기서, 제 1 질화막은 1500Å이하의 두께를 갖으며, 제 2 질화막은 약 100Å이다. 제 2 질화막은 고온 어닐링 또는 플라즈마 처리에 의해 형성되는데, 고온 어닐링시 반응가스로 NH3또는 N2O를 이용한다. 플라즈마 처리시 반응가스로 N2, NH3또는 N2O를 이용하고, 안정화 가스로 Ar을 이용한다.
한편, 상기 제 2 질화막 형성 단계 후 상기 폴리층 형성 단계 전에, 상기 제 2 질화막을 N2분위기에서 어닐링하여, 트렌치 형성 및 제 2 질화막 형성시 실리콘 기판에 형성된 격자 결함을 완화시킨다.
제 2 산화막은 H2와 O2의 혼합 가스 분위기에서 습식 산화 또는 O2가스 분위기에서 건식 산화에 의해 형성된다.
이상에서, 트렌치 내벽에 형성된 제 2 질화막, 트렌치를 채우는 폴리층 및 폴리층 상부에 형성된 제 2산화막으로 구성된 3층 구조에 의해 소자들이 분리되며, 제 2 산화막 형성시, 버즈 비크 발생이 억제되어 활성 영역의 확보가 용이하다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 장치의 소자 분리 방법을 나타내는 제조 공정 단면도
이하, 본 발명에 따른 반도체소자의 소자분리방법을 첨부된 도면을 참조로 본 발명을 상세히 설명한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 장치의 소자 분리 방법을 나타내는 제조 공정 단면도이다.
본 발명에 따른 반도체장치의 소자분리방법은, 도 1a에 도시된 바와 같이, 반도체 기판(11) 상면에 산화막(13)을 성장시킨다음, 상기 산화막(13) 상면에 패드 질화막(15)을 성장시킨다. 이때, 상기 산화막(13)은 질화막(15)의 스트레스 완화역할을 한다. 패드 질화막(15)의 두께는 후속 폴리 산화시 방지층이 될 수 있을 정도의 최소의 두께로 약 1500Å이하임이 바람직하다.
그다음, 도 1b에 도시된 바와같이, 상기 패드 질화막(15)이 형성된 기판의 소정 부분에 트렌치(17)를 형성한다. 이때, 상기 트렌치(17)의 깊이는 약 500 내지 3000Å이다. 또한, 상기 트렌치(17)를 포함하는 부분은 소자 분리 영역에 해당한다.
이어서, 도 1c에 도시된 바와같이, 결과물을 질화물 분위기에서 고온 어닐링을 하거나 플라즈마 표면처리를 실시하여 상기 트렌치(17) 내벽에 질화층(19)을 형성한다. 이때, 상기 플라즈마 처리시, 안정화 가스로서 Ar을 사용하고, 반응가스로서 N2, NH3또는 N2O를 이용한다. 또한, 고온 어닐링시에는 반응가스로서 NH3또는 N2O를 이용한다. 이때, 질화층(19)의 두께는 약 100Å이다.
그다음, 상기 질화층(19) 형성후, 질소 분위기에서 어닐링을 실시하여, 트랜치(17) 및 질화층(19) 형성시 실리콘 기판에 생성된 격자 결함을 제거한다.
이어서, 도 1d에 도시된 바와같이, 도핑되지 않은 폴리를 트렌치 내부를 완전히 매립할 수 있도록 증착하여 폴리층(21)을 형성한다. 이때, 상기 질화막(15) 상면에도 폴리층(21)이 형성된다.
그다음, 도 1e에 도시된 바와같이, 활성 영역상부의 폴리층(21)을 제거하기 위해, 결과물 전면을 전체 식각하여, 트렌치 내부에만 위치하는 폴리층(23)을 형성한다음, 도면에는 도시되지 않았지만, 상기 활성영역에 존재하는 질화막(15)을 제거한다.
이어서, 도 1f에 도시된 바와같이, 상기 폴리층(23)의 상면을 산화시켜 산화막(27)을 형성한다. 이때, 상기 폴리층(23)의 에지에는 질화막(15)이 존재하지 않으므로 폴리층의 상면을 포함한 측면에도 산화막이 형성된다. 한편, 기판의 산화 속도는 폴리의 산화 속도보다 작다. 더구나, 활성 영역에는 산화막(13)이 기판을 덮고 있으므로, 폴리층(23)에서의 산화막의 성장 속도에 비해 기판 표면이 산화되는 속도가 상당히 작다.
즉, 상기 폴리층(23)의 산화후 활성 영역상면에 존재하는 산화막(16)의 두께는 폴리층(23) 상면에 형성된 산화막(27)의 두께보다 얇다. 상기 산화는 H2와 O2의 혼합 가스 분위기에서 습식 산화일 수 있고, O2가스 분위기에서 건식 산화될 수 있다. 양자의 경우의 산화 온도는 800 내지 1100℃이다.
그다음, 도 1g에 나타난 바와 같이, 식각 공정을 실시하여, 활성 영역 상면의 산화막(16)을 완전히 제거하는 반면 폴리층(23)상면의 산화막(27)의 일부(29)는 남게 한다. 한편, 트랜치 내벽에 형성되었던 질화막(19)은 일부 산화되어 실리콘산화질화층(20)으로 전이하여 질화막(19)과 접촉하는 실리콘 기판에 대한 산화방지벽 역할을 한다. 따라서, 트랜치 내벽에 형성된 실리콘산화질화층(20), 트랜치를 채우는 폴리층(25) 및 폴리층(25) 상면에 형성된 산화막(29)으로 구성된 소자 분리 영역이 형성된다.
한편, 다른 실시예로, 도 1e에서, 폴리층(21)을 전면 식각한후, 질화막(15)을 제거하지 않은 상태에서, 폴리층(23)의 표면을 산화시킬수 있다. 이때에는 폴리층(23)의 에지 부분에 질화막(15)이 존재하여 단면이 수직인 산화막이 형성된다.
그다음, 질화막(15)을 제거한후, 결과물 전면에 희생 산화막을 형성한다. 이때, 폴리층의 상부에도 산화막이 형성되고, 게이트 프리 세정(pre-cleaning) 공정에 의해 폴리 산화막의 일부가 제거되어, 산화막의 측단면은 완만한 경사면을 갖게 된다.
이상에서 설명한 바와같이, 본 발명에 따른 반도체장치의 소자분리 방법은, 종래의 소자 분리 방법에 비해 버즈 비크의 발생을 억제할 수 있어, 활성 영역의 확보가 용이하므로 후속 공정에서의 공정 마진을 충분히 확보할 수 있다. 또한, 기판에 트렌치를 형성하여 소자를 분리하므로, 반도체 소자의 크리티컬 디멘젼이 작은 경우에도 양호한 소자 분리 특성을 얻을 수 있다.

Claims (9)

  1. 반도체 기판을 준비하는 단계,
    상기 기판 상면에 제 1 질화막을 형성하는 단계,
    상기 제 1 질화막을 구비한 상기 기판에 트렌치를 형성하는 단계,
    질화물분위기하에서 고온아닐링처리 또는 플라즈마처리에 의해 상기 트렌치의 내벽에 제 2 질화막을 형성하는 단계,
    상기 제2질화막을 포함한 트렌치를 채우도록 폴리층을 형성하는 단계,
    상기 폴리층을 전면 식각하여, 상기 폴리층이 상기 트렌치 부분에만 남게하는 단계,
    상기 제 1 질화막을 제거하는 단계, 및
    상기 제 1 질화막을 제거한 후, 상기 폴리층 상면에 산화막을 형성하는 단계를 구비하는 반도체 장치의 소자 분리 방법.
  2. 제 1 항에 있어서, 상기 제 1 질화막 형성 이전에 상기 기판 상면에 제 2산화막을 형성하는 단계를 더 구비하는 반도체 장치의 소자 분리 방법.
  3. 제 1 항에 있어서, 상기 제 1 질화막은 1500Å이하의 두께를 갖는 반도체 장치의 소자 분리 방법.
  4. 제 1 항에 있어서, 상기 고온 어닐링시 반응가스로 NH3또는 N2O를 이용하는 반도체 장치의 소자 분리 방법.
  5. 제 1 항에 있어서, 상기 플라즈마 처리시 반응가스로 N2, NH3또는 N2O를 이용하고, 안정화 가스로 Ar을 이용하는 반도체 장치의 소자 분리 방법.
  6. 제 1 항에 있어서, 상기 제 2 질화막은 약 100Å인 반도체 장치의 소자 분리 방법.
  7. 제 1 항에 있어서, 상기 제 2 질화막 형성 단계 후 상기 폴리층 형성 단계 전에, 상기 제 2 질화막을 N2분위기에서 어닐링하는 반도체 장치의 소자 분리 방법.
  8. 제 1 항에 있어서, 상기 산화막은 H2와 O2의 혼합 가스 분위기에서 습식 산화에 의해 형성되는 반도체 장치의 소자 분리 방법.
  9. 제 1 항에 있어서, 상기 산화막은 O2가스 분위기에서 건식 산화에 의해 형성되는 반도체 장치의 소자 분리 방법.
KR1019980025797A 1998-06-30 1998-06-30 반도체장치의소자분리방법 KR100315019B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025797A KR100315019B1 (ko) 1998-06-30 1998-06-30 반도체장치의소자분리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025797A KR100315019B1 (ko) 1998-06-30 1998-06-30 반도체장치의소자분리방법

Publications (2)

Publication Number Publication Date
KR20000004365A KR20000004365A (ko) 2000-01-25
KR100315019B1 true KR100315019B1 (ko) 2002-05-13

Family

ID=19542185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025797A KR100315019B1 (ko) 1998-06-30 1998-06-30 반도체장치의소자분리방법

Country Status (1)

Country Link
KR (1) KR100315019B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521591A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521591A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20000004365A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
US6326282B1 (en) Method of forming trench isolation in a semiconductor device and structure formed thereby
US6074930A (en) Method for forming a trench isolation structure comprising an interface treatment for trench liner and a subsequent annealing process
KR100278729B1 (ko) 집적 회로에서의 전기적 분리 구조체 형성 방법
KR20020042251A (ko) 반도체 소자의 분리구조 제조방법
JPH06216120A (ja) 集積回路の電気的分離構造の形成方法
KR100315019B1 (ko) 반도체장치의소자분리방법
US5858860A (en) Methods of fabricating field isolated semiconductor devices including step reducing regions
KR100353821B1 (ko) 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법
KR20070057576A (ko) 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법
KR100895824B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100510994B1 (ko) 복합 반도체소자의 소자분리막 형성방법
KR100515034B1 (ko) 트렌치 격리 제조 방법
US5861339A (en) Recessed isolation with double oxidation
KR100419877B1 (ko) 반도체 장치의 소자 분리 방법
KR20000002769A (ko) 트렌치를 이용한 반도체 장치의 소자 분리 방법
KR100249026B1 (ko) 반도체장치의 소자 격리 방법
KR20000044560A (ko) 반도체 소자의 트렌치형 소자 분리막 형성방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR19990042453A (ko) 반도체소자의 소자분리막 제조방법
KR20000075301A (ko) 반도체 소자의 트렌치형 소자 분리막 형성방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100335802B1 (ko) 반도체소자의소자분리막형성방법
KR100845227B1 (ko) 소자 분리막 형성 방법
KR100753033B1 (ko) 반도체 장치의 제조방법
KR100245097B1 (ko) 필드산화막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee