JPH01187866A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01187866A JPH01187866A JP1073688A JP1073688A JPH01187866A JP H01187866 A JPH01187866 A JP H01187866A JP 1073688 A JP1073688 A JP 1073688A JP 1073688 A JP1073688 A JP 1073688A JP H01187866 A JPH01187866 A JP H01187866A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 33
- 238000005530 etching Methods 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 4
- 244000237986 Melia azadirachta Species 0.000 description 2
- 235000013500 Melia azadirachta Nutrition 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 235000018936 Vitellaria paradoxa Nutrition 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- BAPZCSMFCUVUHW-UHFFFAOYSA-N dichloro(fluoro)methane Chemical compound F[C](Cl)Cl BAPZCSMFCUVUHW-UHFFFAOYSA-N 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 239000010802 sludge Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に係り、特に誘
′亀体分喘揄造の製造方法に関するものである。
′亀体分喘揄造の製造方法に関するものである。
従来、この種の半導体集積回路装置の製造方法は、「ア
イ・イー・デー・エム８２．Ｐ５８〜６１゜１アン・ア
イソレイション・チクノロソイφフォー・ハイ・Δフォ
ーマンス・バイポーラ、メモリーズ・・・アイ−オー・
ビー拳■”（ＩＥＤＭ８２．Ｐ５８〜６１ 、” ＡＮ
ｌ５ＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧＹＦＯ
ＲＨＩＧＨＰＥＲＦＯＲＭＡＮＣＥ ＢＩＰＯＬＡＲ
ＭＥＭＯＲＩ ＥＳ ・Ｉ ＯＰ ＩＩ”）、１９８５
年、 ＶＬＳＩ。
イ・イー・デー・エム８２．Ｐ５８〜６１゜１アン・ア
イソレイション・チクノロソイφフォー・ハイ・Δフォ
ーマンス・バイポーラ、メモリーズ・・・アイ−オー・
ビー拳■”（ＩＥＤＭ８２．Ｐ５８〜６１ 、” ＡＮ
ｌ５ＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧＹＦＯ
ＲＨＩＧＨＰＥＲＦＯＲＭＡＮＣＥ ＢＩＰＯＬＡＲ
ＭＥＭＯＲＩ ＥＳ ・Ｉ ＯＰ ＩＩ”）、１９８５
年、 ＶＬＳＩ。
シンボッニーム、Ｐ４２〜４３．＝７・シェー・アイソ
レーション・チクノロソイ・フォー・バイポーラ・ＶＬ
ＳＩ・ロジック・アイ・オー・ピー・”’（１９８５年
、ＶＬＳｌ、ＳＹＭＰＯ８ＩＵＭ。
レーション・チクノロソイ・フォー・バイポーラ・ＶＬ
ＳＩ・ロジック・アイ・オー・ピー・”’（１９８５年
、ＶＬＳｌ、ＳＹＭＰＯ８ＩＵＭ。
Ｐ４２〜４３． ＠Ａ ＮＥＷ ｌ５ＯＬＡ Ｔｌ
０ＮＴＥＣＨＮＯＬＯＧＹ ＦＯＲＢＩＰＯＬ ＡＲ
ＶＬＳＩＬＯＧＩＣ，ｌ０Ｐ−Ｌ−３，１９８７年、Ｖ
ＬＳＩ−シンボッニーム、Ｐ１７〜１８．１アトレンチ
、アイソレージ冒ン、チクノロソイ、７オ＋、ハイスピ
ード、アンド、ローフ９ワー、デデペイシ２ン。
０ＮＴＥＣＨＮＯＬＯＧＹ ＦＯＲＢＩＰＯＬ ＡＲ
ＶＬＳＩＬＯＧＩＣ，ｌ０Ｐ−Ｌ−３，１９８７年、Ｖ
ＬＳＩ−シンボッニーム、Ｐ１７〜１８．１アトレンチ
、アイソレージ冒ン、チクノロソイ、７オ＋、ハイスピ
ード、アンド、ローフ９ワー、デデペイシ２ン。
ハイポ−５，ＬＳＩ’Ｓ” （１９８７年、ＶＬＳＩ
−８ＹＭＰＯ８ＩＵＭ、ＰＩ７〜１８．′″Ａ ＴＲ
ＥＮＣＨｌ５−ＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧ
Ｙ ＦＯＲＨＩＧＨ−８ＰＥＥＤ ＡＮＤ ＬＯ
Ｗ−ＰＯＷＥＲＤＩＳＳＩＰＡＴＩＯＮＲＩＰＯＬＡＲ
，ＬＳＩ’ Ｓ’）Ｊ に開示されるものかあシ、こ
れは、トレンチ分離法と称されるもので、反応性イオン
エツチングと呼ばれる異方性エツチング技術を用い、シ
リコン基板に対し＃１は垂直で幅が狭く且つ深い溝を形
成し、その溝の内壁を薄く酸化した後、溝内部ｆｔ Ｃ
Ｖ Ｄ ［６形成法により完全に埋戻し、エッチパック
法を用いて平坦化することによ多素子分離領域を形成す
る技術である。
−８ＹＭＰＯ８ＩＵＭ、ＰＩ７〜１８．′″Ａ ＴＲ
ＥＮＣＨｌ５−ＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧ
Ｙ ＦＯＲＨＩＧＨ−８ＰＥＥＤ ＡＮＤ ＬＯ
Ｗ−ＰＯＷＥＲＤＩＳＳＩＰＡＴＩＯＮＲＩＰＯＬＡＲ
，ＬＳＩ’ Ｓ’）Ｊ に開示されるものかあシ、こ
れは、トレンチ分離法と称されるもので、反応性イオン
エツチングと呼ばれる異方性エツチング技術を用い、シ
リコン基板に対し＃１は垂直で幅が狭く且つ深い溝を形
成し、その溝の内壁を薄く酸化した後、溝内部ｆｔ Ｃ
Ｖ Ｄ ［６形成法により完全に埋戻し、エッチパック
法を用いて平坦化することによ多素子分離領域を形成す
る技術である。
以下、この技術について詳述する。
先ず、第２図（Ａ）に示す如く、Ｐ−型シリコン基板２
０１上に、Ｎ＋Ｗ ｍ返鉱散層２０２及ヒＮ−型エピタ
キシャル層２０３を順次積層形成した後、Ｎ−型エピタ
キシャル１４２０３上に、シリコンのエツチングマスク
となるシリコン殴化膜２０４を形成する。その後、写真
蝕刻法によ〕シリコン酸化膜２０４の素子分離領域とな
るべき領域に開口部を形成し、第１ステツプの異方性エ
ツチング技術を用い、シリコン酸化膜２０４をマスクと
してＰ−型シリコン基板２０１上に、側壁が概ね垂直で
深ざが２μｍ以上の＃Ｉｔ２０５，２０６を形成する。
０１上に、Ｎ＋Ｗ ｍ返鉱散層２０２及ヒＮ−型エピタ
キシャル層２０３を順次積層形成した後、Ｎ−型エピタ
キシャル１４２０３上に、シリコンのエツチングマスク
となるシリコン殴化膜２０４を形成する。その後、写真
蝕刻法によ〕シリコン酸化膜２０４の素子分離領域とな
るべき領域に開口部を形成し、第１ステツプの異方性エ
ツチング技術を用い、シリコン酸化膜２０４をマスクと
してＰ−型シリコン基板２０１上に、側壁が概ね垂直で
深ざが２μｍ以上の＃Ｉｔ２０５，２０６を形成する。
次に、第２図（Ｂ）に示す如く、写真蝕刻法Ｖ（よシ広
いフィールド領域２０７及びバイポーラ素子のペースコ
レクタ間分離領域２０８に開口部全有するホトレノスト
２０９を形成する。その後、このホトレジスト２０９を
マスクとして露出したシリコン酸化膜２０４をエツチン
グ除去する。
いフィールド領域２０７及びバイポーラ素子のペースコ
レクタ間分離領域２０８に開口部全有するホトレノスト
２０９を形成する。その後、このホトレジスト２０９を
マスクとして露出したシリコン酸化膜２０４をエツチン
グ除去する。
続いて、ホトレソス）２０９ｔ−除去後、第２図（Ｃ）
に示す如く、シリコン酸化膜２０４をマスクとして、再
度Ｐ−型シリコン基板２０１の第２ステツプの異方性エ
ツチングを行なう。この第２ステツプの異方性エツチン
グは、溝２０５．２０６の底部とフィールド９ｊ４域２
０７及びペース・コレクタ間分離領域２０８の表面上で
同時に進行し、その深さは、溝２０５，２０６が少くと
もＮ埋込拡散層２０２を貫通し、Ｐ−型シリコン基板２
０１に到達する様にする。
に示す如く、シリコン酸化膜２０４をマスクとして、再
度Ｐ−型シリコン基板２０１の第２ステツプの異方性エ
ツチングを行なう。この第２ステツプの異方性エツチン
グは、溝２０５．２０６の底部とフィールド９ｊ４域２
０７及びペース・コレクタ間分離領域２０８の表面上で
同時に進行し、その深さは、溝２０５，２０６が少くと
もＮ埋込拡散層２０２を貫通し、Ｐ−型シリコン基板２
０１に到達する様にする。
その後、シリコン酸化１１２０４を除去し、全表面を、
薄く熱酸化した後、第２図（Ｄ）に示す如く、ＣＶＤ法
で形成したＣＶＤ酸化膜２１０によ〕溝２０５．２０６
を完全に埋め戻すと同時に、フィールド領域２０７上の
ＣＶＤ酸化膜２１０の表面が素子形成領域２１１０表面
と同勢又は高いレベルになる迄ＣＶＤ酸化膜２１０ｔ−
堆積する。更に、７ イー ／ｌ／ ）’領域２０７上
（７）ＣＶＤｍ化膜２１０の表面上に、第２ステツプで
のシリコンエツチングの深さとほぼ等しい厚みのホトレ
ジスト２１２ｔ−写真蝕刻法によ層形成する。その結果
、フィールド領域２０７上のホトレジスト２１２の表面
と素子形成領域２１１上のＣＶＩ）酸化膜２１０の表面
ｔよほぼ等しいレベルとなる。その後、再びホトレジス
ト２１３を全面に塗布し、ホトレノスト２１２の周囲の
窪みを埋めると共に１表面を完全に平坦化する。
薄く熱酸化した後、第２図（Ｄ）に示す如く、ＣＶＤ法
で形成したＣＶＤ酸化膜２１０によ〕溝２０５．２０６
を完全に埋め戻すと同時に、フィールド領域２０７上の
ＣＶＤ酸化膜２１０の表面が素子形成領域２１１０表面
と同勢又は高いレベルになる迄ＣＶＤ酸化膜２１０ｔ−
堆積する。更に、７ イー ／ｌ／ ）’領域２０７上
（７）ＣＶＤｍ化膜２１０の表面上に、第２ステツプで
のシリコンエツチングの深さとほぼ等しい厚みのホトレ
ジスト２１２ｔ−写真蝕刻法によ層形成する。その結果
、フィールド領域２０７上のホトレジスト２１２の表面
と素子形成領域２１１上のＣＶＩ）酸化膜２１０の表面
ｔよほぼ等しいレベルとなる。その後、再びホトレジス
ト２１３を全面に塗布し、ホトレノスト２１２の周囲の
窪みを埋めると共に１表面を完全に平坦化する。
最後に、第２図（Ｅ） Ｋ示す如く、ＣＶＤｍ化膜２１
０とホトレジスト２１２，２１３のエツチング速度が概
ね等しくなる様に制御されたエツチング条件によりエッ
チパックを行ない、素子形成領域２１１の表面が露出し
た時点でエツチングを停止し、ＣＶＤｊ＆化膜２１０の
素子分離領域２１４及びフィールド領域２１ｓｔ−形成
していた。
０とホトレジスト２１２，２１３のエツチング速度が概
ね等しくなる様に制御されたエツチング条件によりエッ
チパックを行ない、素子形成領域２１１の表面が露出し
た時点でエツチングを停止し、ＣＶＤｊ＆化膜２１０の
素子分離領域２１４及びフィールド領域２１ｓｔ−形成
していた。
然し乍ら、上述した従来方法においては、第１ステツグ
のシリコンエツチング後、フィールド領域２０７上のシ
リコン販出ｍ２０４を除去するための写真蝕刻工程にお
いて、深さが旅い溝２０５゜２０６を含む基板２０１上
に、ホトレノスト２０９を塗布する際、粘性の高いホト
レソス）２０９’？厚く塗布した場合でも溝２０５．２
０６の存在のため、ホトレジスト２０９が均一に形成で
きず、ペース・コレクタ間分離領域２０８の開口精度の
低下により特性が変動する他、ホトレジスト２０９のマ
スク合せずれによりトランソスタのペース面積が変動し
、安定した特性が得られないという問題点があった。又
、素子分離領域２１４の微細化は、写真蝕刻法で規定さ
れる幅が限界であるため、サブミクロンレベルでの微細
な素子分離構造を得ることができないという問題点があ
った。
のシリコンエツチング後、フィールド領域２０７上のシ
リコン販出ｍ２０４を除去するための写真蝕刻工程にお
いて、深さが旅い溝２０５゜２０６を含む基板２０１上
に、ホトレノスト２０９を塗布する際、粘性の高いホト
レソス）２０９’？厚く塗布した場合でも溝２０５．２
０６の存在のため、ホトレジスト２０９が均一に形成で
きず、ペース・コレクタ間分離領域２０８の開口精度の
低下により特性が変動する他、ホトレジスト２０９のマ
スク合せずれによりトランソスタのペース面積が変動し
、安定した特性が得られないという問題点があった。又
、素子分離領域２１４の微細化は、写真蝕刻法で規定さ
れる幅が限界であるため、サブミクロンレベルでの微細
な素子分離構造を得ることができないという問題点があ
った。
本発明の目的は、上述の問題点に鑑み、安定した特注が
得られると共に、微細な素子分離構造を有する半導体集
積回路装置の製造方法を提供するものである。
得られると共に、微細な素子分離構造を有する半導体集
積回路装置の製造方法を提供するものである。
本発明は、上述した目的全達成するため、基板の一生面
−ヒの選択された領域ｅζ、第１のシリコン酸化膜を形
成する工程と、前記基板及び前記第１のシリコン酸化膜
の露出した全表面に第２のシリコン酸化膜を被着する工
程と、前記第１のシリコン酸化膜を表面上に有しない領
域の前記基板の選択された表面上の前記第２のシリコン
酸化膜を除去し、前記基板の表面を露出させる工程と、
前記基板の表面が露出している領域に、第１の溝を形成
する工程と、前ｉ３ピ第１のシリコン酸比膜を表面上ｖ
ｃ有しない領域の前記基板の表面上の前記第２のシリコ
ン酸１ヒ膜を除去し、前記基板の表面全露出ざゼる工程
と、前記基板の表向が露出している領域に、第２の溝を
形成すると共に、前記第１の＠を゛さらＶｃ深い竹とす
る工程と、前３ピｉｌ及び第２の溝を酸比膜Ｖこよシ埋
め戻す工程とを含むものである。
−ヒの選択された領域ｅζ、第１のシリコン酸化膜を形
成する工程と、前記基板及び前記第１のシリコン酸化膜
の露出した全表面に第２のシリコン酸化膜を被着する工
程と、前記第１のシリコン酸化膜を表面上に有しない領
域の前記基板の選択された表面上の前記第２のシリコン
酸化膜を除去し、前記基板の表面を露出させる工程と、
前記基板の表面が露出している領域に、第１の溝を形成
する工程と、前ｉ３ピ第１のシリコン酸比膜を表面上ｖ
ｃ有しない領域の前記基板の表面上の前記第２のシリコ
ン酸１ヒ膜を除去し、前記基板の表面全露出ざゼる工程
と、前記基板の表向が露出している領域に、第２の溝を
形成すると共に、前記第１の＠を゛さらＶｃ深い竹とす
る工程と、前３ピｉｌ及び第２の溝を酸比膜Ｖこよシ埋
め戻す工程とを含むものである。
し作 用〕
本発明Ｖこおいては、第１のシリコン酸化膜の・ぐター
ンＶこより素子形成領域、素子間分離領域、フィールド
領域及びペース・コレクタ間分離領域の位、置を規定し
、第２のシリコン酸比膜のパターンにより素子間分離用
冑、フィールド領域用溝及びペース・コレクタ間分離用
溝の位１ｔを規定するので、微細な前記領域及び溝が自
己整合的に形成される。
ンＶこより素子形成領域、素子間分離領域、フィールド
領域及びペース・コレクタ間分離領域の位、置を規定し
、第２のシリコン酸比膜のパターンにより素子間分離用
冑、フィールド領域用溝及びペース・コレクタ間分離用
溝の位１ｔを規定するので、微細な前記領域及び溝が自
己整合的に形成される。
以下、本発明の半導体集積回路装置の製造方法に係る一
実施例を第１図の製造工程断面図に基づいて説明する。
実施例を第１図の製造工程断面図に基づいて説明する。
先ず、第１図（Ａ） Ｋ示す如く、Ｐ−型シリコン基板
１０１上に、Ｎ型埋込拡散層１０２及びＮ″″型エピタ
キシャル層１０３’を順次積層形成した後、このＮ−型
エピタキシャル層１０３の表面上に、熱酸化法又はＣＶ
Ｄ法を以て厚さ帆７〜１．０μｍの第１のシリコン酸ｆ
ヒ膜１０４を積層形成する。次に、写真蝕刻法を用い、
異方性エツチング全行ない、第１のシリコン酸化膜１０
４のフィールド領域１０５、素子間分離領域１０６及び
ペース・コレクタ間分離領域１０７となる領域に、側面
が概ね垂直な開口部を設ける。その後、全表面にＣＶＤ
法により厚さ０．３〜０．５μ肩の第２のシリコン酸化
膜１０８を被着形成する。
１０１上に、Ｎ型埋込拡散層１０２及びＮ″″型エピタ
キシャル層１０３’を順次積層形成した後、このＮ−型
エピタキシャル層１０３の表面上に、熱酸化法又はＣＶ
Ｄ法を以て厚さ帆７〜１．０μｍの第１のシリコン酸ｆ
ヒ膜１０４を積層形成する。次に、写真蝕刻法を用い、
異方性エツチング全行ない、第１のシリコン酸化膜１０
４のフィールド領域１０５、素子間分離領域１０６及び
ペース・コレクタ間分離領域１０７となる領域に、側面
が概ね垂直な開口部を設ける。その後、全表面にＣＶＤ
法により厚さ０．３〜０．５μ肩の第２のシリコン酸化
膜１０８を被着形成する。
次に、第１図（Ｂ）に示す如く、写真蝕刻法を用い、素
子間分離領域１０６及び素子領域周囲のフィールド境界
領域上の第２のシリコン酸化膜１０８に対して異方往エ
ツチングを行ない自己整合的に開口幅２μｍ以下の微細
な開口部１０９．１１０を形成する。この時、開口部１
０９において、第１のシリコン酸ｆヒ膜１０４の・ぞタ
ーン仰］面ＶＣは第２のシリコン酸化膜１０８のサイド
ウオールが形成されるため、開口部１０９の開口幅は、
・第１のシリコン酸化膜１０４のパターン形成の際の写
真蝕刻法で規定される幅よシ第２のシリコン酸化膜１０
８の膜厚に応じて必ず細くなり、サブミクロンレベルの
開ロバターンが形成される。
子間分離領域１０６及び素子領域周囲のフィールド境界
領域上の第２のシリコン酸化膜１０８に対して異方往エ
ツチングを行ない自己整合的に開口幅２μｍ以下の微細
な開口部１０９．１１０を形成する。この時、開口部１
０９において、第１のシリコン酸ｆヒ膜１０４の・ぞタ
ーン仰］面ＶＣは第２のシリコン酸化膜１０８のサイド
ウオールが形成されるため、開口部１０９の開口幅は、
・第１のシリコン酸化膜１０４のパターン形成の際の写
真蝕刻法で規定される幅よシ第２のシリコン酸化膜１０
８の膜厚に応じて必ず細くなり、サブミクロンレベルの
開ロバターンが形成される。
次に、ホトレジスト１１１を除去した後、第１図（Ｃ）
に示す如く、第１のシリコン酸化膜１０４及び第２のシ
リコン酸化膜１０８をマスクとしてＮ−エピタキシャル
層１０３及びＮ＋埋込拡散層１０２に対し第１ステツグ
の異方性シリコンエツチングを行ない、側壁が概ね垂直
であシ、Ｎ＋埋込拡散層１０２を貫通する程度の深ざを
有する＃１ｔ１１２゜１１３を形成する。その後、フィ
ールド領域１０５上及びペース・コレクタ間分離領域１
０７上の第２のシリコン酸化膜１０８ｉ異方注エツチン
グにより除去する。
に示す如く、第１のシリコン酸化膜１０４及び第２のシ
リコン酸化膜１０８をマスクとしてＮ−エピタキシャル
層１０３及びＮ＋埋込拡散層１０２に対し第１ステツグ
の異方性シリコンエツチングを行ない、側壁が概ね垂直
であシ、Ｎ＋埋込拡散層１０２を貫通する程度の深ざを
有する＃１ｔ１１２゜１１３を形成する。その後、フィ
ールド領域１０５上及びペース・コレクタ間分離領域１
０７上の第２のシリコン酸化膜１０８ｉ異方注エツチン
グにより除去する。
続いて、第１図（Ｄ）に示す如く、素子形成領域上のｆ
ａｌのシリコン酸化６１０４及び第２のシリコン酸化膜
１０８をマスクとして第２ステツプの異方性シリコンエ
ツチングを行なう。この第２ステツプの異方性シリコン
エツチングにより溝１１２゜１１３は、更にエツチング
され、Ｎ＋埋込拡散層１０２を完全に貫通する溝となシ
、同時にベース・コレクタ間分離用溝及びフィールド領
域用溝が形成される。尚、この場合、第１及び第２ステ
ツプの異方性シリコンエツチングは、シリコンとシリコ
ン酸化膜とのエツチング選択比ｆ：ｆ！ｉＪ御すること
により第１ステツプのみにしても良い、即ち、シリコン
エツチングと同時に、フィールド領域１０５よ及びベー
ス−コレクタ間分離領域１０７上の第２のシリコン酸化
膜１０８のエツチングを進行さぜ、溝１１２及び１１３
がＮ＋埋込拡散層１０２ｔ−はぼ貫通する程度までエツ
チングが進行した時点で、第２のシリコン酸化膜１０８
のエツチングが完了する様にエツチング選択比全制飢す
れば良く、このシリコンとシリコン酸化膜とのエツチン
グ選択比は、例えば公知の異方性エツチング装ｆｌ （
ＲＩＥ）において、シリコンのＡ方１４エツチングガス
であるＣＣｌ２ 、ＣＣｌ２Ｆ冨及び５ｉＣ１４咎に酸
素を０〜３０％添加することで容易に制御でき、選択比
が概ね３〜２０の範囲であれば、任意に選択できる。
ａｌのシリコン酸化６１０４及び第２のシリコン酸化膜
１０８をマスクとして第２ステツプの異方性シリコンエ
ツチングを行なう。この第２ステツプの異方性シリコン
エツチングにより溝１１２゜１１３は、更にエツチング
され、Ｎ＋埋込拡散層１０２を完全に貫通する溝となシ
、同時にベース・コレクタ間分離用溝及びフィールド領
域用溝が形成される。尚、この場合、第１及び第２ステ
ツプの異方性シリコンエツチングは、シリコンとシリコ
ン酸化膜とのエツチング選択比ｆ：ｆ！ｉＪ御すること
により第１ステツプのみにしても良い、即ち、シリコン
エツチングと同時に、フィールド領域１０５よ及びベー
ス−コレクタ間分離領域１０７上の第２のシリコン酸化
膜１０８のエツチングを進行さぜ、溝１１２及び１１３
がＮ＋埋込拡散層１０２ｔ−はぼ貫通する程度までエツ
チングが進行した時点で、第２のシリコン酸化膜１０８
のエツチングが完了する様にエツチング選択比全制飢す
れば良く、このシリコンとシリコン酸化膜とのエツチン
グ選択比は、例えば公知の異方性エツチング装ｆｌ （
ＲＩＥ）において、シリコンのＡ方１４エツチングガス
であるＣＣｌ２ 、ＣＣｌ２Ｆ冨及び５ｉＣ１４咎に酸
素を０〜３０％添加することで容易に制御でき、選択比
が概ね３〜２０の範囲であれば、任意に選択できる。
その後、素子形成領域上に残存するＭ４１及び第２のシ
リコン酸化膜１０４．１０８を除去し、続いて、全表面
を薄く熱酸化した後、第１図（Ｅ）に示す如く、ＣＶＤ
法で形成したＣＶＤｒＲ化膜１１４により＃Ｉｔ１１２
，１１３’を完全に埋め戻すと同時に、フィールド領域
１０５上の（、’ＶＤ酸化膜１１４０表面が素子形成体
域１１５の表面と同等又は高いレベルになる迄ＣＶＤ酸
化膜１１４ｔ−堆積する、その後の工程は、従来方法と
同様であり、２ステツグのホトレノス）１１５，１１６
ｍ布工程及びエッチパック法により紫子形成領域１１７
が露出する迄表面を平坦化し、第１図（Ｆ）に示す様な
素子分離領域１１８及びフィールド領域１１９を有する
半導体集積回路装置の誘電体分離構造を完成する。
リコン酸化膜１０４．１０８を除去し、続いて、全表面
を薄く熱酸化した後、第１図（Ｅ）に示す如く、ＣＶＤ
法で形成したＣＶＤｒＲ化膜１１４により＃Ｉｔ１１２
，１１３’を完全に埋め戻すと同時に、フィールド領域
１０５上の（、’ＶＤ酸化膜１１４０表面が素子形成体
域１１５の表面と同等又は高いレベルになる迄ＣＶＤ酸
化膜１１４ｔ−堆積する、その後の工程は、従来方法と
同様であり、２ステツグのホトレノス）１１５，１１６
ｍ布工程及びエッチパック法により紫子形成領域１１７
が露出する迄表面を平坦化し、第１図（Ｆ）に示す様な
素子分離領域１１８及びフィールド領域１１９を有する
半導体集積回路装置の誘電体分離構造を完成する。
以上説明した様に本発明によれば、第１のシリコン酸化
膜のパターンによ）素子形成領域、素子間分離領域、フ
ィールド領域及びペース・コレクタ間分離領域の位置を
規定すると共に、第２のシリコン酸化膜のパターンによ
り幅が狭く深さの深い素子間分離用溝の領域と幅が広く
深さが浅いフィールド領域用溝及びペース・コレクタ間
分離用溝の領域の位置を規定するので、各領域及び溝は
、全て自己整合的に形成される。従って、旅い溝の形成
後における写真蝕刻工程が不要となる九め、工程が容易
になると共に、再現性が向上できる他、マスク合せずれ
によるペース面積の変動が防止でき、特性を安定できる
。又、幅が狭く深さの深い溝となる素子間分離領域にお
いては、写真蝕刻法で規定される幅の第１のシリコン酸
化膜の開口部に形成された第２のシリコン酸化膜のサイ
ドウオールが素子間分離用の溝を形成するためのエツチ
ングマスクとなるため、微細なサフ゛ｉクロンレベルの
素子間分離領域が形成され、高菓稙化かできる。更に、
シリコンとシリコン酸化膜とのエツチング選択比ｆ ｔ
ｔＪｏ ｈすることにより素子間分離用溝、フィールド
領域用Ｍ及びペース・コレクタ間分離用海が同時に形成
され、工程の短縮化、コスト低減及び歩１１１１シが向
上できる等の特有の効果により前述の間聴点を解決し得
る。
膜のパターンによ）素子形成領域、素子間分離領域、フ
ィールド領域及びペース・コレクタ間分離領域の位置を
規定すると共に、第２のシリコン酸化膜のパターンによ
り幅が狭く深さの深い素子間分離用溝の領域と幅が広く
深さが浅いフィールド領域用溝及びペース・コレクタ間
分離用溝の領域の位置を規定するので、各領域及び溝は
、全て自己整合的に形成される。従って、旅い溝の形成
後における写真蝕刻工程が不要となる九め、工程が容易
になると共に、再現性が向上できる他、マスク合せずれ
によるペース面積の変動が防止でき、特性を安定できる
。又、幅が狭く深さの深い溝となる素子間分離領域にお
いては、写真蝕刻法で規定される幅の第１のシリコン酸
化膜の開口部に形成された第２のシリコン酸化膜のサイ
ドウオールが素子間分離用の溝を形成するためのエツチ
ングマスクとなるため、微細なサフ゛ｉクロンレベルの
素子間分離領域が形成され、高菓稙化かできる。更に、
シリコンとシリコン酸化膜とのエツチング選択比ｆ ｔ
ｔＪｏ ｈすることにより素子間分離用溝、フィールド
領域用Ｍ及びペース・コレクタ間分離用海が同時に形成
され、工程の短縮化、コスト低減及び歩１１１１シが向
上できる等の特有の効果により前述の間聴点を解決し得
る。
第１図は本発明の半導体に＆回路装置の製造方法に係る
一実施例を示す工程断面図、第２図は従来方法の工程断
面図である。 １０１−Ｐ−基板、１０２・Ｎ＋埋込拡散層、１０３・
・・Ｎ−″エピタキシャル層、１０４・・・第１のシリ
コン酸化膜、１０５・・・フィールド領域、１０６・・
・素子間分離領域、１０７・・・ベース・コレクタ間分
離領域、１０８・・・第２のシリコン酸化膜、１０９．
１１０・・・開口部、１１１・・・ホトレジスト、１１
２，１１３・・・溝、１１４・・・ＣＶＤ酸化膜。
一実施例を示す工程断面図、第２図は従来方法の工程断
面図である。 １０１−Ｐ−基板、１０２・Ｎ＋埋込拡散層、１０３・
・・Ｎ−″エピタキシャル層、１０４・・・第１のシリ
コン酸化膜、１０５・・・フィールド領域、１０６・・
・素子間分離領域、１０７・・・ベース・コレクタ間分
離領域、１０８・・・第２のシリコン酸化膜、１０９．
１１０・・・開口部、１１１・・・ホトレジスト、１１
２，１１３・・・溝、１１４・・・ＣＶＤ酸化膜。
Claims (1)
- 【特許請求の範囲】 基板の一主面上の選択された領域に、第１のシリコン
酸化膜を形成する工程と、 前記基板及び前記第１のシリコン酸化膜の露出した全表
面に第２のシリコン酸化膜を被着する工程と、 前記第１のシリコン酸化膜を表面上に有しない領域の前
記基板の選択された表面上の前記第２のシリコン酸化膜
を除去し、前記基板の表面を露出させる工程と、 前記基板の表面が露出している領域に、第１の溝を形成
する工程と、 前記第１のシリコン酸化膜を表面上に有しない領域の前
記基板の表面上の前記第２のシリコン酸化膜を除去し、
前記基板の表面を露出させる工程と、 前記基板の表面が露出している領域に、第２の溝を形成
すると共に、前記第１の溝をさらに深い溝とする工程と
、 前記第１及び第２の溝を酸化膜により埋め戻す工程とを
含むことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073688A JPH01187866A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073688A JPH01187866A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187866A true JPH01187866A (ja) | 1989-07-27 |
Family
ID=11758578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073688A Pending JPH01187866A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
-
1988
- 1988-01-22 JP JP1073688A patent/JPH01187866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
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