JPS62132341A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、特に深い溝の埋め込み
方法に関する。

従来の技術 半導体装置、特にＬＳＩ（大規模集積回路）の微細化、
高密度化が進むとＬＳＩ内のトランジスタ間を分離する
領域をできる限り狭くする必要があり、絶縁膜や絶縁膜
を介して半導体膜を埋込んだ溝（分離溝）を形成する分
離法が提案されている・つ またメモリー用ＬＳＩのうちＤＲＡＭ（ダイナミックラ
ンダムアクセスメモリー）では小さな占有面積で大きな
電荷蓄積キャパシターを形成するために側壁に絶縁膜を
形成し電極となる多結晶半導体膜を埋込んだ溝（溝キヤ
パシタ−）も提案されている。

これら分離溝、溝キャパシターはその占有面積を小さく
、かつ深くする必要があるが、狭い幅でかつ深い溝を絶
縁膜あるいは多結晶半導体膜を埋めるのは容易なことで
はない。

第２図に従来の分離溝形成のだめの工程図を示し、以下
に従来方法を詳しく説明する。

６は８１基板をエツチングして形成した溝、６は溝側壁
に形成した５１０２膜、７は溝４に埋め込む多結晶Ｓ１
膜である。

まずＳｉ基板１に薄いＳｉＯ２膜２　、５ｉ５Ｎ４膜３
を形成しエツチングマスクとなるＣｖＤ酸化膜４を形成
した後、ＣｖＤ酸化膜４をマスクとしてＳｉ３Ｎ４膜３
　、５ｉ０２膜２および＄１基板１を反応性イオンエツ
チング（ＲＩＢ）法で選択的にエツチングして溝６を形
成する（第２図ａ）。

ｃｖＤ酸化膜４を除去し、溝５側壁に５１０２膜６を形
成した後ＣＶＩ）法で溝５が埋め込まれる厚さの多結晶
Ｓｉ膜７を形成する（第２図ｂ）。

この時に溝５が深いと溝５内部が完全には多結晶Ｓｉ膜
７で埋め込まれずに空洞８を生じることが多い。これは
多結晶Ｓｉ膜７を埋め込む際にたとえばＳｉＨ４の熱分
解反応を行なわせるが、深い溝内に多結晶Ｓｉ膜が埋め
込まれていくと残る溝空間が狭くなり、溝の下方に十分
な量の反応ガスであるＳｉＨ４が供給されにくくなる。

　−刃溝の上方は開放されているだめＳｉＨ４は十分供
給され多結晶Ｓｉ膜が形成され続けいっそう溝の下方へ
のＳ１４供給がされにくくなる。その結果溝５の上方は
多結晶Ｓｉ膜７が埋められても空洞８ができてしまう（
第２図ｂ） その後は厚いホトレジストなどの樹脂を回転塗布し、こ
の樹脂および溝６以外の領域の多結晶Ｓ１膜７をエツチ
ング（エッチバック）して（第２図Ｃ）溝６内にのみ多
結晶Ｓｉ膜７を残す。

このとき溝５内の空洞８が太きいと多結晶Ｓ１膜７をエ
ッチバックした後に空洞８が露出し、後で溝Ｓ上に形成
する配線電極の断線、エツチング残りによる配線電極間
の短絡、さらには空洞８内に入つたエツチング液、洗浄
液が残留することによる信頼性の低下等の原因になる。

多結晶Ｓｉ膜７形成時に溝５内に空洞８を生じないため
には溝内に十分反応ガスが供給されればよいがそのため
に溝上方の寸法を大きくすると分離領域の面積が大きく
なるためＬＳＩの微細化。

高密度化の妨げになる。

発明が解決しようとする問題点 本発明は幅が狭くしかも深さ大なる溝に多結晶半導体膜
や絶縁膜を埋込む際に空洞ができる問題を解決しようと
するものである。

上記問題の解決方法はすでにいくつか提案されている。

そのうちの一つは溝にたとえば多結晶Ｓ１膜を開口部が
閉ざされないように途中まで埋め込み、ホトレジストを
塗布して空洞（埋められずに残った凹部）を埋め込んだ
後このホトレジストを全面ドライコントロールエツチン
グを行ない同時に開口部の多結晶Ｓｉ膜をエツチングし
て開口部が広く開いた形状の多結晶Ｓ１膜を形成して続
いて形成する多結晶Ｓｉ膜が溝に完全に埋め込まれるよ
うにしようとするものである。

また他の一つは多結晶Ｓ１膜の厚さＴが開口幅Ｗに対し
てＴ≦Ｗ／２の関係が成り立つように、すなわち溝の開
口部が閉ざされる前に多結晶Ｓ１膜の形成を止め、その
後のＲＩＥでエツチングして凹部を深くした後再度多結
晶Ｓ工膜を形成することによってたとえ空洞が形成され
ても溝の開口部近くではなく底の方に生じさせようとす
るものである。

すなわち前者は溝の開口部を大きくして多結晶Ｓｉ膜が
溝に完全に埋め込まれるようにするものであるが本方法
は溝の幅が狭い場合に塗布したホトレジストが溝中に入
り難く先に多結晶Ｓ１膜を形成した後だ残る空洞の幅が
狭くなった場合には適用が難しい方法といえる。又後者
は溝内の凹部を深くして、たとえ空洞が形成されても底
に近く位置し、表面には凹部が露出されないことを目的
とするが、このような空洞の内壁に電荷のトラップやイ
オンの付着の恐れがないとは言えず長期の信頼性に問題
を生じる可能性がある。

問題点を解決するための手段 前述の問題を解決するための本発明の製造方法は、溝を
形成した半導体基板に多結晶半導体膜や絶縁膜を形成す
る際に、溝の内壁に第１の絶縁膜を形成して一度多結晶
半導体膜や第２の絶縁膜を形成した後所定の厚さだけ等
方性エツチング法を用いてエツチングし、再度多結晶半
導体膜や第２の絶縁膜を形成して溝を埋め込んでから前
記エッチバックを行なうことを特徴とし、等方性エツチ
ングを付加することによって溝の開口部を広くして多結
晶半導体膜や第２の絶縁膜を空洞が生じないように埋め
込もうとするものである。

作用 上記のように溝を形成した半導体基板の溝内壁に第１の
絶縁膜を形成した後たとえば多結晶Ｓｉ膜を形成すると
、その膜厚が小の場合には溝内の多結晶Ｓｉ膜に凹部が
残り、又膜厚が大の部分には溝は内部に空洞を有したま
＼上方は閉じられる。

いずれの場合にもその後で等方的なエツチング方法で多
結晶半導体膜をエツチングしていくと、溝の上方はエツ
チング種（エッチャント）が十分供給されエツチング反
応による生成物もすみやかて離散していくため十分なエ
ツチングが行われる。

−刃溝の内部の空洞は、上方の多結晶半導体膜がエツチ
ングされてエッチャントが空洞に入っても空洞は狭いた
めエツチング反応の生成物の離散と新たなエッチャント
の供給が不十分となりエツチング速度は溝の上方に比べ
小となる。

すなわち溝以外の領域や溝の上方に形成された多結晶半
導体膜は十分エツチングされるのに比べ、溝の内部の空
洞、あるいは凹部内壁の多結晶半導体膜は多くはエツチ
ングされない。したがって溝の内部の多結晶半導体膜に
は下方の幅は小さく上方はど幅の犬なる（開口部の大な
る）凹部が形成される。

その後は再度多結晶半導体膜を形成すると形成された凹
部には容易に反応ガスが入ることができ溝のすべてを多
結晶半導体膜で埋めることができる。

等方的なエツチング方法としてはＨＦとＮＨ５との混合
液を用いるウェットエツチング法でもＣＦ４ガスプラズ
マを用いるドライエツチング法でも良いが、精度の良い
エツチングを行なうにはエツチング速度が大きくない方
が良い。又本発明の効果を高めるには溝近傍の多結晶半
導体膜のエツチングがエッチャントの供給で律速される
条件でエツチングするのが望ましく、たとえばドライエ
ツチング法における反応室内真空度を悪くしてエッチャ
ントの平均自由行程を小とする、エッチャントの濃度を
低くする等によって上記エツチング条件が得られる。

上記説明では多結晶半導体膜を溝に埋め込む場合ｔＣつ
いて述べたが絶縁膜を埋め込む場合も同様である。

本発明は従来の問題を解決するだめの前述した前者の提
案と同じく溝の開口部を広げるものであるが、その方法
として全く異なる方法を提案するものである。

実施例 次に第１図に示す工程断面図とともに本発明を分離溝の
形成に用いる実施例を説明する。

図中各部の番号は第２図と同様であり、９は追加形成し
た多結晶Ｓｉ膜である。

８１基板１に厚さ０．０５　ｐｍ　ノ５ｉ０２膜２，０
．１２μ風のＳｉ３Ｎ４膜３を形成し、さらに１μ風の
ＣＶＤ５ｉ０２膜４を形成した後、写真蝕刻法で形成し
た感光性樹脂をマスクにＣＶ　Ｄ　５ｉ０２膜４をエツ
チングし、さらにＧ　Ｖ　Ｄ　５ｉ０２膜４をマスクに
Ｓ工３Ｎ４膜３，５ｉ０２膜２．ｓｉ基板１をエツチン
グする。

エツチングには反応性イオンエツチング（ＲＩＥ　）法
を用い８１基板１はＣＣＶ４ガスを用いて幅１．２μｍ
深さ４μｍの溝５を形成する（第１図ａ）。

Ｇ　Ｖ　Ｄ　５ｉ０２膜４を除去した後１０００°Ｃ酸
素中で溝５内壁に０．１２μ風のＳｉＯ２膜６を形成し
た後、低圧下でのＳｉＨ４ガスの分解を用いるＬＰＣＶ
Ｄ法で平坦部分の厚さが０．６μｍの多結晶Ｓｉｌ［７
を形成する（第１図ｂ）。

この時溝５の上方は左右両側壁上に形成された多結晶Ｓ
ｉ膜７１．７２が接し溝５内部には幅が０．２μ風程度
の空洞８を生じる。

次にＣ１４のガスプラズマ中に半導体基板１をさらして
多結晶Ｓｉ膜７をエツチングする。平坦部の多結晶Ｓｉ
膜が０．３μｍエツチングされるとき溝５の上方の多結
晶Ｓｉ膜７１．７２もほぼ０．３μｍだけエツチングさ
れるが、エツチングの初期にはエッチャント（弗素ラジ
カル）が入り込まないため空洞８内はエツチングされな
い。多結晶Ｓｉ膜７１゜７２がエツチングされて空洞上
部が開口され凹部が露出してもこの凹部内にはエッチャ
ントの供給が不十分でかつエツチングにより生成した５
ｉ７４などの生成物も十分離散していかないため空洞８
内の多結晶Ｓ１膜のエツチングはあまり進行しない０ その結果溝５内には上方が広く下方が狭い凹部１８が形
成される（第１図Ｃ）。

続いて再度厚さ０．８μｍの多結晶Ｓｉ膜９を追加形成
すると、溝６内の凹部１８には反応ガスであるＳｉＨ４
ガスが入りやすいため溝５内は多結晶Ｓｉ膜５．９で埋
め込まれる（第１図ｄ）０多結晶Ｓｉ膜９は溝６上に凹
部を有しているが、従来からのエッチパック法を用いて
溝以外の能動領域の多結晶Ｓｉ膜７，９を除去する過程
で平坦化されるので問題がない（第１図ｅ）。

その後は従来のＬＳＩ製造方法によってトランジスタ、
抵抗、キャパシタを形成し電極配線を形成する。

以上に述べた実施例では等方的エツチング方法としてＯ
Ｆ４ガスを用いるプラズマエツチング法を用いたが、通
常のＬＳＩ製造工程で多結晶工膜のエツチングに用いる
条件よりもガスの圧力を高くすることにより狭い空洞へ
エッチャントを入りにくくすることができる。さらに等
方エツチング中の８１基板を冷却することにより一層効
果を上げることができる。

本実施例では多結晶Ｓ１膜のエンチングにドライエツチ
ング法を用いているが、ＩＦとＨＮＯ３の混合液を用い
ても同様の結果を得ることができる。

上記の実施例は多結晶Ｓｉ膜を埋め込んだ分離溝を形成
するものであるが、ＣＶ　Ｄ　５ｉｎ２膜等絶縁膜を埋
め込む分離溝、あるいは溝型キャパシターの形成にも本
発明を用いることができる。

発明の効果 本発明によると半導体基板に形成した幅が狭く深い溝に
も内部に空洞を生じることなく多結晶半導体膜や絶縁膜
を埋め込むことができるため、溝の上で短絡や断線のな
い電憚配線が形成でき、信頼性の高いＬＳＩを高歩留り
で製造することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する部分工程断面図、第２
図は従来方法の工程断面図である。 ５・・・・・・８１基板に形成した溝、７．９・・・・
・・溝に埋め込む多結晶Ｓ１膜、１８・・・・・・等方
性エツチングにより形成された上方が広い凹部。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第２図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の主面に形成された溝の内壁に第１の
   絶縁膜を形成した後、多結晶半導体膜あるいは第２の絶
   縁膜を形成する工程、前記多結晶半導体膜あるいは第２
   の絶縁膜を所定の厚さだけ等方性エッチング法にてエッ
   チングする工程、前記多結晶半導体膜あるいは前記第２
   の絶縁膜を形成し前記溝を埋め込む工程、前記溝をのぞ
   く領域の前記多結晶半導体膜あるいは第２の絶縁膜を除
   去する工程を有してなることを特徴とする半導体装置の
   製造方法。
2. （２）等方性エッチング方法によるエッチングがエッチ
   ング種の供給律速となる条件下で実施されることを特徴
   とする特許請求の範囲第１項に記載の半導体装置の製造
   方法。